CN1512272A - 利用氟化氩曝光光源制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括下列步骤：于一半导体基板上形成一导电层；依序在该导电层上形成一第一硬掩模层、一第二硬掩模层及一第三硬掩模层；利用氟化氩曝光光源于该第三硬掩模层上形成一光刻胶图案，以便形成一预定的图案；使用该光刻胶图案作为蚀刻掩模对该第三硬掩模层进行蚀刻，形成一第一硬掩模图案；使用该第一硬掩模图案作为蚀刻掩模对该第二硬掩模层进行蚀刻，形成一第二硬掩模图案；移除该第一硬掩模图案；以及使用该第二硬掩模图案作为蚀刻掩模对该第一硬掩模层和导电层进行蚀刻，并形成一具有该导电层以及该第二和第一硬掩模图案的叠层硬掩模图案，借此从该叠层硬掩模图案上移除尖顶形图案。

Description

利用氟化氩曝光光源制造半导体器件的方法
技术领域
本发明涉及一种用于制造半导体器件内图案的方法；更具体地讲，涉及一种利用硬掩模(hard mask)制造导电层图案的方法，其中通过利用氟化氩(ArF)曝光光源使该硬掩模的上表面变平坦。
背景技术
由于半导体器件的集成化，各图案之间的距离会逐渐变小且用以作为蚀刻掩模的光刻胶层(photoresist layer)的高度也会逐渐变低。因为光刻胶层的厚度变薄，故该光刻胶层无法在高纵横比的接触孔或是自对准式接触孔形成过程中完美地发挥作为蚀刻氧化物层或是其它层的蚀刻掩模的作用。因此，需要高质量的硬掩模以保证可在高纵横比下施行高选择性的蚀刻程序。
诸如氮化物层及多晶硅层之类的各种层业已被用做硬掩模，且必须在使用硬掩模对光刻胶层进行选择性蚀刻处理中确保处理余量(processingmargin)。此外，通过将临界尺寸(以下称作CD)的耗损减小至最低限度，业已降低了CD偏移(光刻胶图案及实际形成图案之间的差异)。
不过，在使用氮化物硬掩模的情况下，由于减小了其设计尺寸(designrule)从而使该氮化物层的厚度减小。为了在氧化物层蚀刻过程中获得氮化物层的高选择性蚀刻比，在形成接触孔时使用大量的产生气体的聚合物。这种大量的聚合物会造成重复出现问题和减小接触面积。接触面积的减小由其中的倾斜蚀刻轮廓造成的，且该倾斜轮廓在接触孔内导致金属连接的高电阻。
另一方面，在使用多晶硅层作为硬掩模的情况下，可以克服由产生气体的聚合物造成的问题，但是，在去除这种多晶硅层时，要获得包括半导体基板的硅材料的高选择性蚀刻比是非常困难的。特别是，在使用已被广泛应用的利用氟化氩(ArF)曝光光源形成微细图案的光刻胶层的情况下，也会造成黏合问题，且进一步使多晶硅硬掩模构图本身变得如此之困难。在一位线(bitline)及一字线中，蚀刻目标(etching target)的深度会随着这些线的垂直厚度的增加而增加。同时为了形成该位线及字线，可使用具有高蚀刻阻挡特征(high etching barrier characteristics)的贵金属作为硬掩模，同时也可使用由氮化物及贵金属构成的双重型硬掩模。
图1A到1C是用以说明形成半导体器件内导电层的常规的方法的剖面图。
首先参照图1A，在其上已形成有各种不同的元件的半导体基板(未标示)上形成一待蚀刻的导电层10，并且依序在导电层10上形成用做第一硬掩模的氮化物层11以及用做第二硬掩模的钨层12。为了防止在光刻处理程序中出现随机反射作用并改善对氟化氩(ArF)光刻胶层的下层的黏着强度，在钨层12上形成一抗反射涂层13并在抗反射涂层13上形成一用以形成图案(栅极)的光刻胶层14。导电层10是一种由多晶硅层及钨层构成的叠层，而抗反射涂层13是一有机材料层。
参照图1B，利用光刻胶层14作为蚀刻掩模依序对抗反射涂层13和用做第二硬掩模的钨层12进行蚀刻，从而形成一抗反射涂覆图案13’和第二硬掩模图案12’，同时形成光刻胶图案14’。
随后参照图1C，利用光刻胶图案14’、抗反射涂覆图案13’及第二硬掩模图案12’作为蚀刻掩模形成第一硬掩模图案11’，从而形成一种由第一和第二硬掩模图案构成的叠层硬掩模图案。
如图1C所示，当形成第一硬掩模图案11’时，在第二硬掩模图案12’上形成一尖顶形(spire-shaped)硬掩模图案12”，这是因为在第二硬掩模图案12’上施行锥状(tapered)蚀刻程序造成的。
图2是使用扫瞄式电子显微镜(SEM)拍摄到的照片，以显示于第二硬掩模图案12’上所形成的这类锥形顶部部分，而图3是使用扫瞄式电子显微镜(SEM)拍摄到的照片，以显示通过蚀刻该导电层所形成的导电层图案。
图2中显示了一种尖顶形硬掩模图案12”。参照图3，第一硬掩模图案11’也具有一锥形顶部部分，以形成一尖顶形硬掩模图案11”，这是因为第一硬掩模图案11’是通过使用尖顶形硬掩模图案12”作为蚀刻掩模蚀刻的。
图4是使用透射式电子显微镜(TEM)拍摄到的照片以显示具有由钨层及多晶硅层构成的叠层结构的导电层图案。导电层图案10’是通过将一多晶硅层图案10b和一钨层图案10a叠层在一起而形成的，而尖顶形硬掩模图案11”则是形成于导电层图案10’上，这是因为尖顶形硬掩模图案12”凸出至第一硬掩模图案11’。
如上所述，该尖顶形硬掩模会造成下列问题：
1)这会使由氮化物层构成的第一硬掩模在单元区域与周缘区域之间出现厚度差异。这意味着该第一硬掩模会根据该导电层的尺寸而出现厚度差异。例如，该导电层的线尺寸(line size)增加得愈多，则该第一硬掩模的厚度会增加得愈多。在100nm的线工艺技术(line technique)中，该第一硬掩模可能在单元区域(cell area)与周缘区域之间出现400到500的厚度差异。
2)当沉积插塞材料(plug material)而在各导电层图案之间形成插塞部分并进行平面化及隔离工艺时，会因为其在尖顶形部分上抛光速率的显著增高而很难控制第一硬掩模的厚度。这可能会造成SAC缺陷而使半导体器件发生故障。
3)在不超过70nm的线工艺技术(line techniques)中，该尖顶部分可能进一步造成使装置发生故障的各种问题。
因此，必需开发一种经过改进的方法以防止硬掩模于蚀刻及构图程序中产生该尖顶形(spire-shaped)或圆形(round-shaped)部分。
发明内容
本发明的目的在于提供一种用于制造导电层图案的方法，按照该方法可防止用于导电层构图的硬掩模出现锥状蚀刻作用。
本发明的另一目的在于提供一种用于形成在蚀刻掩模图案的顶部没有尖顶形(spire-shaped)或圆形(round-shaped)部分的蚀刻掩模的经过改进的方法。
根据本发明的一个方面，提供了一种利用氟化氩(ArF)曝光光源制造半导体器件的方法，该方法包括下列步骤：于一半导体基板上形成一导电层；依序于该导电层上形成一第一硬掩模层、一第二硬掩模层及一第三硬掩模层；利用氟化氩(ArF)曝光光源于该第三硬掩模层上形成一光刻胶图案，以形成一预定图案；通过使用该光刻胶图案作为蚀刻掩模对该第三硬掩模层进行蚀刻，形成一第一硬掩模图案；通过使用该第一硬掩模图案作为蚀刻掩模对该第二硬掩模层进行蚀刻，形成一第二硬掩模图案；移除该第一硬掩模图案；以及使用该第二硬掩模图案作为蚀刻掩模对该第一硬掩模层和导电层进行蚀刻，并形成一含有该导电层以及该第二和第一硬掩模图案的叠层硬掩模图案。
根据本发明的另一方面，提供了一种利用氟化氩(ArF)曝光光源制造半导体器件之方法，该方法包括下列步骤：于一半导体基板上形成一导电层；依序于该导电层上形成一第一硬掩模层、一第二硬掩模层及一第三硬掩模层；利用氟化氩(ArF)曝光光源于该第三硬掩模层上形成一光刻胶图案，以便形成一预定图案；通过使用该光刻胶图案作为蚀刻掩模对该第三硬掩模层进行蚀刻形成一第一硬掩模图案；至少使用该第一硬掩模图案对该第二硬掩模层和第一硬掩模层进行蚀刻并形成一含有该第一硬掩模图案、第二硬掩模图案及第三硬掩模图案的三重叠层硬掩模图案；以及使用该三重叠层硬掩模图案作为蚀刻掩模对该导电层进行蚀刻且同时移除该第一硬掩模图案，从而形成一含有该导电层以及该第二硬掩模图案和第三硬掩模图案的叠层结构。
根据本发明的又一方面，提供了一种利用氟化氩(ArF)曝光光源制造半导体器件之方法，该方法包括下列步骤：于一半导体基板上形成一导电层；依序于该导电层上形成一第一硬掩模层及一第二硬掩模层；利用氟化氩(ArF)曝光光源于该第二硬掩模层上形成一光刻胶图案以便形成一预定图案；通过使用该光刻胶图案作为蚀刻掩模对该第二硬掩模层进行蚀刻形成一第一硬掩模图案；至少使用该第一硬掩模图案对该第一硬掩模层进行蚀刻并形成一第二硬掩模图案，从而形成了第一最终结构；于该第一最终结构上沉积一绝缘层；以及使用该第二硬掩模图案作为蚀刻掩模对该导电层进行构图。
本发明中，通过使用一三重叠层硬掩模图案为该导电层进行构图以防止出现尖顶形掩模图案。由于在为该导电层进行蚀刻之前将尖顶形图案自该三重叠层硬掩模图案上移除掉，故不致使该导电层的图案轮廓出现任何失真现象。
此外，还可通过一双重叠层硬掩模为该导电层进行构图以防出现尖顶形掩模图案。该双重叠层硬掩模通过施行三个湿蚀刻程序以移除其尖顶形图案而形成的。
附图说明
本发明的上述及其它目的、特性、及优点通过以下参照附图对优选实施例的说明将变得更加清楚。
图1A到1C是显示一种用以形成半导体器件内导电层的常规方法的剖面图。
图2是使用扫瞄式电子显微镜(SEM)拍摄到的照片，用以显示于一硬掩模图案上所形成的这类尖顶形顶部。
图3是使用扫瞄式电子显微镜拍摄到的照片，用以显示通过蚀刻该导电层所形成的导电层图案。
图4是使用透射式电子显微镜(TEM)拍摄到的照片，用以显示具有由钨层及多晶硅层构成的叠层结构的导电层图案。
图5A到5D是用以显示一种根据本发明第一实施例用以形成半导体器件内导电层图案的方法的剖面图。
图6A到6D是用以显示一种根据本发明第二实施例用以形成半导体器件内导电层图案的方法的剖面图。
图7A到7E是用以显示一种根据本发明第三实施例用以形成半导体器件内导电层图案的方法的剖面图。
图8是使用扫瞄式电子显微镜(SEM)拍摄到的照片，用以显示一种具有根据本发明的导电层图案的半导体器件。
附图标记说明：
10    导电层
10’      导电层图案
11    氮化物层
11’       第一硬掩模图案
12    钨层
12’       第二硬掩模图案
13    抗反射涂层
13’       抗反射涂层图案
14    光刻胶层
14’       光刻胶图案
50    半导体基板
51    导电层
51’      导电图案
52    第一层
52’       硬掩模图案
53    第二层
53’       硬掩模图案
54    第三层
54’       硬掩模图案
54”       尖顶形掩模图案
55    抗反射涂层
55’       抗反射涂层图案
56    光刻胶层
56’       光刻胶图案
60    半导体基板
61    导电层
61’       导电图案
62    第一层
62’       硬掩模图案
63    第二层
63’       硬掩模图案
64    第三层
64’       硬掩模图案
64”       圆形掩模图案
65    抗反射涂层
65’       抗反射涂层图案
66    光刻胶层
66’       光刻胶图案
70    导电层
71    第一层
71’       硬掩模图案
72    第二层
72’       硬掩模图案
72”       尖顶形掩模图案
73    抗反射涂层
73’       抗反射涂层图案
74    光刻胶层
74’       光刻胶图案
75    流动性绝缘层
77    尖顶形硬掩模图案
具体实施方式
以下将详细说明一种用于制造根据本发明的导电层图案的方法。
图5A到5D是显示一种根据本发明第一实施例用以形成半导体器件内导电层图案的方法的剖面图。
首先参照图5A，为了完成一半导体器件的制作，于其上已形成有各种不同的组件的半导体基板50上形成一待蚀刻的导电层51，并且依序分别形成用于第一硬掩模的第一层52、用于第二硬掩模的第二层53以及用于第三硬掩模的第三层54。导电层51的材料是选自包括钨层、钛层、硅化钨层及氮化钛层的一组中的一种。第一硬掩模的第一层52是一种掺杂的多晶硅层或是未渗杂的多晶硅层，而第二硬掩模的第二层53是一种诸如氮氧化物层或氮硅化物层之类的氮化物层。由于以第三硬掩模的第三层54作为牺牲层，故这可选自与导电层51相同的材料。第一硬掩模的第一层52的厚度落在50到100的范围内，而第三硬掩模的第三层54的厚度落在500到1000的范围内。第一层52相对地比第三层54薄得多。
接下来，于第三层54上沉积一抗反射涂层55以防止在光刻法工艺中出现随机反射作用并提高对用于ArF光刻胶层的下层的黏着强度。于抗反射涂层55上形成一光刻胶层56以形成诸如栅极图案之类的预定图案。可使用有机材料作为抗反射涂层55，而光刻胶层56则可为ArF光刻胶层或是COMA(环烯烃-顺丁烯二酸酐共聚物)、丙烯酸酯系列及其混合物当中的任意聚合物。
参照图5B，使用光刻胶层56作为蚀刻掩模对第三硬掩模的抗反射涂层55和第三层54进行蚀刻。通过蚀刻抗反射涂层55和第三层54而形成抗反射涂层图案55’和硬掩模图案54’并定义出图案区域。此时，对光刻胶层56进行局部蚀刻以形成一光刻胶图案56’。
参照图5C，施行光刻胶剥除程序以移除光刻胶图案56’及抗反射涂层图案55’，并利用硬掩模图案54’对第二层53进行蚀刻以形成一由硬掩模图案54’和硬掩模图案53’构成的叠层结构。此时，会在形成该硬掩模图案53’时失去硬掩模图案54’的顶部部分以致形成一尖顶形掩模图案54”。
另一方面，可以在不进行光刻胶剥除程序条件下于形成硬掩模图案53’时自然地移除光刻胶图案56’及抗反射涂覆图案55’。
在本发明的第一实施例中，由于尖顶形掩模图案54”可以向下层凸出，所以可通过使用SC-1(NH4OH∶H2O2∶H2O＝1∶4∶20)溶液的湿蚀刻程序去掉尖顶形掩模图案54”(以虚线表示)。此外，由于可将尖顶形掩模图案54”用做牺牲层且可使用和导电层51相同的材料，所以通过湿蚀刻程序也可能失去导电层51。从而，用于第一硬掩模的第一层52被定位在导电层51上。
参照图5D，使用硬掩模图案53’作为蚀刻掩模对第一层52和导电层51进行蚀刻，因此于导电图案51’上形成一由硬掩模图案53’和硬掩模图案52’构成的叠层结构。
在本实施例中，由于使用一三重型硬掩模且以硬掩模图案53’上的平面化作业移除尖顶形掩模图案54”，故并未破坏硬掩模图案52’和导电层51的蚀刻轮廓。
图6A到6D是用以显示一种根据本发明第二实施例用以形成半导体器件内导电层图案的方法的剖面图。
首先参照图6A，于其上已形成有各种不同的组件以制备一种半导体器件的半导体基板60上形成一待蚀刻的导电层61，且分别依序于其上形成有第一硬掩模的第一层62、第二硬掩模的第二层63以及第三硬掩模的第三层64。导电层61的材料是选自包括钨层、钛层、硅化钨层及氮化钛层的一组中的一种。
第一硬掩模的第一层62是一LPCVD(低压化学气相沉积法)(LowPressure Chemical Vapor Deposition)氮氧化物层，而第二硬掩模的第二层63是一PECVD(等离子体强化式化学气相沉积法)(Plasma EnhancementChemical Vapor Deposition)氮氧化物层。PECVD法以极高的沉积速率产生该氮氧化物层。由于以LPCVD法形成的氮氧化物的密度高于以PECVD法形成的氮氧化物的密度，故该LPCVD氮氧化物层的厚度比该PECVD氮氧化物层的厚度薄。为了使本实施例的这一特征达到最大程度，故令由PECVD氮氧化物层构成的第二层63的厚度为由LPCVD氮氧化物层构成的第一层62厚度的两倍或更多。
由于以第三硬掩模的第三层64作为牺牲层(sacrificial layer)，故这可选自与导电层61相同的材料。
在第三层64和导电层61两者都是相同的钨层的情况下，由于使用SF6/N2等离子体对各钨层进行蚀刻，所以在对氮化物层进行蚀刻时通过利用CF4/CHF3/Ar等离子体将ArF光刻胶图案的变化降低到最低限度。因此，在ArF光刻法工艺中最好将第三层64选为钨层而不是氮化物层。
在第三层64上沉积一抗反射涂层65以防止在光刻法工艺中出现随机反射作用并提高对ArF光刻胶层的下层的黏着强度。
在抗反射涂层65上形成一光刻胶层66以形成诸如栅极图案之类的预定图案。可使用有机材料作为抗反射涂层65，而光刻胶层66则可为一ArF光刻胶层或是任何由COMA(环烯烃-顺丁烯二酸酐共聚物)、丙烯酸酯系列及其混合物中的任意聚合物。
参照图6B，使用光刻胶层66作为蚀刻掩模对抗反射涂层65和第三硬掩模的第三层64进行蚀刻。通过蚀刻抗反射涂层65和第三层64形成抗反射涂层图案65’和硬掩模图案64’并定义出图案区域。此时，对光刻胶层66进行局部蚀刻以形成一光刻胶图案66’。
参照图6C，施行光刻胶剥除程序以移除光刻胶图案66’及抗反射涂层图案65’，并利用硬掩模图案64’对第二层63和第三层64进行蚀刻以形成一由硬掩模图案64’、硬掩模图案63’和硬掩模图案62’构成的三重叠层结构。此时，会在形成硬掩模图案63’时失去硬掩模图案64’的顶部部分以致在其顶部形成一圆形掩模图案64”。
另一方面，可以在不进行光刻胶剥除程序条件下，于形成硬掩模图案63’和硬掩模图案62’时，自然地移除光刻胶图案66’及抗反射涂层图案65’。
参照图6D，使用圆形掩模图案64”、硬掩模图案63’和硬掩模图案62’作为蚀刻掩模对导电层61进行蚀刻，从而于导电图案61’上形成一由硬掩模图案63’和硬掩模图案62’构成的叠层硬掩模图案。本实施例可施行额外的圆形掩模图案64”清除步骤，不过也可以在不施行此额外步骤下于蚀刻导电层61时将圆形掩模图案64”移除掉。
在本发明的第二实施例中，由于圆形掩模图案64”及导电图案61’可由相同的材料构成的，故可在导电层61进行构图时将圆形掩模图案64”(以虚线显示)移除掉。
如第一和第二实施例中所述，由于利用该三重叠层结构制作出导电图案并将尖顶形或圆形掩模图案移除掉，故防止了由尖顶形或圆形掩模图案构成的凸出现象，并且不破坏该下边掩模图案的蚀刻轮廓。
图7A到7E是用以显示一种根据本发明第三实施例用以形成半导体器件内导电层图案之方法的剖面图。
首先参照图7A，于其上已形成有各种不同的组件以半导体器件的半导体基板(未标示)上形成一待蚀刻的导电层70，且依序分别于其上形成第一硬掩模的第一层71以及第二硬掩模的第二层72。
第一硬掩模的第一层71是一种诸如氮氧化物层或是氮化硅层之类的氮化物层，而第二硬掩模的第二层72则是选自包括钨层及氮化钨层的一组中一种。
其次，在第二层72上沉积一抗反射涂层73以防止在光刻法工艺中出现随机反射作用并提高对ArF光刻胶层的下层的黏着强度。在抗反射涂层73上形成一光刻胶层74以形成诸如栅极图案之类的预定图案。导电层70的材料是选自包括钨层、钛层、硅化钨层及氮化钨层的一组中的一种。
可使用有机材料作为抗反射涂层73而光刻胶层74则可以是一种ArF光刻胶层或是任何由COMA(环烯烃一顺丁烯二酸酐共聚物)系列其混合物中的任意聚合物。
参照图7B，使用光刻胶层74作为蚀刻掩模对第二硬掩模的抗反射涂层73和第二层72进行蚀刻。通过蚀刻抗反射涂层73和第二层72而形成抗反射涂层图案73’和硬掩模图案72’并定义出图案区域。此时，对光刻胶层74进行局部蚀刻以形成一光刻胶图案74’。
参照图7C，使用光刻胶图案74’、抗反射涂覆图案73’及第二硬掩模图案72’作为蚀刻掩模对第一硬掩模的第一层71进行蚀刻，从而，形成一由硬掩模图案71’及尖顶形掩模图案72”构成的堆叠型结构。在形成硬掩模图案71’时失去硬掩模图案72’的顶部部分，结果形成一尖顶形掩模图案72”。此时，光刻胶图案74’及抗反射涂覆图案73’自然被除去。
在本发明的第三实施例中，由于在尖顶形硬掩模图案72”向下层凸出时硬掩模图案71’也可以具有这样一种尖顶形图案，所以尖顶形硬掩模图案72”被除去。
图7D到7E是用以显示一种用以移除尖顶形硬掩模图案72”的方法的剖图。
首先如图7D所示，在具有硬掩模图案71’及尖顶形硬掩模图案72”的最终结构上沉积一流动性绝缘层或是有机聚合物层75。该流动性绝缘层或是有机聚合物层75包括一SOG或APL层且具有具备流动及平面化能力的间隙填充(gap-fill)特征。
如图7E所示，通过湿蚀刻程序的三个步骤除去聚合物75及尖顶形硬掩模图案72”。假如使用的该流动性绝缘层是一氧化物层，则使用氟化物溶液作为蚀刻剂。假如使用有机聚合物，则使用O2等离子体作为蚀刻剂。由于尖顶形硬掩模图案72”由钨材料构成的，故使用SC-1(NH4OH∶H2O2∶H2O＝1∶4∶20)溶液作为蚀刻剂。
通过使用氟化物溶液的湿蚀刻程序去除一部分流动性绝缘层75，并使其移除部分的高度等于第一硬掩模图案71’高度(参见附图标记“76””)的一半。尖顶形硬掩模图案72”(参见附图标记“77””)通过使用SC-1(NH4OH∶H2O2∶H2O＝1∶4∶20)溶液的湿蚀刻程序移除的。通过使用氟化物溶液的湿蚀刻程序移除流动式绝缘层75的剩余绝缘层(参见附图标记“78””)。此外，利用第一硬掩模图案71’作为蚀刻掩模(未标示)将导电层70制作成图案。
图8是使用扫瞄式电子显微镜(SEM)拍摄到的照片，用以显示一种具有根据本发明的导电层图案的半导体器件。
参照图8，通过沉积流动性绝缘层75和经由三步骤湿蚀刻程序去除尖顶形硬掩模图案72”，使第一硬掩模图案71’受到平面化处理，几乎没有在导电层70上造成侵蚀。在图8中，附图标记SUS表示一个基板，而70’表示一个导电层图案。
在本发明的第三实施例中，在对导电层70进行构图时使用一双重型硬掩模，故可通过沉积该流动性绝缘层及三步骤式湿蚀刻程序移除该第二硬掩模图案顶部上的尖顶形结构。结果，该尖顶形硬掩模图案不向下层凸出，使得可以防止持续产生尖顶形。
从本发明可以清楚地看出，可以防止硬掩模出现尖顶形轮廓并增加半导体器件的产率。
尽管已针对各特定实施例对本发明作了说明，然而本领域中的普通技术人员应该能在不偏离所附权利要求书所限定的范围和精神的前提下作各种变化和改进。例如，虽然本发明中给出的是导电层，然而该导电层也适用于位线(bit line)或是其它金属导线。

Claims (19)

1.一种利用氟化氩曝光光源制造半导体器件的方法，该方法包括下列步骤：
于一半导体基板上形成一导电层；
依序于该导电层上形成一第一硬掩模层、一第二硬掩模层及一第三硬掩模层；
利用氟化氩曝光光源于该第三硬掩模层上形成一光刻胶图案，以便形成一预定图案；
通过使用该光刻胶图案作为蚀刻掩模对该第三硬掩模层进行蚀刻，形成一第一硬掩模图案；
通过使用该第一硬掩模图案作为蚀刻掩模对该第二硬掩模层进行蚀刻，形成一第二硬掩模图案；
移除该第一硬掩模图案；以及
使用该第二硬掩模图案作为蚀刻掩模对该第一硬掩模层和导电层进行蚀刻，并形成一含有该导电层以及该第二和第一硬掩模图案的叠层硬掩模图案。
2.如权利要求1所述的方法，其中该第一硬掩模层是一掺杂多晶硅层或未掺杂多晶硅层。
3.如权利要求1所述的方法，其中该第二硬掩模层是氮氧化物层或氮化硅层。
4.如权利要求1所述的方法，其中该第三硬掩模层是一种和该导电层相同的材料。
5.如权利要求1所述的方法，其中使用组成为
       NH4OH∶H2O2∶H2O＝1∶4∶20的溶液对该第三硬掩模层进行蚀刻。
6.如权利要求1所述的方法，其中该第一硬掩模层的厚度落在50到100的范围内。
7.如权利要求1所述的方法，其中该预定图案是一种栅极图案、位线或其它金属导线图案。
8.一种利用氟化氩曝光光源制造半导体器件方法，该方法包括下列步骤
于一半导体基板上形成一导电层；
依序于该导电层上形成一第一硬掩模层、一第二硬掩模层及一第三硬掩模层；
利用氟化氩曝光光源于该第三硬掩模层上形成一光刻胶图案，以便形成一预定图案；
通过使用该光刻胶图案作为蚀刻掩模对该第三硬掩模层进行蚀刻，形成一第一硬掩模图案；
至少使用该第一硬掩模图案对该第二硬掩模层和第一硬掩模层进行蚀刻，并形成一含有该第一硬掩模图案、第二硬掩模图案及第三硬掩模图案的三重叠层硬掩模图案；以及
使用该三重叠层硬掩模图案作为蚀刻掩模对该导电层进行蚀刻，且同时移除该第一硬掩模图案，因此形成一含有该导电层以及该第二硬掩模图案和第三硬掩模图案的叠层结构。
9.如权利要求8所述的方法，其中该第一硬掩模层是一种低压化学气相沉积法氮氧化物层，而该第二硬掩模层是一种等离子体强化式化学气相沉积法氮氧化物层。
10.如权利要求8所述的方法，其中该第二硬掩模层的厚度等于该第一硬掩模层厚度的两倍或更多倍。
11.如权利要求8所述的方法，其中该第三硬掩模层是一种和该导电层相同的材料。
12.如权利要求8所述的方法，进一步包括于该第三硬掩模层上形成一抗反射涂层的步骤。
13.一种利用氟化氩曝光光源制造半导体器件方法，该方法包括下列步骤：
于一半导体基板上形成一导电层；
依序于该导电层上形成一第一硬掩模层及一第二硬掩模层；
利用氟化氩曝光光源于该第二硬掩模层上形成一光刻胶图案，以便形成一预定图案；
通过使用该光刻胶图案作为蚀刻掩模对该第二硬掩模层进行蚀刻，形成一第一硬掩模图案；
至少使用该第一硬掩模图案对该第一硬掩模层进行蚀刻，并形成一第二硬掩模图案，因此形成了第一最终结构；
于该第一最终结构上沉积一绝缘层；以及
使用该第二硬掩模图案作为蚀刻掩模对该导电层进行构图。
14.如权利要求13所述的方法，其中该绝缘层是一流动性绝缘层或有机聚合物层。
15.如权利要求13所述的方法，其中该第一硬掩模层是一氮化物层，而该第二硬掩模层是钨层或氮化钨层的导电层。
16.如权利要求15所述的方法，其中该流动性绝缘层是一SOG层或ALP层。
17.如权利要求16所述的方法，其中移除该绝缘层及第一硬掩模图案的步骤进一步包含下列步骤：
利用氟化物溶液施行第一湿蚀刻程序以移除部分绝缘层；
利用组成为
       NH4OH∶H2O2∶H2O＝1∶4∶20
的溶液实施第二湿蚀刻程序以移除该第一硬掩模图案；以及
利用氟化物溶液实施第三湿蚀刻程序以移除剩余的绝缘层。
18.如权利要求14所述的方法，该方法进一步包括于该第三硬掩模层上形成一抗反射涂层的步骤。
19.如权利要求13所述的方法，其中该预定图案是一栅极图案、位线或是其它金属导线图案。
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