KR20080022375A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 층간 절연막, 하부 베리어 메탈막, 비저항 값이 2.75μΩ·㎝를 갖는 알루미늄(Al)으로 형성된 금속막, 상부 베리어 메탈막, 제1 산화질화막, 저온에서 형성된 하드 마스크막을 형성한 후 이를 마스크로 제1 산화질화막, 상부 베리어 메탈막, 금속막 및 하부 베리어 메탈막을 인-시튜(in-situ)로 순차적으로 식각하여 알루미늄(Al) 비트 라인을 형성함으로써 텅스텐(W)에 비해 알루미늄(Al)의 비저항 값을 47%나 낮출 수 있다. 이로 인해 비트 라인의 두께 증가 또는 감소 없이 비트 라인의 면 저항(Rs)을 감소시킬 수 있으며, 비트 라인의 두께 변화가 없으므로 인하여 커플링 커패시터(coupling capacitor) 값이 증가하지 않아 RC 딜레이 문제를 해결할 수 있다.
알루미늄, 비트 라인, 아몰포스 카본층, 하드 마스크막, RC 딜레이, 면 저항

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 층간 절연막
104 : 하부 베리어 메탈막 106 : 금속막
108 : 상부 베리어 메탈막 110 : 제1 산화질화막
112 : 하드 마스크막 114 : 제2 산화질화막
116 : 유기 반사 방지막 118 : 포토레지스트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 비저항이 낮은 알루미늄(Al)을 이용한 비트 라인(bit line)을 형성하여 면 저항(Rs)을 감소시켜 RC 딜레이(delay) 문제를 해결하기 위한 반도체 소자의 제조방법에 관한 것이다.
소자가 고집적화되어 감에 따라, 디자인 률(Design rule) 감소로 인해 비트 라인 사이의 공간이 줄어들어 비트 라인 간의 캐패시턴스(capacitance) 값을 확보하기가 어렵다. 캐패시턴스 값을 확보하기 위해 비트 라인 형성 공정시 RIE(Reactive Ion Etching) 방식을 이용하여 비트 라인의 높이를 낮추어 형성하고 있다.
그러나, 낮아진 비트 라인의 높이로 인하여 저항값이 증가하고, 줄어든 비트 라인의 폭으로 인하여 캐패시턴스 값이 증가하게 된다. 이로 인하여 비트 라인의 면 저항(Rs)이 증가하여 RC 딜레이가 발생하고, 신호 동작 속도 또한 감소하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 비저항이 낮은 알루미늄(Al)을 이용한 비트 라인을 형성하여 면 저항(Rs)을 감소시켜 RC 딜레이 문제를 해결하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 층간 절연막, 하부 베리어 메탈막, 낮은 비저항 값을 갖는 금속막, 상부 베리어 메탈막, 제1 산화질화막, 저온에서 형성된 하드 마스크막, 제2 산화질화막 및 유기 반사 방지막을 순차적으로 형성하는 단계와, 상기 유기 반사 방지막, 제2 산화질화막 및 하드 마스크막을 순차적으로 식각하는 단계와, 상기 하드 마스크막을 마스크로 상기 제1 산화질화막, 상부 베리어 메탈막, 금속막, 하부 베리어 메탈막을 순차적으로 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기에서, 금속막은 비저항 값이 2.75μΩ·㎝인 알루미늄(Al)으로 형성한다.
하드 마스크막은 아몰포스 카본층을 이용하여 ℃ 내지 ℃의 온도로 형성한다.
하드 마스크막은 1000Å 내지 2000Å의 두께로 형성한다.
제1 산화질화막, 상부 베리어 메탈막, 금속막 및 하부 베리어 메탈막 식각 공정은 인-시튜로 진행된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 소자분리막, 게이트, 소스 콘택 플러그, 드레인 콘택 플러그 등 소정의 구조가 형성된 반도체 기판(100) 상부에 층간 절연막(102), 하부 베리어 메탈막(104) 및 금속막(106)을 순차적으로 형성한다. 이때, 층간 절연막(102)은 산화막으로 형성하고, 금속막(106)은 비저항 값이 2.75μΩ·㎝인 알루 미늄(Al)으로 형성한다.
그런 다음, 금속막(106) 상부에 상부 베리어 메탈막(108), 제1 산화질화막(SiON; 110) 및 하드 마스크막(112)을 순차적으로 형성한다. 이때, 하드 마스크막(112)은 아몰포스 카본층(amorphous carbon)을 이용하여 200℃ 내지 500℃의 온도에서 1000Å 내지 2000Å의 두께로 형성한다. 금속막(106)에 영향을 미치지 않도록 하기 위해 하드 마스크막(112)인 아몰포스 카본층을 저온에서 형성한다.
그런 다음, 하드 마스크막(112) 상부에 제2 산화질화막(114), 유기 반사 방지막(Organic Bottom Anti Reflective Coating; BARC; 116) 및 포토레지스트 패턴(118)을 순차적으로 형성한다. 이때, 포토레지스트 패턴(118)은 ArF로 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(118)을 마스크로 유기 반사 방지막(116) 및 제2 산화질화막(114)을 순차적으로 식각한 후 잔류하는 포토레지스트 패턴(118), 식각된 유기 반사 방지막(116) 및 제2 산화질화막(114)을 마스크로 하드 마스크막(112)을 식각한다. 이때, 하드 마스크막(112) 식각 공정시 포토레지스트 패턴(118)과 유기 반사 방지막(116)은 모두 제거되고, 제2 산화질화막(114)은 상부가 일부 제거된다.
도 1c를 참조하면, 하드 마스크막(112)을 마스크로 제1 산화질화막(110), 상부 베리어 메탈막(108), 금속막(106) 및 하부 베리어 메탈막(104)을 순차적으로 식각한다. 이때, 식각 공정시 하드 마스크막(112)의 일부가 잔류한다. 비트 라인을 형성하기 위한 제1 산화질화막(110), 상부 베리어 메탈막(108), 금속막(106) 및 하부 베리어 메탈막(104) 식각 공정은 인-시튜(in-situ)로 진행된다.
도 1d를 참조하면, 잔류하는 하드 마스크막(112)을 제거한 후 솔번트(solvent) 세정 공정을 실시하여 비트 라인을 형성한다.
상기와 같이 비저항 값이 2.75μΩ·㎝를 갖는 알루미늄(Al)으로 금속막(106)을 형성하고, 알루미늄(Al)에 영향을 미치지 않는 저온으로 하드 마스크막(110)인 아몰포스 카본층 형성한 후 이를 마스크로 제1 산화질화막(110), 상부 베리어 메탈막(108), 금속막(106) 및 하부 베리어 메탈막(104)을 순차적으로 식각하여 알루미늄(Al) 비트 라인을 형성함으로써 텅스텐(W)에 비해 알루미늄(Al)의 비저항 값을 47%나 낮출 수 있다. 이로 인해 비트 라인의 두께 증가 또는 감소 없이 비트 라인의 면 저항(Rs)을 감소시킬 수 있으며, 면 저항(Rs)을 감소시킴으로써 커플링 커패시턴스 값이 증가하지 않아 RC 딜레이 문제를 해결할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 비저항 값이 2.75μΩ·㎝를 갖는 알루미늄(Al)으로 금속막을 형성하고, 알루미늄(Al)에 영향을 미치지 않는 저온으로 하드 마스크막인 아몰포스 카본 층 형성한 후 이를 마스크로 제1 산화질화막, 상부 베리어 메탈막, 금속막 및 하부 베리어 메탈막을 순차적으로 식각하여 알루미늄(Al) 비트 라인을 형성함으로써 텅스텐(W)에 비해 알루미늄(Al)의 비저항 값을 47%나 낮출 수 있다.
둘째, 알루미늄(Al)의 비저항 값을 낮춤으로써 비트 라인의 두께 증가 또는 두께 감소 없이 비트 라인의 면 저항(Rs)을 감소시킬 수 있다.
셋째, 면 저항(Rs)을 감소시킴으로써 커플링 커패시턴스 값이 증가하지 않아 RC 딜레이 문제를 해결할 수 있다.

Claims (5)

  1. 반도체 기판 상부에 층간 절연막, 하부 베리어 메탈막, 낮은 비저항 값을 갖는 금속막, 상부 베리어 메탈막, 제1 산화질화막, 저온에서 형성된 하드 마스크막, 제2 산화질화막 및 유기 반사 방지막을 순차적으로 형성하는 단계;
    상기 유기 반사 방지막, 제2 산화질화막 및 하드 마스크막을 순차적으로 식각하는 단계; 및
    상기 하드 마스크막을 마스크로 상기 제1 산화질화막, 상부 베리어 메탈막, 금속막, 하부 베리어 메탈막을 순차적으로 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 금속막은 상기 비저항 값이 2.75μΩ·㎝인 알루미늄(Al)으로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 하드 마스크막은 아몰포스 카본층을 이용하여 200℃ 내지 500℃의 온도로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 하드 마스크막은 1000Å 내지 2000Å의 두께로 형성하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 산화질화막, 상부 베리어 메탈막, 금속막 및 하부 베리어 메탈막 식각 공정은 인-시튜로 진행되는 반도체 소자의 제조방법.
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