KR100619394B1 - 반도체 소자의 디싱 방지 방법 - Google Patents

반도체 소자의 디싱 방지 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 디싱 방지 방법에 관한 것으로, 실리콘 기판 위에 산화막과 실리콘 질화막을 순차적으로 증착하는 단계; STI를 형성하기 위해 포토리소그래피 공정으로 패터닝과 식각하는 단계; HDP 산화막을 증착하는 단계; 상기 HDP 산화막 상에 배리어막을 증착하는 단계; 상기 배리어막을 포토리소그래피 공정으로 패터닝과 식각하는 단계 및 CMP로 평탄화하는 단계로 이루어짐에 기술적 특징이 있고, 더미 영역을 사용하지 않고, 배리어막을 사용함으로써 CMP 공정시 디싱이 발생하지 않아 소자의 불량을 방지할 수 있고, 더미 영역을 사용하지 않음으로써 우수한 혼합 신호의 특성을 얻을 수 있는 효과가 있다.
배리어막, 디싱, CMP, STI

Description

반도체 소자의 디싱 방지 방법{Method for preventing dishing of semiconductor device}
도 1a 내지 1c는 종래의 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 디싱 방지 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자의 디싱 방지 방법에 관한 것으로, 보다 자세하게는 더미 영역을 사용하지 않고, 디싱 발생을 최소화할 수 있는 반도체 소자의 디싱 방지 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 포토 마진(Photo Margin)을 확보하고 배선 길이를 최소화하기 위해 하부막의 평탄화 기술이 요구된다. 소자분리를 위한 얇은 트렌치 소자분리(shallow trench isolation, STI) 형성 공정에서의 고밀도 플라즈 마(high density plasma, HDP) 산화막 연마를 위한 1차 CMP, 게이트 전극을 덮는 층간절연막 연마를 위한 2차 CMP, 상기 층간절연막 내에 형성된 콘택홀을 통하여 상기 게이트 전극과 연결되는 플러그 폴리 실리콘막을 연마하기 위한 3차 CMP, 비트라인을 덮는 층간절연막 연마를 위한 4차 CMP, 캐패시터를 덮는 층간절연막을 평탄화하기 위한 5차 CMP 등을 실시한다.
한편, 기판 가장자리 부분은 기판 중심부에 비해 상대적으로 패턴 밀집도가 낮기 때문에 CMP가 과도하게 이루어진다. 즉, 캐패시터 형성이 완료된 기판을 덮는 층간절연막을 CMP 공정으로 연마하는 과정에서 캐패시터 등의 패턴이 밀집되어 있는 기판 중심부와 가장자리의 연마 정도가 차이나게 된다.
이에 따라, 이후의 마스크 공정 진행시 패턴 무너짐(pattern collapse), 연결(bridge) 등의 발생되어 기판 표면이 오목해지는 디싱(dishing) 현상이 발생하게 된다.
도 1a 내지 1c는 종래의 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 도 1a에 도시된 바와 같이, 실리콘 기판(10) 위에 산화막(20)과 실리콘 질화막(30)을 증착한 후 STI를 형성하기 위해 포토리소그래피(photo lithography) 공정으로 패터닝하고, 식각한다.
도 1b 및 도 1c에 도시된 바와 같이, STI를 갭필(gap fill)하기 위해 HDP 산화막(40)을 증착하고, 상기 산화막(40)을 CMP로 평탄화한다. 활성 영역은 실리콘 질화막(30)이 존재하여 CMP 진행시 어택(attack) 받지 않으며, 내로우(narrow) STI의 경우에는 디싱 영향은 없지만, 와이드(wide) STI 경우에는 활성 더미가 없을 경 우 심각한 디싱(50)을 유발한다.
따라서, 상층에 구리 배선을 형성하는 공정을 적용할 경우에 하층에서 디싱이 발생했던 영역에서 구리 잔유물(residue)에 의한 쇼트의 원인을 제공한다.
상기와 같은 종래의 기술은 더미 영역을 사용하지 않을 경우에는 디싱이 발생하게 되고, 더미 영역을 사용할 경우에는 용량 결합(capacitive coupling)과 노이즈가 발생하고, 디싱이 발생한 영역은 구리 배선을 형성할 경우에 금속 잔유물로 인하여 구리 배선의 쇼트가 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 더미 영역을 사용하지 않고, 배리어막을 사용하여 디싱 발생을 최소화할 수 있는 반도체 소자의 디싱 방지 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판 위에 산화막과 실리콘 질화막을 순차적으로 증착하는 단계; STI를 형성하기 위해 포토리소그래피 공정으로 패터닝과 식각하는 단계; HDP 산화막을 증착하는 단계; 상기 HDP 산화막 상에 배리어막을 증착하는 단계; 상기 배리어막을 포토리소그래피 공정으로 패터닝과 식각하는 단계 및 CMP로 평탄화하는 단계를 포함하여 이루어진 반도체 소자의 디싱 방지 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 디싱 방지 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, 실리콘 기판(100) 위에 산화막(110)과 실리콘 질화막(120)을 순차적으로 증착한 후, STI를 형성하기 위해 포토리소그래피 공정으로 패터닝하고 식각한다.
도 2b에 도 2c에 도시된 바와 같이, STI를 갭필하기 위해 HDP 산화막(130)을 증착하고, 상기 HDP 산화막(130) 상에 와이드 STI의 디싱을 방지하기 위해 배리어막(140)을 증착한다. 상기 배리어막(140)의 두께는 500Å~1500Å이다. 또한 상기 배리어막(140)은 HDP 산화막(130)과 식각률의 차이가 큰 실리콘 질화물 등을 사용한다.
도 2d에 도시된 바와 같이, 배리어막(140)을 포토리소그래피 공정으로 패터닝하고 식각하여 상기 배리어막(140)이 와이드 STI 영역(150)에만 존재하도록 하였다.
도 2e에 도시된 바와 같이, 산화막을 CMP로 평탄화하면 디싱 발생을 예방할 수 있다.
따라서, 혼합 신호 기술에서 더미를 사용하여 발생하는 용량 결합과 노이즈의 문제를 해결할 수 있다. 즉, 배리어막을 사용함으로써 CMP시 디싱이 발생하지 않아 이로인한 불량을 방지할 수 있어 우수한 혼합 신호의 특성을 얻을 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 디싱 방지 방법은 더미 영역을 사용하지 않고, 배리어막을 사용함으로써 CMP 공정시 디싱이 발생하지 않아 소자의 불량을 방지할 수 있고, 더미 영역을 사용하지 않음으로써 우수한 혼합 신호의 특성을 얻을 수 있는 효과가 있다.

Claims (4)

  1. 반도체 소자의 디싱 방지 방법에 있어서,
    실리콘 기판 위에 산화막과 실리콘 질화막을 순차적으로 증착하는 단계;
    상기 실리콘 기판을 포토리소그래피 공정으로 식각하여 STI를 형성하는 단계;
    상기 실리콘 기판 상에 HDP 산화막을 증착하는 단계;
    상기 HDP 산화막 상에 배리어막을 증착하는 단계;
    상기 배리어막을 포토리소그래피 공정으로 패터닝하여 상기 STI 상에 선택적으로 배리어막을 남기는 단계;및
    상기 HDP 산화막을 CMP로 평탄화하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 디싱 방지 방법.
  2. 제 1항에 있어서,
    상기 배리어막의 두께는 500Å~1500Å인 것을 특징으로 하는 반도체 소자의 디싱 방지 방법.
  3. 제 1항에 있어서,
    상기 배리어막은 실리콘 질화물을 사용하는 것을 특징으로 하는 반도체 소자의 디싱 방지 방법.
  4. 제 1항에 있어서,
    상기 패터닝과 식각된 배리어막은 와이드 STI 영역에만 존재하는 것을 특징으로 하는 반도체 소자의 디싱 방지 방법.
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