KR20060104889A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 자기 정렬 콘택 페일을 방지하기 위한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역에 제 1 하드마스크 패턴을 형성하는 단계; 상기 제 1 하드마스크 패턴을 식각베리어로 상기 반도체 기판을 식각하여 리세스된 홈을 형성하는 단계; 상기 리세스된 홈을 포함하는 결과물의 전면에 제 1 게이트 전도막을 형성하는 단계; 상기 제 1 하드마스크 패턴이 노출될 때까지 상기 제 1 게이트 전도막을 평탄화 식각하는 단계; 식각된 상기 제 1 게이트 전도막 상부가 오픈된 절연막 패턴을 형성하는 단계; 식각된 상기 절연막 패턴을 포함하는 결과물의 전면에 제 2 게이트 전도막을 형성하는 단계; 및 상기 절연막이 노출될 때까지 상기 제 2 게이트 전도막을 평탄화 식각하는 단계를 포함한다.
다마신(damascene), 게이트 라인
Description
도 1은 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 하드마스크 패턴 24 : 리세스된 홈
25 : 제 1 게이트 전도막 26 : 산화막
27 : 제 2 게이트 전도막 28 : 게이트 하드마스크
29 : 포토레지스트 패턴 30 : 게이트 스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다마신(Damascene) 공정을 이용한 게이트 라인 형성 방법에 관한 것이다.
반도체 소자의 회로 선폭이 감소함에 따라 채널 길이(channel length)가 작아지는 문제가 있어, 채널 길이를 증가시키기 위하여 소자분리막(ISO)을 형성한 다음, 액티브 영역을 일정 부분 식각하여 게이트 라인을 형성하는 방법(리세스 게이트)을 사용하고 있다.
도 1은 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(12)을 형성한다.
이어서, 반도체 기판(11) 전면에 게이트 산화막(도시하지 않음)을 형성하고, 게이트 산화막 상에 리세스된 홈을 형성하기 위한 마스크 패턴(도시하지 않음)을 형성한다. 계속해서, 마스크 패턴을 식각 배리어로 반도체 기판(11)을 소정 영역 트렌치 식각하여 리세스된 홈(도면 부호 생략)을 형성한다.
이어서, 마스크 패턴을 제거하고, 리세스된 홈을 포함하는 결과물의 전면에 제 1 게이트 전도막(13)을 증착한다. 이 때, 제 1 게이트 전도막(13)은 폴리실리콘막을 사용한다.
이어서, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 CMP) 또는 에치 백을 실시하여 상기 제 1 게이트 전도막(13)을 평탄화 식각한다. 평탄화 식각은 에치 백 또는 CMP 공정으로 수행한다.
계속해서, 식각된 제 1 게이트 전도막(13) 상에 제 2 게이트 전도막(14), 게이트 하드마스크(15)를 적층 형성한다.
이 때, 제 2 게이트 전도막(14)은 텅스텐막 또는 텅스텐실리사이드막을 사용한다.
이어서, 게이트 하드마스크(15) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 포토레지스트 패턴을 식각 배리어로 게이트 하드마스크(15), 제 2 게이트 전도막(14), 제 1 게이트 전도막(13)을 차례로 패터닝하여 게이트 라인을 형성한다.
이어서, 포토레지스트 패턴을 스트립하고, 게이트 라인 측벽에 게이트 스페이서(16)를 형성한다.
상술한 바와 같이, 리세스 게이트를 반도체 소자에 적용할 경우 반도체 기판이 리세스된 부분을 게이트 라인이 감싸야 되지만 현실적으로 마스크에서 완벽한 정렬(Align)을 하지 못하는 문제가 있다.
게이트 라인이 실리콘 기판이 리세스된 부분을 덮지 못할 경우 게이트 패터닝을 진행할 때, 리세스된 홈에 틈이 만들어져 채널 길이를 감소시킴과 동시에 그 틈에 식각 잔유물(Residue)등 디펙트들이 들어갈 가능성이 있는 문제가 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 자기 정렬 콘택 페일을 방지하기 위한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역에 제 1 하드마스크 패턴을 형성하는 단계, 상기 제 1 하드마스크 패턴을 식각베리어로 상기 반도체 기판을 식각하여 리세스된 홈을 형성하는 단계, 상기 리세스된 홈을 포함하는 결과물의 전면에 제 1 게이트 전도막을 형성하는 단계, 상기 제 1 하드마스크 패턴이 노출될 때까지 상기 제 1 게이트 전도막을 평탄화 식각하는 단계, 식각된 상기 제 1 게이트 전도막 상부가 오픈된 절연막 패턴을 형성하는 단계, 식각된 상기 절연막 패턴을 포함하는 결과물의 전면에 제 2 게이트 전도막을 형성하는 단계, 및 상기 절연막이 노출될 때까지 상기 제 2 게이트 전도막을 평탄화 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 STI 공정을 실시하여 소자분리막(22)을 형성한다.
이어서, 반도체 기판(21) 상에 게이트 산화막(도시하지 않음)을 형성하고, 게이트 산화막 상에 리세스된 홈을 형성하기 위한 그 예정 영역을 패터닝하기 위해 하드마스크 패턴(23)을 증착하는데, 상기 하드마스크 패턴(23)을 적용하므로써, 게이트 라인 형성시 패턴 붕괴를 방지할 수 있다.
이 때, 하드마스크 패턴(23)은 먼저, 반도체 기판(21) 상에 산화막 계열의 물질을 증착하고, 산화막 계열 물질 상에 포토레지스트 패턴(도시하지 않음)을 증착하여, 포토레지스트 패턴을 식각 배리어로 상기 산화막 계열의 물질의 소정 영역을 식각하여 형성한다.
한편, 하드마스크 패턴(23)은 300Å∼5000Å의 두께로 형성한다.
도 2b에 도시된 바와 같이, 하드마스크 패턴(23)을 식각 배리어로 반도체 기판(21)을 소정 두께 식각하여 리세스된 홈(24)을 형성한다.
도 2c에 도시된 바와 같이, 리세스된 홈(24)이 형성된 결과물의 전면에 제 1 게이트 전도막(25)을 증착한다. 이 때, 제 1 게이트 전도막(25)은 폴리실리콘막을 사용하고, 500Å∼5000Å의 두께로 형성한다.
이어서, CMP 또는 에치 백을 실시하여 하드마스크 패턴(23)이 노출될 때까지 제 1 게이트 전도막(25)을 평탄화 식각한다. 이 때, 평탄화 식각은 에치백 또는 CMP로 진행한다.
도 2d에 도시된 바와 같이, 식각된 제 1 게이트 전도막(25) 상에 300Å∼5000Å의 두께의 산화막(26)을 증착하고, 식각 공정을 실시하여 제 1 게이트 전도막(25) 상의 산화막(26)을 제거한다.
도 2e에 도시된 바와 같이, 산화막(26)을 포함하는 결과물의 전면에 제 2 게이트 전도막(27)을 증착한다. 이 때, 제 2 게이트 전도막(27)은 텅스텐막 또는 텅 스텐 실리사이드막을 사용하고, 500Å∼5000Å의 두께로 형성한다.
도 2f에 도시된 바와 같이, CMP 또는 전면 식각을 실시하여 상기 산화막(26)이 노출될 때까지 제 2 게이트 전도막(27)을 평탄화 식각한다. 이 때, 평탄화 식각은 에치백 또는 CMP 공정으로 수행한다.
도 2g에 도시된 바와 같이, 식각된 제 2 게이트 전도막(27)을 포함하는 결과물의 전면에 300Å∼3000Å 두께의 게이트 하드마스크(28)를 증착하고, 게이트 하드마스크(28) 상에 게이트 라인 패터닝을 위한 포토레지스트 패턴(29)을 형성한다.
도 2h에 도시된 바와 같이, 포토레지스트 패턴(29)을 식각 배리어로 게이트 하드마스크(28a), 제 2 게이트 전도막(27a), 제 1 게이트 전도막(26a)을 패터닝하여 리세스된 게이트 라인을 형성한다.
패터닝 공정이 끝난 후, 포토레지스트 패턴(29)을 스트립하고 세정을 실시한다.
도 2i에 도시된 바와 같이, 리세스된 게이트 라인을 포함하는 결과물의 전면에 스페이서 물질을 증착하고, 스페이서 식각을 실시하여 게이트 라인 측면부에 게이트 스페이서(30)를 형성한다.
상술한 바와 같이, 채널 길이를 증가시키는 리세스된 게이트를 적용할 때, 리세스된 홈 식각시 산화막 마스크 패턴을 적용하므로써, 마스크 오정렬 및 소자의 디자인 룰이 감소하여 발생하는 게이트 라인의 붕괴 현상을 방지할 수 있고, 게이트 라인 측면에 게이트 스페이서를 부착하므로써 게이트 라인의 자기 정렬 콘택 페일을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 게이트 형성시 유발되는 게이트 마스크 정렬 문제 및 게이트 라인 사이즈 감소에 따른 패턴 붕괴를 해결할 수 있는 효과를 얻을 수 있다.
또한, 반도체 소자의 개발 기간 단축과 소자의 수율을 향상시킬 수 있으므로 경제적 효과를 얻을 수 있다.
Claims (9)
- 반도체 기판의 소정 영역에 제 1 하드마스크 패턴을 형성하는 단계;상기 제 1 하드마스크 패턴을 식각베리어로 상기 반도체 기판을 식각하여 리세스된 홈을 형성하는 단계;상기 리세스된 홈을 포함하는 결과물의 전면에 제 1 게이트 전도막을 형성하는 단계;상기 제 1 하드마스크 패턴이 노출될 때까지 상기 제 1 게이트 전도막을 평탄화 식각하는 단계;식각된 상기 제 1 게이트 전도막 상부가 오픈된 절연막 패턴을 형성하는 단계;식각된 상기 절연막 패턴을 포함하는 결과물의 전면에 제 2 게이트 전도막을 형성하는 단계; 및상기 절연막이 노출될 때까지 상기 제 2 게이트 전도막을 평탄화 식각하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 하드마스크는 산화막을 사용하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제 1 하드마스크는 300Å∼5000Å의 두께를 갖는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 절연막은 산화막을 사용하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 절연막은 300Å∼5000Å의 두께를 갖는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 전도막은 폴리실리콘막을 사용하고, 500Å∼5000Å의 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 전도막은 텅스텐막 또는 텅스텐실리사이드막을 사용하고, 500Å∼5000Å의 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 게이트 전도막의 평탄화 식각은 에치백 또는 CMP로 수행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 절연막이 노출될 때까지 상기 제 2 게이트 전도막을 평탄화 식각하는 단계는,평탄화된 상기 제 2 게이트 전도막 상에 제 2 하드마스크를 형성하는 단계;상기 제 2 하드마스크 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각베리어로 상기 제 2 하드마스크, 제 2 게이트 전도막, 제 1 게이트 전도막을 패터닝하여 게이트 라인을 형성하는 단계; 및상기 게이트 라인 측면에 게이트 스페이서를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
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2005
- 2005-03-31 KR KR1020050027378A patent/KR20060104889A/ko not_active Application Discontinuation
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