CN101043021A - 具有镶嵌形成的配线的半导体器件及其制造方法 - Google Patents

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Abstract

在半导体衬底的中间层绝缘膜中形成导通孔，所述导通孔延伸至所述中间层绝缘膜的底面。填充物填充在所述导通孔中的下部空间。形成在俯视时与该导通孔连接的配线槽，所述配线槽沿厚度方向部分地延伸。所述配线槽是在所述中间层绝缘膜端部的蚀刻速率大于所述填充物的蚀刻速率的条件下，以所述填充物的上表面与所述配线槽的底面之间的高度差为所述导通孔的平面形状的最大尺寸的一半或者一半以下的方式形成的。该导通孔中的填充物被去除，所述导通孔和所述配线槽的内部用导电物填充。

Description

具有镶嵌形成的配线的半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其是涉及一种具有通过镶嵌形成的配线的半导体器件及其制造方法。
背景技术
为了减小寄生电容，将介电常数比二氧化硅等的介电常数小的材料用作配线层的中间层绝缘膜材料。为了进一步降低介电常数，采用不使用具有相对较高介电常数的蚀刻阻挡层膜(etching stopper film)的结构。当通过双重镶嵌形成配线时，如果将导通孔和配线槽层之间的蚀刻阻挡层省略，则难于控制配线槽和导通孔的形状。
随着导通孔和配线层变得更细，则难于在良好再现性的情况下用导电材料填充导通孔和配线槽。JP-A-2003-92349(图9)公开了一种通过在导通孔和配线槽的侧壁的上边缘部分上形成倾斜平面而改进填充特性的技术。
JP-A-2001-284449公开了一种在溅射沉积在导通孔底面上的阻挡金属层时，在导通孔和配线槽的侧壁上沉积阻挡金属膜的技术。这种技术改进了对配线的电迁移的阻抗。
JP-A-2004-165336公开了一种方法，该方法用阻挡金属膜覆盖导通孔的内表面，蚀刻和去除底面上的阻挡金属膜，并在除底面以外的其它内表面上的变薄的阻挡金属膜上再次沉积阻挡金属膜。这种方法能够使导通孔底面上的阻挡金属膜变薄，且在导通孔的侧壁上和配线槽的内表面上保留足够厚度的阻挡金属膜。
在阻挡金属膜沉积过程中，通过采用溅射与沉积和蚀刻相结合能够改进生产和配线的可靠性。已经发现，在阻挡金属膜的溅射-蚀刻过程中，沉积在相对于衬底表面为大约45°倾角的倾斜平面上的阻挡金属膜蚀刻的比沉积在其它表面的阻挡金属膜要快。这可以被归结为溅射离子的入射角在大约45°时蚀刻速率变得最大。
如果导通孔和配线槽的内表面具有倾角为45°的倾斜平面，沉积在该倾斜平面上的阻挡金属膜变薄。在导通孔中形成空穴(void)等且配线可靠性降低。如果通过使用JP-A-2004-165336中公开的方法再次在变薄的阻挡金属膜上沉积阻挡金属膜，在其它区域上的阻挡金属层就变得太厚。
发明内容
本发明的目的在于提供一种即使在溅射-蚀刻阻挡金属膜时也能避免配线可靠性降低的半导体器件制造方法。本发明的另一目的是提供一种半导体器件，该半导体器件具有即使在溅射-蚀刻阻挡金属膜时也能避免配线可靠性降低的结构。
根据本发明的一个方案，提供了一种半导体器件的制造方法，其包括以下步骤：
(a)在半导体衬底的上方形成中间层绝缘膜；
(b)在所述中间层绝缘膜中形成导通孔，所述导通孔延伸至所述中间层绝缘膜的底面；
(c)所述导通孔的下部空间填充有填充物；
(d)形成在俯视时与所述导通孔连接的配线槽，所述配线槽沿所述中间层绝缘膜的厚度方向部分地延伸，并且在所述中间层绝缘膜的蚀刻速率大于所述填充物的蚀刻速率的条件下，以留在所述导通孔中的所述填充物的上表面与所述配线槽的底面之间的高度差为所述导通孔的平面形状的最大尺寸的一半或者一半以下的方式，形成该配线槽；
(e)将所述导通孔中的填充物去除；以及
(f)用导电物填充所述导通孔和所述配线槽的内部。
根据本发明的另一方案，提供了一种半导体器件，其包括：
中间层绝缘膜，其形成在半导体衬底的上方；
配线槽，其深度从所述中间层绝缘膜的上表面延伸，且沿所述中间层绝缘膜的厚度方向部分地延伸；
导通孔，其设置在所述配线槽的端部且延伸至所述中间层绝缘膜的底面；
阻挡金属膜，其覆盖所述配线槽和所述导通孔的内表面；以及
配线，其填充在所述配线槽和所述导通孔的内部；
其中，所述配线槽的底面和所述导通孔的侧壁通过倾斜面相连接，且在平行于所述配线槽的纵向、经过所述导通孔的中心且垂直于所述半导体衬底的表面的剖面中，该倾斜面的相对于所述半导体衬底的表面的倾角范围为40°至50°的部分的长度等于或者小于该导通孔的平面形状的最大尺寸。
根据本发明的再一方案，提供了一种半导体器件，其包括：
中间层绝缘膜，其形成在半导体衬底的上方；
配线槽，其深度从所述中间层绝缘膜的上表面延伸，且沿所述中间层绝缘膜的厚度方向部分地延伸；
导通孔，其设置在所述配线槽的端部且延伸至所述中间层绝缘膜的底面；
阻挡金属膜，其覆盖所述配线槽和所述导通孔的内表面；以及
配线，其填充在所述配线槽和所述导通孔的内部；
其中，所述配线槽的底面和所述导通孔的侧壁通过阶梯面相连接。
在步骤(d)中，以留在所述导通孔中的所述填充物的上表面与所述配线槽的底面之间的高度差为所述导通孔的平面形状的最大尺寸的一半或者一半以下的方式形成所述配线槽。因此，在配线槽的底面和导通孔的侧壁之间的连接部分难于产生倾斜面。
通过缩短倾角范围在40°至60°的倾斜面的长度，可以减轻阻挡金属膜变薄的影响以及提高配线可靠性。通过在配线槽的底面和导通孔的侧壁之间的连接部分设置阶梯面，也能够提高配线的可靠性。
附图说明
图1A为根据一实施例的半导体器件的配线槽和导通孔的配置的俯视图。
图1B至图1K示出了根据一实施例的制作过程中半导体器件的剖面图，以及图1L为该实施例的半导体器件的剖面图。
图2为用于形成阻挡金属膜的溅射系统的剖面图。
图3A示出了通过根据该实施例的半导体器件制造方法形成配线槽时，中间蚀刻步骤的剖面图，且图3B示出了通过根据一比较实例的半导体器件制造方法形成配线槽时，中间蚀刻步骤的剖面图。
图4A至图4C示出了根据一实施例的半导体器件的配线槽的底面和导通孔的侧壁之间的连接部分的形状的实例的剖面图。
图4D至图4E示出了根据一实施例的半导体器件的配线槽的底面和导通孔的侧壁之间的连接部分的形状的实例的剖面图；图4F示出了根据一比较实例的半导体器件的配线槽的底面和导通孔的侧壁之间的连接部分的形状实例的剖面图。
图5A和图5B示出了实际制造的半导体器件的配线槽和导通孔的显微照片。
图6示出了在对样品的应力迁移阻抗评估实验中阻抗增长速率和累积概率之间关系的曲线图，其中所述样品对应于图5A和图5B中示出的样品。
具体实施方式
图1A示出了根据实施例的半导体器件的配线和导通孔的俯视图。相对较细的配线41，从相对较粗的配线43的端部边缘大致中心区域，沿着与较粗的配线43的纵向平行的方向延伸。平面状总体上为圆形的导通孔24设置在较细的配线41的末端。例如，较粗的配线43的宽度W1为3μm，较细的配线41的宽度W2为140nm，且从较粗的配线43的端部到导通孔24中心的距离L为1μm。导通孔24的直径等于较细的配线41的宽度。
现将参见图1B至图1L对根据该实施例的半导体器件的制造方法进行说明。图1B至图1L对应于沿图1A中示出的点划线B1-B1剖开的剖面图。具体而言，图1B至图1L对应于平行于配线41和配线43的纵向、通过导通孔24的中心以及垂直于半导体衬底的表面的剖面。
如图1B所示，在由硅等制成的半导体衬底1的表层中形成了具有浅槽隔离(STI)结构的隔离绝缘膜(isolation insulating film)2。在被隔离绝缘膜2包围的有源区(active region)中形成有MOS晶体管3。在半导体衬底1上形成有由二氧化硅等制成的中间层绝缘膜10，其覆盖MOS晶体管3。由钨等制成的导电塞11填充通过中间层绝缘膜10的导通孔。导电塞11连接于MOS晶体管3的源极或者漏极。
在中间层绝缘膜10上还形成有由SiOC等制成的中间层绝缘膜15。通过单镶嵌在中间层绝缘膜15中形成配线槽，以及将由Cu等制成的配线17填充所述配线槽。用由Ta等制成的阻挡金属膜16覆盖配线槽的内表面。
在中间层绝缘膜15上形成由SiC等制成且厚度为50nm的盖膜(cap film)20。在盖膜20上依次沉积由SiOC等制成且厚度为450nm的中间层绝缘膜21和第一硬掩模22。第一硬掩模22为由SiO2制成且厚度为100nm的下层22a和由SiN制成且厚度为30nm的上层22b构成的双层结构。通过例如化学气相沉积(CVD)来沉积所述膜。在形成第一硬掩模22的下层22a时，将四乙基原硅酸盐(TEOS)气体和氧气用作源气体。耐蚀刻性能与中间层绝缘膜21不同的其它材料可以用作第一硬掩模22的材料。
如图1C所示，在第一硬掩模22上形成抗蚀图案(resist pattern)30。抗蚀图案30的开口与将在中间层绝缘膜21中形成的导通孔24相对应。通过利用抗蚀图案30作为蚀刻掩模，蚀刻第一硬掩模22和中间层绝缘膜21以形成导通孔24。在导通孔24的底面上露出盖膜20。可以在下述条件下使用磁增强反应离子刻蚀(MERLE)来进行所述蚀刻：
C4F6流速     6 sccm；
O2流速         6sccm；
N2流速         60sccm；
Ar流速          600sccm；
压力            6.7Pa(50mTorr)；
RF功率          1200W。
在形成导通孔24后，将抗蚀图案30去除。
如图1D所示，在第一硬掩模22上形成由不具有感光性的抗蚀剂制成的填充物33。填充物33也填充入导通孔24中。填充物33的表面总体上为平的。耐蚀刻性能与盖膜20、中间层绝缘膜21和第一硬掩模22不同的其它材料可以用作填充物33的材料。
通过将TEOS作为源气体的CVD法在填充物33的平的表面上形成由SiO2制成且厚度为100nm的第二硬掩模35。耐蚀刻性能与填充物33不同的其它材料可以用作第二硬掩模35的材料。在第二硬掩模35上形成抗蚀图案38。抗蚀图案38的开口与将在中间层绝缘膜21中形成的配线槽相对应。
如图1E所示，通过使用抗蚀图案38作为蚀刻掩模，利用MERIE系统蚀刻第二硬掩模35。蚀刻条件如下：
C4F6流速    25sccm；
O2流速       50sccm；
Ar流速        250sccm；
压力          3.3Pa(25mTorr)；
RF功率        250W。
如图1F所示，利用第二硬掩模35作为蚀刻掩模，将填充物33蚀刻至导通孔24的中间深度处。蚀刻条件如下：
O2流速       10sccm；
N2流速       300sccm；
压力          6.7Pa(50mTorr)；
RF功率        200W。
根据这种蚀刻，覆盖第二硬掩模35的抗蚀图案38也被去除，以使第二硬掩模35的上表面露出。第一硬掩模22的与配线槽相对应区域的上表面露出。部分填充物33A留在覆盖有第二硬掩模35的区域，且部分填充物33B留在导通孔24的部分区域中。随后将详细说明留在导通孔24中的填充物33B的优选高度。
如图1G所示，通过利用填充物33A作为蚀刻掩模，利用MERIE系统蚀刻第一硬掩模22。蚀刻条件如下：
C4F6流速      50sccm；
CHF3流速       50sccm；
压力            3.3Pa(25mTorr)；
RF功率          500W。
通过该蚀刻使对应于配线槽的区域的中间层绝缘膜21的表面露出。同时也去除了留在填充物33A上的第二硬掩模35。
如图1H所示，利用填充物33A和33B作为蚀刻掩模，在中间层绝缘膜21的蚀刻速率大于填充物33B的蚀刻速率的条件下，利用MERIE系统沿厚度方向部分地蚀刻中间层绝缘膜21。具体蚀刻条件如下：
CF4流速       70sccm；
CHF3流速      30sccm；
压力                3.3Pa(25mTorr)；
RF功率              500W。
这种蚀刻形成了配线槽25。因为在蚀刻中间层绝缘膜21时部分地蚀刻了填充物33A和填充物33B，留在第一硬掩模22上的填充物33A变薄且填充导通孔24的填充物33B的高度变短。优选的是，在将配线槽25蚀刻至目标深度时，配线槽25的底面总体上与填充导通孔24的填充物33B的上表面位于同一水平面。更具体而言，优选的是，留在导通孔24中的填充物33B的上表面与配线槽25的底面之间的高度差是导通孔24的平面形状的最大尺寸的一半或者一半以下。因此，基于待形成的配线槽25的目标深度以及中间层绝缘膜21的蚀刻速率和填充物33B的蚀刻速率之间的比例调整在图1G所示步骤中待留在导通孔24中的填充物33B的高度。
在形成配线槽25后，通过灰化去除填充物33A和填充物33B。灰化条件如下：
O2流速       900sccm；
压力          40Pa(300mTorr)；
RF功率        300W。
如图1I所示，在导通孔24的底面上露出盖膜20，且第一硬掩模22的上表面露出。
如图1J所示，通过MERIE系统蚀刻在导通孔24的底面上露出的盖膜20。蚀刻条件如下：
CH2F2流速  25sccm；
O2流速      10sccm；
N2流速      50sccm；
压力         2.7Pa(20mTorr)；
RF功率       100W。
在蚀刻盖膜20的同时，去除第一硬掩模22的上层22b。通过利用Ar等的溅射清洗在导通孔24的底面上露出的Cu配线17的表面。
如图1K所示，通过溅射形成由Ta等制成的阻挡金属膜40A，且阻挡金属膜40A覆盖配线槽25的内表面、导通孔24的内表面以及第一硬掩模22的下层22a的上表面。
图2为溅射系统的剖面示意图。在腔室50中设置有晶片承载台51，且在晶片承载台51上固持有晶片52。在晶片52的上方固持有靶材53。靶材53和晶片承载台51之间的空间的两侧被屏蔽件54磁性屏蔽。在靶材53上安装有旋转磁性装配器(rotary magnetic assembler)55。
承载台偏压电源58向晶片承载台51提供衬底偏压功率。靶材电源59向靶材53提供靶材功率。衬底偏压功率和靶材功率为例如频率为13.56MHz的RF功率。气体从气体供应源60供入腔室50，真空泵65将腔室50的内部抽真空。通过控制靶材功率和衬底偏压功率，可以调整Ta膜的沉积速率和蚀刻速率。
下文将详细阐述形成由Ta制成的阻挡金属膜的方法。首先，在沉积速率大于蚀刻速率的条件下沉积Ta膜。所述Ta膜的形成条件如下：
靶材功率        10kW；
衬底偏压功率    0至200W；
压力            4×10-2至8×10-2Pa。
接着，在蚀刻速率大于沉积速率，例如，沉积速率大约为蚀刻速率的0.5至0.9倍的条件下，再次溅射沉积在衬底上的Ta膜。再次溅射条件如下：
靶材功率        0.5至4.0kW；
衬底偏压功率    200至600W；
压力            4×10-2至8×10-2Pa；
再次溅射时间    5至30秒。
在上述条件下形成的阻挡金属膜40A的厚度在导通孔24的侧壁上为5至8nm，在导通孔24的底面上为3至5nm，在配线槽25的侧壁上为8至13nm，在配线槽25的底面上为5至10nm，以及在第一硬掩模22上为10至15nm。
通过溅射在阻挡金属膜40A上形成Cu籽晶膜(seed film)，且电镀Cu以形成导电膜41A。导通孔24和配线槽25被导电膜41A填充。
如图1L所示，进行化学机械抛光(CMP)直到露出第一硬掩模22的下层22a。阻挡金属膜40被留在导通孔24和配线槽25的内表面上以形成填充导通孔24和配线槽25的配线41。
接着，将参见图3A和图3B阐述配线槽25的底面和导通孔24的侧壁之间连接部分的形状。
图3B示出了当留在导通孔24中的填充物33B的高度过短时的蚀刻步骤。在初始蚀刻阶段，由于导通孔24的侧壁的上端附近露出，所以在导通孔24的侧壁和配线槽25的底面之间的连接部分形成了倾斜面27。随着在待形成配线槽25的区域中的中间层绝缘膜21的蚀刻步骤，填充物33B也被蚀刻，且填充物33B的高度变短。随着填充物33B的高度变短，导通孔24的侧壁的露出区域增加且倾斜面27变大。
图3A示出了在通过所述实施例的方法蚀刻中间层绝缘膜21时的蚀刻步骤。与图3B类似，在初始蚀刻阶段，在导通孔24的侧壁和配线槽25的底面之间的连接部分形成倾斜面27。然而，因为导通孔24的露出区域较浅，所以倾斜面27比图3B所示的倾斜面27为缓。随着蚀刻的步骤，配线槽25的底面延伸至填充物33B的上表面，因此难以进一步形成倾斜面。如果在配线槽25的底面到达与填充物33的上表面相同的水平面时蚀刻停止，则形成的倾斜面更小。
接着，将参考图4A和图4F阐述在配线槽25的底面和导通孔24的侧壁之间的连接部分形成的各种表面形状。图4A至图4F对应于沿着图1A所示B1-B1点划线剖开的剖面图。具体而言，图4A至图4F对应平行于配线41和43的纵向、穿过导通孔24的中心以及垂直于半导体衬底表面的剖面。
图4A示出了在配线槽25的底面和导通孔24的侧壁之间的连接部分形成倾斜面27a的状态。倾斜面27a相对于半导体衬底1的表面的倾角大于50°。
图4B示出了在配线槽25的底面和导通孔24的侧壁之间的连接部分形成阶梯面27b的状态。阶梯面27b包括与导通孔24的侧壁连接的相对较缓的倾斜区域和与配线槽25的底面连接的相对较陡的倾斜区域。图4B所示的阶梯面在缓倾斜区域的倾角几乎为0°，在陡倾斜区域的倾角几乎为90°。
图4C所示的阶梯面27c的形状与图4B所示阶梯面27b不同。其中，在缓倾斜区域的倾角几乎为0°，且在陡倾斜区域的倾角大于50°。
图4D示出了倾斜面27d形成为倾角范围在40°至50°之间的状态。图4E示出了倾斜面27e形成为在剖面上包括弯曲部分的状态。图4F示出了倾斜面27f形成为倾角范围为40°至50°且倾斜面27f比图4D所示的倾斜面27d大。
这些形状之间的差异是由于在图1H中所示蚀刻中间层绝缘膜21过程中的蚀刻条件、配线槽25底面和填充物33B的上表面之间的高度差以及其它原因造成的。
图5A和图5B为示出了实际形成的配线槽和导通孔的剖面的显微照片。这些照片示出了配线槽和导通孔的内表面被阻挡金属膜覆盖的状态。Cu配线尚未沉积。图5A对应于图4C所示的在配线槽的底面和导通孔的侧壁之间的连接部分具有阶梯面的状态。图5B对应于图4D或者图4F所示的、在配线槽的底面和导通孔的侧壁之间的连接部分的倾斜面的倾角范围为40°至50°的状态。
为了评估图5A和图5B所示样品的耐应力迁移性能(stress migrationresistance)，将样品加热至大约200℃并在此条件下保持21天，测量加热前的通过阻抗和在将样品留在升高的温度条件下后的通过阻抗。
图6为图5A和图5B所示各样品的通过电路(via chain)的阻抗增长速率的累积概率曲线图。横坐标代表阻抗增长速率，其单位是“％”，而纵坐标代表累积概率。图6中所示的曲线a和b分别指图5A和图5B中所示样品的累积概率。
能够理解，图5B中所示样品的通过阻抗增长率高于图5A中所示的样品。在评估测试之后，观察图5B中所示样品的导通孔。可以发现，由于在导通孔中形成空穴，因此通过阻抗增加。空穴产生的原因将在下文中说明。
如果如图4F所示形成倾角为40°至50°的斜度大的倾斜面27f，通过在形成阻挡金属膜40A的步骤中再次溅射，沉积在倾斜面27f上的阻挡金属膜40A变薄。可以认为，在阻挡金属膜40A变薄和可能产生空穴的区域中Cu配线41的紧密粘附力降低。通过再次溅射使膜变薄的量较大，尤其是在倾角为40°至50°的倾斜面上。
如果如图4A所示倾斜面27a的倾角大于50°，则通过再次溅射使沉积在倾斜面27a上的阻挡金属膜40A的变薄的量较小。因此可以避免配线可靠性降低。即使倾斜面的倾角小于40°时，也可以避免配线可靠性降低。
如图4B所示，如果在配线槽25的底面和导通孔24的侧壁之间的连接部分形成阶梯面27b，还可以抑制由再次溅射导致的阻挡金属膜40A变薄的情况。如果阶梯面27b的缓倾斜区域的倾角小于40°且陡倾斜区域的倾角大于50°，则阻挡金属膜40A的抑制变薄的效果非常显著。
如图4D所示，如果倾斜面27d的倾角范围为40°至50°，存在沉积在倾斜面上的阻挡金属膜40A变薄的可能性。然而，在图4D示出的剖面中，如果倾斜面27d的长度等于或者小于导通孔24的平面形状的最大尺寸，则使阻挡金属膜40A变薄的影响较小。所述平面形状的最大尺寸是指包括导通孔的平面形状的最小环的直径。例如，如果导通孔的平面形状为环形，则最大尺寸为直径；如果平面形状为正方形或者长方形，则最大尺寸等于对角线的长度。
如图4C所示，如果倾斜面27c在陡倾斜区域的倾角范围为在40°和50°，并且如果在如图4C所示的剖面中的陡倾斜区域的长度等于或者小于导通孔24的平面形状的最大尺寸，则使阻挡金属膜40A变薄的影响较小。
如果在如图4E所示的剖面中倾斜面27e具有弯曲部分，优选将倾角范围在40°至50°的区域的总长度设定为等于或短于导通孔24的平面形状的最大尺寸。
如图4F所示，如果倾斜面27f较大且在剖面中倾斜面27f的长度大于导通孔24的平面形状的最大尺寸，配线的耐应力迁移性能不足且有可能产生空穴。
根据本发明的发明人所做的评估试验，可以发现，在如图1所示的较细的配线从较粗的配线的一端延伸且导通孔设置在较细的配线的末端的结构中，在导通孔中可能产生空穴。因此，调整配线槽的底面和导通孔的侧壁之间的连接部分的形状以形成所述实施例中记载的形状的效果非常显著，尤其是对于具有上述配线图案和导通孔设置的半导体器件来说更为显著。
如果较粗的配线43的宽度是较细的配线41的宽度的三倍或者三倍以上，则可以预期到显著的效果。如果从较粗的配线43的端部到导通孔24的中心的长度为导通孔24直径的1.5倍或者1.5倍以上，则也可以预期到显著的效果。
本发明已经结合优选实施例进行了说明。本发明并不仅局限于上述实施例。对于本领域技术人员来说，显而易见的是，本发明可以有各种变化、改进以及合并等。

Claims (16)

1.一种半导体器件的制造方法，其包括以下步骤：
(a)在半导体衬底的上方形成中间层绝缘膜；
(b)在该中间层绝缘膜中形成导通孔，该导通孔延伸至该中间层绝缘膜的底面；
(c)该导通孔的下部空间填充有填充物；
(d)形成在俯视时与该导通孔连接的配线槽，该配线槽沿该中间层绝缘膜的厚度方向部分地延伸，并且在该中间层绝缘膜的蚀刻速率大于该填充物的蚀刻速率的条件下，以留在该导通孔中的该填充物的上表面与该配线槽的底面之间的高度差为该导通孔的平面形状的最大尺寸的一半或者一半以下的方式，形成该配线槽；
(e)将该导通孔中的该填充物去除；以及
(f)用导电物填充该导通孔和该配线槽的内部。
2.如权利要求1所述的半导体器件的制造方法，其中所述步骤(f)包括用阻挡金属膜覆盖该导通孔和该配线槽的内表面的步骤。
3.如权利要求2所述的半导体器件的制造方法，其中所述用该阻挡金属膜覆盖的步骤包括以下步骤：
通过在该导通孔和该配线槽的内表面上溅射沉积该阻挡金属膜的材料；以及
在蚀刻速率大于沉积速率的条件下再次溅射该阻挡金属膜。
4.如权利要求1所述的半导体器件的制造方法，其中所述步骤(b)包括：
(b1)在该中间层绝缘膜的上方形成第一硬掩模，该第一硬掩模由耐蚀刻性能与该中间层绝缘膜的耐蚀刻性能不同的材料制成；以及
(b2)形成从该第一硬掩模的上表面延伸至该中间层绝缘膜的底面的导通孔。
5.如权利要求4所述的半导体器件的制造方法，其中所述步骤(c)包括以下步骤：
(c1)用填充物填充该导通孔以及在该第一硬掩模上沉积该填充物，该填充物由耐蚀刻性能与该中间层绝缘膜和该第一硬掩模的耐蚀刻性能不同的材料制成；
(c2)在该填充物上形成第二硬掩模，该第二硬掩模由耐蚀刻性能与该填充物的耐蚀刻性能不同的材料制成；
(c3)在该第二硬掩模上形成与该配线槽相对应的开口；
(c4)通过利用该第二硬掩模作为蚀刻掩模，沿该导通孔的深度方向部分地蚀刻该填充物；以及
(c5)去除留在该填充物上的该第二硬掩模以及与该第二硬掩模中所形成的开口相对应区域中的该第一硬掩模。
6.如权利要求5所述的半导体器件的制造方法，其中在该步骤(d)中，通过将留在该导通孔中的该填充物和留在该第一硬掩模上的该填充物作为蚀刻掩模，沿厚度方向部分地蚀刻该中间层绝缘膜。
7.一种半导体器件，其包括：
中间层绝缘膜，其形成在半导体衬底的上方；
配线槽，其深度从该中间层绝缘膜的上表面延伸，且沿该中间层绝缘膜的厚度方向部分地延伸；
导通孔，其设置在该配线槽的端部且延伸至该中间层绝缘膜的底面；
阻挡金属膜，其覆盖该配线槽和该导通孔的内表面；以及
配线，其填充该配线槽和该导通孔的内部；
其中，该配线槽的底面和该导通孔的侧壁通过倾斜面相连接，且在平行于该配线槽的纵向、经过该导通孔的中心且垂直于该半导体衬底的表面的剖面中，该倾斜面的相对于该半导体衬底的表面的倾角范围为40°至50°的部分的长度等于或者小于该导通孔的平面形状的最大尺寸。
8.如权利要求7所述半导体器件，其中该配线槽包括相对较厚部分和从该较厚部分的端部延伸的相对较薄部分，以及该导通孔设置在该较薄部分的末端。
9.如权利要求8所述半导体器件，其中该较厚部分的宽度是该较薄部分的宽度的三倍或者三倍以上。
10.如权利要求8所述半导体器件，其中从该较厚部分的端部到该导通孔的中心的长度为该导通孔的直径的1.5倍或者1.5倍以上。
11.如权利要求7所述半导体器件，其中该倾斜面相对于该半导体衬底的表面的倾角小于40°或者大于50°。
12.如权利要求7所述半导体器件，其中在平行于该配线槽的纵向、经过该导通孔的中心且垂直于该半导体衬底的表面的剖面中，该倾斜面包括弯曲部分。
13.一种半导体器件，其包括：
中间层绝缘膜，其形成在半导体衬底的上方；
配线槽，其深度从该中间层绝缘膜的上表面延伸，且沿该中间层绝缘膜的厚度方向部分地延伸；
导通孔，其设置在该配线槽的端部且延伸至该中间层绝缘膜的底面；
阻挡金属膜，其覆盖该配线槽和该导通孔的内表面；以及
配线，其填充该配线槽和该导通孔的内部；
其中，该配线槽的底面和该导通孔的侧壁通过阶梯面相连接。
14.如权利要求13所述半导体器件，其中该阶梯面包括与该导通孔的侧壁连接的相对缓倾斜区域和与该配线槽的底面连接的相对陡倾斜区域。
15.如权利要求14所述半导体器件，其中该缓倾斜区域的倾角小于40°且该陡倾斜区域的倾角大于50°。
16.如权利要求14所述半导体器件，其中该陡倾斜区域的倾角范围为40°至50°，且在经过该导通孔的中心且垂直于该半导体衬底的表面的剖面中，该陡倾斜区域的长度等于或者小于该导通孔的平面形状的最大尺寸。
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