CN1860597A - 配线结构的形成方法以及半导体装置 - Google Patents

配线结构的形成方法以及半导体装置 Download PDF

Info

Publication number
CN1860597A
CN1860597A CNA2005800011363A CN200580001136A CN1860597A CN 1860597 A CN1860597 A CN 1860597A CN A2005800011363 A CNA2005800011363 A CN A2005800011363A CN 200580001136 A CN200580001136 A CN 200580001136A CN 1860597 A CN1860597 A CN 1860597A
Authority
CN
China
Prior art keywords
mentioned
basilar memebrane
opening
dielectric film
sputtering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800011363A
Other languages
English (en)
Other versions
CN100592476C (zh
Inventor
酒井久弥
清水纪嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1860597A publication Critical patent/CN1860597A/zh
Application granted granted Critical
Publication of CN100592476C publication Critical patent/CN100592476C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

使用蚀刻阻止膜(104)以及硬掩模(105)在绝缘膜(103)上形成用于连接下层配线(101)和未图示的上层配线的导通孔(102)之后，通过本发明的一级的低功率偏压溅射法以覆盖导通孔(102)的内壁的方式在绝缘膜(103)上形成由Ta构成的基底膜(106)。在这里，从导通孔(102)的内壁面到整个绝缘膜(103)上得到很薄且均匀的膜厚的基底膜(106)。这样，能够通过比较简单的工序，使配线形成上的问题不产生，而在开口的内壁面、即从侧壁面到底面薄且均匀的形成基底膜，实现可靠性高的极微细的配线结构。

Description

配线结构的形成方法以及半导体装置
技术领域
本发明涉及一种在形成于基板上的绝缘膜上的开口中填埋导电材料而成的配线结构的形成方法以及半导体装置，特别是适合应用于使开口为微小的配线槽或连接孔并使导电材料为Cu(合金)来形成Cu配线的所谓金属镶嵌法的技术。
背景技术
伴随着半导体元件的高集成化和芯片尺寸的缩小化，配线的微细化以及多层配线化在加速进行。在具有这样的多层配线结构的逻辑器件中，配线延迟渐渐变为器件信号延迟的决定性因素之一。器件的信号延迟是与配线电阻和配线容量的积成比例，为改善配线延迟而重点要减轻配线电阻以及配线容量。
为了减低配线电阻，讨论了将低电阻金属、即Cu作为材料来形成配线的方案。在这里，由于对Cu进行构图来形成配线极为困难，所以提出了在绝缘膜上形成了成为配线槽或连接孔(导通孔)的开口、并在该开口中填充Cu来形成配线的所谓金属镶嵌法。
在通过金属镶嵌法来形成Cu配线时，包含有以防止Cu向绝缘膜内扩散为主要目的，而在Cu堆积之前形成覆盖开口的内壁的基底膜的工序。用作基底膜的材料的Ta或W等的高熔点金属通常是高电阻的金属，但在推进配线微细化的近些年，由于配线电阻的问题，需要降低基底膜的电阻值。特别是若成为包含直径为0.1μm的导通孔以及宽度为0.1μm的配线的极微细配线层，则为使配线电阻以及接触电阻降低，需要将该基底膜尽可能薄膜化，为此，希望有在配线槽或导通孔的内壁上很薄且均匀地形成基底膜的技术。
作为形成这样的基底膜的方法，首先考虑CVD法。如果说仅限于薄且均匀地形成基底膜，则可以认为使用CVD法是有利的，但在CVD法中，与作为形成开口的绝缘膜的材料而期待的低介电常数的绝缘材料在适合性、密合性等方面存在很大问题，在现有状况下适用困难。溅射法与CVD法相比，在上述的适合性以及密合性方面优越，将该溅射法用于基底膜的形成较佳。
现在，作为用于基底膜的形成的溅射技术，有将基板和靶的距离设定为长于通常距离的远距离缓慢溅射法、对基板施加偏压的同时进行成膜的偏压溅射法、执行组合了溅射堆积和溅射蚀刻的2级以上的溅射的多级溅射法等。
但是，现状是即使使用上述的各种溅射法，也不能在配线槽或导通孔的内壁面、即从侧壁面到底面薄且均匀地形成基底膜。
具体而言，在图1A～图3中表示包含基底膜的配线形成工序的一部分。
在这里，例如在使用蚀刻阻止膜104以及硬掩模105在层间绝缘膜103形成用于连接下层配线101和未图示的上层配线的导通孔102的情况下，通过溅射法以覆盖导通孔102的内壁的方式在层间绝缘膜103上形成Ta的基底膜106，其后通过电镀法以填埋导通孔102的方式堆积Cu107。在这里，作为形成基底膜106时的溅射法，将使用远距离缓慢溅射法的情况在图1A表示，将使用偏压溅射法的情况在图1B表示，将使用多级溅射法(1)的情况在图2表示，将使用多级溅射法(2)的情况在图3表示。
远距离缓慢溅射法的情况
在图1A的例子中，在使用直径为200mm的半导体基板的情况下，在靶功率为10kW～25kW、压力为4×10-2Pa、基板偏压功率为0W～300W的条件下实行。在使用直径为300mm的半导体基板的情况下，在靶功率为20kW～40kW、压力为4×10-2Pa、基板偏压功率为0W～500W的条件下实行。
这时，在导通孔102的底部以及层间绝缘膜103上的除导通孔102以外的部分(平场部)较厚地堆积Ta，但在导通孔102的侧壁面堆积的Ta缺乏，由于侧壁面的覆盖不足，在电镀形成的Cu107产生填埋不良，例如产生空隙108。
偏压溅射法的情况
在图1B的例子中，使用直径为200mm的半导体基板时，在靶功率为10kW～25kW、压力为4×10-2Pa、基板偏压功率为300W～600W的条件下实行。在使用直径为300mm的半导体基板时，在靶功率为20kW～40kW、压力为4×10-2Pa、基板偏压功率为500W～1200W的条件下实行。
这时，不但在导通孔102的底面、在导通孔102的肩口附近也过多堆积Ta(形成所谓外伸)。由此在Cu107产生填埋不良，例如在导通孔102的侧壁面产生空隙108、或者在导通孔102的入口附近产生裂缝(seam)109。
多级溅射法(1)的情况
在图2的例子中，在使用直径为200mm的半导体基板的情况下，第一级中，在靶功率为10kW～25kW、压力为4×10-2Pa、基板偏压功率为0W～300W的条件下实行远距离缓慢溅射，第二级中，在靶功率为10kW～25kW、压力为4×10-2Pa、基板偏压功率为300W～600W的条件下实行偏压溅射。在使用直径为300mm的半导体基板的情况下，第一级中，在靶功率为20kW～40kW、压力为4×10-2Pa、基板偏压功率为0W～500W的条件下实行远距离缓慢溅射，第二级中，在靶功率为20kW～40kW、压力为4×10-2Pa、基板偏压功率为500W～1200W的条件下实行偏压溅射。
这时，在基底膜106的导通孔102的底面上的部分较厚地形成，Cu的填埋性也比较好，但形成由导通孔102的肩口附近的Ta的过多的堆积导致的外伸，基底膜106的膜厚变得不均匀。
多级溅射法(2)的情况
在图3的例子中，在使用直径为200mm的半导体基板的情况下，第一级中，在靶功率为10kW～25kW、压力为4×10-2Pa、基板偏压功率为0W～300W的条件下实行远距离缓慢溅射，第二级中，在靶功率为0.1kW～0.4kW、压力为4×10-2Pa、基板偏压功率为300W～600W的条件下实行Ar再溅射。在使用直径为300mm的半导体基板的情况下，第一级中，在靶功率为20kW～40kW、压力为4×10-2Pa、基板偏压功率为0W～500W的条件下实行远距离缓慢溅射，第二级中，在靶功率为0.1kW～0.5kW、压力为4×10-2Pa、基板偏压功率为500W～1200W的条件下实行Ar再溅射。
如用箭头A所示，通过第一级堆积在导通孔102的底面的Ta通过第二级而再次附着在导通孔102的侧面来弥补该侧面的Ta的不足，而相反如用箭头B所示，若蚀刻要素强则在导通孔102的底面Ta不足，成为在该底面几乎没堆积Ta的状态。由此，例如在下层配线101和在导通孔102之间产生位置偏移时，电镀堆积的Cu向层间绝缘膜103中扩散。进而，通过由在导通孔102的肩口附近的Ta的过多的堆积引起的外伸的形成，而在导通孔102的入口附近产生裂缝109。
对于上述各远距离缓慢溅射法、偏压溅射法、多级溅射法(1)、(2)，将平场部的膜厚、侧壁面的覆盖、外伸、导通孔的底面以及填埋性的比较表示在以下的表1中。
表1
  平场膜厚   侧壁覆盖   外伸   导通孔底   填埋性
  远距离缓慢溅射   厚   薄   小   厚   易形成侧壁空隙
  1级偏压溅射   厚   稍薄   稍大   稍薄   形成裂缝、侧壁空隙
  多级溅射(1)   厚   稍厚   稍大   厚   填埋比较好
  多级溅射(2)   薄   厚   大   几乎没有   易形成裂缝
这样，即使使用各种的溅射法，在开口以均匀的膜厚形成基底膜也是极其困难的。还有，为控制基底膜的形成成膜状态，必须采用三级或其以上的多级法，导致成膜工序的复杂化，其结果是也存在工序长时间化这样的问题。由此，导致靶消耗功率的增大、在成膜时产生的微粒增加、生产能力的恶化，也导致对开口进行所需量的成膜期间在平场部堆积相当大的膜厚。堆积在平场部的基底膜需要以化学机械研磨(CMP)工序研磨除去，但过厚的基底膜导致CMP工序的生产能力恶化，进而对整个生产线的能力带来不良影响。还有，由于基底膜的CMP机械研磨的要素强，所以成为易产生划痕等的损伤并使配线形成的成品率降低的原因之一。
专利文献1：JP特愿2002-318674号。
发明的公开
本发明是鉴于上述的问题而提出的，其目的在于提供一种通过比较简单的工序，不使配线形成上的问题产生而能够在开口的内壁面、即从侧壁面到底面薄且均匀地形成基底膜而实现可靠性高的极微细的配线结构的配线结构的形成方法以及半导体装置。
本发明的配线结构的形成方法，包括：在基板上方的绝缘膜上形成开口的工序；通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；以仅在上述开口的上述内壁面残留上述基底膜的方式除去除上述开口以外的上述绝缘膜上的上述基底膜的工序；经由上述基底膜而由导电材料填埋上述开口内的工序，以上述绝缘膜上的除上述开口以外的部分的膜厚为上述开口直径的1/20或其下的方式形成上述基底膜。
在本发明的配线结构的形成方法的一个方式中，以上述绝缘膜上的除上述开口以外的部分的膜厚为上述开口直径的1/30或其以下的方式形成上述基底膜。
在本发明的配线结构的形成方法的一个方式中，以上述开口的上述内壁面之中的底面上的膜厚为上述绝缘膜上的除上述开口以外的部分的膜厚的20％或其以上、100％或其以下的方式形成上述基底膜。
在本发明的配线结构的形成方法的一个方式中，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过溅射法在1＜Vd/Ve＜2的条件下形成上述基底膜。
本发明的配线结构的形成方法的一个方式中，以仅覆盖上述开口的内壁面而在除上述开口以外的上述绝缘膜上不堆积的方式形成上述基底膜。
在本发明的配线结构的形成方法的一个方式中，在靶功率密度为3mW/mm2～160mW/mm2的范围内、基板偏压功率密度为3mW/mm2～14mW/mm2的范围内的条件下形成上述基底膜。
在本发明的配线结构的形成方法的一个方式中，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1的第二溅射工序的多个溅射工序来形成上述基底膜。
在本发明的配线结构的形成方法的一个方式中，在形成上述基底膜时，对上述基板施加偏压。
在本发明的配线结构的形成方法的一个方式中，在溅射离子种类的环境的压力为1×10-2Pa或其以上、1×10-1Pa或其以下的条件下形成上述基底膜。
在本发明的配线结构的形成方法的一个方式中，上述导电材料为铜或者含有铜的导电物。
在本发明的配线结构的形成方法的一个方式中，上述基底膜的材料是从Ta、Ti、W、Zr、V中选择的至少一种或者包含上述至少一种的氮化物。
在本发明的配线结构的形成方法，包括：在基板上方的绝缘膜上形成开口的工序；通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；经由上述底膜而由导电材料填埋上述开口内的工序，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，形成上述基底膜的工序包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1.4的第二溅射工序。
在本发明的配线结构的形成方法的一个方式中，在靶功率密度为10mW/mm2～160mW/mm2的范围内、基板偏压功率密度为3mW/mm2～20mW/mm2的范围内的条件下进行上述第二溅射工序。
本发明的配线结构的形成方法，包括：在基板上方的绝缘膜上形成开口的工序；通过溅射法，以仅覆盖上述开口的内壁面而在除上述开口以外的绝缘膜上不堆积的方式形成基底膜的工序；经由上述基底膜而由导电材料填埋上述开口内的工序。
本发明的半导体装置，通过如下方式来制造，包括：在半导体基板的上方的绝缘膜上形成开口的工序；通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；以仅在上述开口的上述内壁面残留上述基底膜的方式除去除上述开口以外的上述绝缘膜上的上述基底膜的工序；经由上述基底膜而由导电材料填埋上述开口内的工序，以除上述绝缘膜上的除上述开口以外的部分的膜厚为上述开口直径的1/20或其以下的方式形成上述基底膜。
在本发明的半导体装置的一个方式中，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过溅射法在1＜Vd/Ve＜2的条件下形成该基底膜。
在本发明的半导体装置的一个方式中，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1的第二溅射工序的多个溅射工序来形成上述基底膜。
本发明的半导体装置，通过下述各工序来制造，包括：在半导体基板的上方的绝缘膜形成开口的工序；通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；经由上述基底膜而由导电材料填埋上述开口内的工序，将上述底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，形成上述基底膜的工序包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1.4的第二溅射工序。
本发明的半导体装置，通过下述各工序来制造，包括：在半导体基板上方的绝缘膜上形成开口的工序；通过溅射法，以仅覆盖上述开口的内壁面而在除上述开口以外的上述绝缘膜上不堆积方式形成基底膜的工序；经由上述底膜而由导电材料填埋上述开口内的工序。
附图的简单说明
图1A是表示使用现有的远距离缓慢溅射法的情况的概略剖面图。
图1B是表示使用现有的偏压溅射法的情况的概略剖面图。
图2是表示使用现有的多级溅射法(1)的情况的概略剖面图。
图3是表示使用现有的多级溅射法(2)的情况的概略剖面图。
图4是表示在本发明的一级的偏压溅射工序中，成膜时间、和溅射粒子的堆积速度(Vd)与其蚀刻(Ve)之比(Vd/Ve)的定量关系的特性图。
图5是在本发明的一级的偏压溅射工序中，对成膜时间和膜厚的关系，在直径为0.1μm的导通孔的内外进行分析的特性图。
图6A是表示通过本发明的一级的偏压溅射法形成了基底膜的情况的概略剖面图。
图6B是表示通过本发明的一级的偏压溅射法形成了基底膜的情况的概略剖面图。
图7是表示通过本发明的多级溅射法(A)形成均匀膜厚的基底膜时的、基底膜的平场部的膜厚的特性图。
图8是表示在本发明的多级溅射(B)的工序中，使用直径为200mm的半导体基板，对于成膜时间和溅射粒子的堆积速度(平场部)(Vd)与其蚀刻的(Ve)之比(Vd/Ve)的定量关系的特性图。
图9是在本发明的多级溅射(B)的工序中，使用直径为200mm的半导体基板，对于成膜时间和膜厚的关系，在直径为0.1μm的导通孔的内外进行分析的特性图。
图10是对本发明的多级溅射(B)中的改变第二级的Vd/Ve时的导通孔电阻值进行分析的特性图。
图11A是表示通过本发明的多级溅射(B)形成基底膜的情况的概略剖面图。
图11B是表示通过本发明的多级溅射(B)形成基底膜的情况的概略剖面图。
图11C是表示通过本发明的多级溅射(B)形成基底膜的情况的概略剖面图。
图12A是按工序顺序表示本实施方式的配线的形成方法的概略剖面图。
图12B是按工序顺序表示本实施方式的配线的形成方法的概略剖面图。
图13A是按工序顺序表示本实施方式的配线的形成方法的概略剖面图。
图13B是按工序顺序表示本实施方式的配线的形成方法的概略剖面图。
图13C是按工序顺序表示本实施方式的配线的形成方法的概略剖面图。
实施发明的最佳方式
本发明的基本框架
如上所述，在现有的各种溅射法中，有这样的倾向：如向基板施加偏压或分为多级的溅射等那样，在溅射工序中附加成膜条件，或者使该工序增加、细致化，以实现薄且膜厚均匀的基底膜。但是这时处于这样的现状：必然导致工序复杂化，并且得不到基底膜的开口内壁面的整个面的均匀性。本发明人，将视线从这样向溅射工序附加条件的倾向，向溅射的微观状态、即通过溅射工序的溅射粒子的堆积和与其蚀刻的平衡而构成的微观的成膜状态转移，将该微观状态定量化，并着眼于和整个基底膜的成膜状态的相关关系。
(一级的偏压溅射)
本发明人认为，在溅射工序中，如果以溅射粒子的堆积速度与其蚀刻速度的比在整个该溅射工序中控制在某个范围内的方式来设定溅射条件，则即使是一级的溅射也能够形成整个开口内壁面的薄且均匀的基底膜，从而以采用偏压溅射法为例，对成膜时间和该比率的关系进行分析。
图4是表示在本发明的一级的偏压溅射工序，使用直径为200mm的半导体基板，成膜时间、和溅射粒子的堆积速度(平场部)(Vd)与其蚀刻的(Ve)的比(Vd/Ve)的定量关系的特性图。在这里，作为通常的偏压溅射，在靶功率为10kW、压力为4×10-2Pa、基板偏压功率为200W的条件下进行，作为Ar再溅射，在靶功率为0.3kW、压力为3×10-1Pa～7×10-1Pa、基板偏压功率为300W的条件下进行。
在一般的偏压溅射法中，通常为维持某种程度的成膜率而在Vd/Ve的比率为2.5或其以上的范围内进行成膜。在该Vd/Ve的范围内，堆积的比例大于蚀刻的比例，再蚀刻效果小。这时，为了确保开口内壁的侧壁部分的覆盖率而需要增加成膜时间或基板偏压功率，但产生外伸的增加和成膜时的粒子增加、薄膜化困难等的问题。
还有，在多极溅射法的Ar再溅射中，为了增强蚀刻要素这样的目的，多是选择Vd/Ve的比率不足1(例如，0.75左右)的范围。在该范围，由于作为基底膜材料的Ta离子的作用小，而Ar离子带来的蚀刻效果大，所以在膜材料几乎没有堆积的情况下进行成膜。该蚀刻的效果具有越增大成膜时的压力(Ar环境的压力)就越增加的倾向，开口肩口部的膜削减、开口底部的膜削减变大，分别引起配线间短路或伴随着开口的位置偏移而向绝缘膜中进行Cu扩散等问题的可能性高。
本发明人发现，在Vd/Ve的比率大于等于1、小于等于2.5的范围内，当通过1级的偏压溅射形成基底膜时，如果将该比率在整个成膜时控制在1＜Vd/Ve＜2，则得到整个开口内壁面的薄且均匀的基底膜。即，这时，Ta离子的供给和Ta离子导致的再溅射均衡，能够抑制开口的肩口部和底部中的局部的蚀刻，即使在底部也能够确保一定量的Ta。还有，由于再溅射效果带来的开口的侧壁膜厚的加强也适度进行，所以其结果是，能够得到整个开口的内壁面的薄且均匀的基底膜。
在这里，本发明的一级的偏压溅射中，为了在整个成膜时为1＜Vd/Ve＜2，在使用直径为200mm的半导体基板时，在靶功率为0.1kW～5.0kW的较低功率、等离子生成用气体(在这里为Ar)的环境压力为1×10-2Pa～1×10-1Pa、基板偏压功率为100W～450W的条件下实行即可，在本发明的一级的偏压溅射中，将靶功率设为5kW，压力设为6×10-2Pa，基板偏压功率设为300W。
靶功率以及基板偏压功率的值，依存于半导体基板的尺寸。为得到不依存于半导体基板的尺寸的条件，而采用将每单位面积的条件、即各直径的半导体基板中的条件除以该半导体基板的面积而得到的值即可。因此，在本发明的一级的偏压溅射中，作为用于在整个成膜时变为1＜Vd/Ve＜2的每单位面积的条件，在靶功率密度为3mW/mm2～160mW/mm2的范围内、基板偏压功率密度为3mW/mm2～14mW/mm2的范围内的条件下实行即可。
这样，在本发明中，以一级的偏压溅射的低功率，通过小于以往的溅射量而达成所希望的基底膜形状，其结果是，也发挥降低配线电阻以及接触电阻、抑制靶消耗功率、提高生产能力、抑制成膜时的粒子等效果。
进而，本发明人在整个成膜时满足1＜Vd/Ve＜2的溅射条件下，比较了基底膜的导通孔的底部的膜厚和平场部的膜厚。
图5是在本发明的一级的偏压溅射工序中，针对成膜时间和膜厚的关系，在直径为0.1μm的导通孔的内外进行分析的特征图。在这里，使用直径为200mm的半导体基板，作为通常的偏压溅射，在靶功率为10kW、压力为4×10-2Pa、基板偏压功率为200W的条件下实行，作为本发明的一级的偏压溅射，在靶功率为5kW、压力为6×10-2Pa、基板偏压功率为300W的条件下实行。
通常的偏压溅射法中，基底膜的膜厚是平场部侧大于导通孔的底部，对于平场部以及导通孔的底部这双方，成膜时间越增加膜厚就越增加。相对于此，在本发明中，相反导通孔的底部侧相比于平场部成膜较大，随着成膜时间的经过而引起的平场部的膜厚增加很少，平场部的膜厚小于5nm，在这里抑制在3nm或其以下。这换而言之，意味着基底膜的平场部的膜厚是导通孔的直径(在这里是0.1μm)的1/20或其以下，优选为1/30或其以下。还意味着基底膜其平场部的膜厚为导通孔的底部的膜厚的20％～100％，在这里是20％左右。另外，确认出在该成膜范围中的导通孔的Cu的填埋状态为良好。
作为一个例子，在图5的下部表示由SEM拍摄的相片，该相片表示在本发明的一级的偏压溅射中，对成膜时间为3秒左右的情况以及12.5秒左右时，在导通孔内填埋Cu的情况。这样，判断出在导通孔内没有产生空隙或裂缝而填埋Cu。
进而，本发明人依据实验结果想到，根据满足1＜Vd/Ve＜2的规定的溅射条件，就仅在导通孔的整个内壁面上形成薄且均匀的基底膜的同时，在除开口以外的绝缘膜上的部分、即平场部，Ta离子的供给与Ta离子导致的再溅射大致相等而得到Ta离子堆积量为0的状态。这时，在Cu堆积后继续的CMP工序中，仅研磨除去平场部的Cu即可，而能够削减基底膜的研磨工序。
具体地说，在图6A、图6B表示通过本发明的一级的偏压溅射法形成基底膜的情况。
如图6A所示，使用直径为200mm的半导体基板，将用于连接下层配线101和未图示的上层配线的直径为0.1μm左右的导通孔102在层间绝缘膜103用蚀刻阻止膜104以及硬掩模105而形成之后，通过本发明的一级的低功率偏压溅射法，以覆盖导通孔102的内壁的方式在层间绝缘膜103上形成由Ta构成的基底膜。作为溅射条件，将靶功率设为0.1kW～5kW，将压力设为4×10-2～8×10-2Pa，基板偏压功率设为150W～450W。作为层间绝缘膜103，将有机/无机SOG膜或者有机/无机CVD膜形成为膜厚数100nm左右，作为蚀刻阻止膜104，将SiO+SiC类的膜形成为膜厚数10nm左右，作为硬掩模105，将SiO+SiC类的膜形成为膜厚数10nm左右。在这里，从导通孔102的内壁面到层间绝缘膜103上得到薄且均匀的膜厚的基底膜106。其后，通过电镀法以填埋导通孔102的方式堆积Cu107。即使是填埋Cu107，在导通孔102内等也不会产生空隙等，而实现良好的Cu堆积。
进而，如图6B所示，通过在满足1＜Vd/Ve＜2的范围内选择溅射条件，也能够使Ta不堆积在平场部，以仅覆盖导通孔102的内壁的方式形成薄且均匀的膜厚的基底膜106。在这里，以填埋导通孔102的方式堆积Cu107之后，变为仅在导通孔102填充Cu107的状态，因此在图6A的例子中，需要通过CMP法依次研磨除去平场部上的Cu107和基底膜106，但在图6B的例子中，由于基底膜106不存在于平场部上，所以通过CMP法仅研磨除去平场部上的Cu107即可，能够削减底膜106的CMP工序。
(多级溅射(A))
在本发明中，为了将基底膜在开口的内壁面上形成为薄且均匀的膜厚，将平场部的膜厚形成为开口直径的1/20或其以下(优选1/30或其以下)，除了在上述的一级的偏压溅射以外，也可以是多级溅射。
图7是表示在通过本发明的多级溅射(A)形成均匀膜厚的基底膜(在这里为Ta膜)时的、基底膜的平场部的膜厚的特性图。
第一级(远距离缓慢(低偏压)溅射)在Vd/Ve＞1的溅射条件、在这里是在靶功率为10kW、压力为4×10-2Pa～8×10-2Pa、基板偏压功率为0～200W的条件下实行，使得基底膜的膜厚为5nm～10nm左右。
第二级(低功率再溅射)在Vd/Ve＜1的溅射条件、在这里是在靶功率为2.5kW、压力为4×10-2Pa～8×10-2Pa、基板偏压功率为300W的条件(条件1)下，或者靶功率为0.5kW、压力为4×10-2Pa～8×10-2Pa、基板偏压功率为200W的条件(条件2)下实行。在条件1中Vd/Ve＝0.8～0.9左右，在条件2中Vd/Ve＝0.5～0.7左右。
这样判断出，通过实行二级的偏压溅射法，在导通孔的内壁面形成薄且均匀的膜厚的基底膜，同时在平场部上膜厚抑制在小于5nm的值，得到与本发明的一级的偏压溅射法同样程度的效果。
(多级溅射法(B))
本发明人根据多级溅射法，找出了在第二级的低功率再溅射时，如后面所述，确保导通孔的底部的基底膜材料的堆积率大于当初设想的值的情况。因此想到，这时未必需要将平场部的膜厚变为开口直径的1/20或其以下，也能够扩张第二级中的蚀刻速度的范围，具体地说，变为Vd/Ve＜1.4即可。
图8是表示在本发明的多级溅射(B)的工序中，使用直径为200mm的半导体基板，成膜时间、与溅射粒子的堆积速度(平场部)(Vd)和其蚀刻的(Ve)之比(Vd/Ve)的定量关系的特性图。
在这里，与图4一部分相同，通常的偏压溅射、Ar再溅射、本发明的一级的偏压溅射与图4对应。进而，在图8中，表示本发明的多级溅射(B)的上述定量的关系。
在这里，本发明的多级溅射(B)中，以第一级(远距离缓慢(低偏压)溅射)在Vd/Ve＞1的溅射条件、在这里是靶功率为10kW、压力为4×10-2Pa～8×10-2Pa、基板偏压功率为0W～200W的条件下实行，使得基底膜的膜厚为5nm～10nm左右，第二级(低功率再溅射)在Vd/Ve＜1.4的溅射条件下，在这里是靶功率设为2kW、压力设为6×10-2Pa、基板偏压功率设为250W的条件。
在第二级中，通过选择平场部的Vd/Ve＜1.4的条件，如后面所述，能够对导通孔的底部的基底膜材料有效地进行再溅射。
本发明人，在多级溅射(B)中，在第一级满足Vd/Ve＞1、第二级满Vd/Ve＜1.4的溅射条件下，使用直径为200mm的半导体基板而比较基底膜的导通孔的底部的膜厚和平场部的膜厚。
图9是在本发明的多级溅射(B)的工序中，使用直径为200mm的半导体基板，对成膜时间和膜厚的关系，在直径为0.1μm的导通孔的内外分析的特性图。在这里，作为通常的多级溅射(1)，第一级是形成基底膜为膜厚5nm的条件下进行远距离缓慢溅射，第二级在靶功率为10kW、压力为4×10-2Pa、基板偏压功率为200W的条件下进行偏压溅射。
另一方面，作为本发明的多级溅射(B)，第一级在基底膜形成为膜厚5nm的条件下进行远距离缓慢溅射，第二级在靶功率为2kW、压力为6×10-2Pa、基板偏压功率为250W的条件下进行低功率再溅射。
在一般的偏压溅射法中，对于平场部以及导通孔的底部双方，成膜时间越增加膜厚就越增加。相对于此，在本发明中，随着成膜时间的经过产生的平场部的膜厚是减少或很小的增加的，将平场部的膜厚抑制在小于5nm。并且这时，判断出导通孔的底部的膜厚不依存于成膜时间而保持在2nm左右的大致固定值。作为该理由是因为，在本发明的多级溅射(B)中，与通常的多级溅射(2)不同，在第二级时，对通过第一级而堆积到导通孔的底部的底膜材料、例如Ta进行蚀刻，由此使分散的Ta附着在导通孔侧壁面上时，主要不是以Ar离子而是以Ta离子蚀刻底部的Ta，因此其结果是Ta残留在底部。
作为一个例子，在图9的下部表示由SEM拍摄的相片，该相片表示在本发明的多级溅射(B)中，对于第二级的成膜时间为3秒左右时以及12.5秒左右时，在导通孔内填埋Cu的情况。这样，判断出不会在导通孔内产生空隙和裂缝而填埋Cu。
分析图9的结果以及改变本发明的多级溅射(B)中的第二级的Vd/Ve的情况的导通孔电阻值。考虑到导通孔电阻值为较小值是与基底膜在导通孔的内壁形成为足够的膜厚等价。将实验结果表示在图10。在这里，横轴表示导通孔电阻的相对值，纵轴是表示累积概率。
如图10所示，随着第二级的Vd/Ve＝1.4、1.0、0.8这样减少，慢慢的导通孔电阻值减少，导通孔电阻值相对保留在较小值。相对于此，考虑到，在超过Vd/Ve＝1.4变为Vd/Ve＝1.6的情况下，增加到Vd/Ve＝1.4的情况下的两倍左右的导通孔电阻值，导通孔电阻值相对地超过容许范围。从该结果也判断出，通过变为第二级的Vd/Ve＜1.4，基底膜在导通孔的内壁也形成为足够的膜厚。
在这里，本发明的多级溅射(B)中的第二级中，对用于得到Vd/Ve＜1.4的各条件进行考察。
对于直径为200mm以及直径为300mm的半导体基板，得到Vd/Ve＜1.4的靶功率以及基板偏压功率的一个例子在以下的表2表示。也根据表2的结果，为了在第二级中变为Vd/Ve＜1.4，作为半导体的每单位面积的各条件，在靶功率密度为10mW/mm2～160mW/mm2的范围内、基板偏压功率密度为3mW/mm2～20mW/mm2的范围内的条件下实行即可。
表2
    A type 200mm→DC0.5～4kW，RF200～600WB type 200mm→DC0.3～3.5kW，RF200～350WA type 300mm→DC2～8kW，RF300～1200WB type 300mm→DC3～6kW，RF800～1400W
具体地说，在图11A、图11B表示通过本发明的多级溅射(B)形成基底膜的情况。
如图11A所示，使用直径为200mm的半导体基板，将用于连接下层配线101和未图示的上层配线的直径为0.1μm左右的导通孔102在层间绝缘膜103使用蚀刻阻止膜104以及硬掩模104形成之后，通过本发明的多级溅射(B)以覆盖溅射孔102的内壁的方式在层间绝缘膜103上形成由Ta构成的基底膜106。
作为层间绝缘膜103，将有机/无机SOG膜或者有机/无机CVD膜形成为膜厚数100nm左右，作为溅射阻止膜104，将SiO+SiC类的膜形成为膜厚数10nm左右，作为硬掩膜105，将SiO+SiC类的膜形成为膜厚数10nm左右。
作为溅射条件，第一级(远距离缓慢(低偏压)溅射)在Vd/Ve＞1的溅射条件、这里是靶功率为10kW、压力为4×10-2 Pa～8×10-2、基板偏压功率为0W～200W的条件下进行，使得基底膜的膜厚变为5nm～10nm左右，第二级(低功率再溅射)变为Vd/Ve＜1.4的溅射条件，在这里是将靶功率设为2kW、压力设为6×10-2Pa、基板偏压功率设为250W。
在第二级中，对通过第一级堆积在导通孔102的底部的Ta进行蚀刻，由此如箭头A这样使飞散的Ta附着在导通孔102的侧壁面上时，主要通过Ta离子对底部的Ta进行蚀刻，因此其结果是Ta残留在底部。并且，由于以比较重的Ta进行蚀刻，所以蚀刻效率优越，能够使导通孔102的肩口的削去和Ta的外伸能够变小。通过该溅射，从导通孔102的内壁面到整个层间绝缘膜103上得到薄且均匀的膜厚的基底膜106。
接着，如图11B所示，通过电镀法以填埋导通孔102的方式堆积Cu107。
这时，即使填埋Cu107在导通孔102等也不会产生空隙等，实现良好的Cu堆积。进而，如图11C所示，即使是在下层配线101和导通孔102之间产生位置偏移的情况下，也如用箭头B所示，由于在导通孔102的底部基底膜106残留很薄，所以抑制电镀堆积的Cu向层间绝缘膜103中的扩散。
将上述的本发明的多级溅射法(B)引起的平场部的膜厚、侧壁面的覆盖、外伸、导通孔的底面以及填埋性表示在以下的表3中。
表3
  平场膜厚   侧壁覆盖   外伸   导通孔底   填埋性
 多级溅射(B)   薄   厚   小   薄   填埋量良好
本发明的具体的实施方式
以下，针对将本发明适用于由金属镶嵌法进行的Cu配线的形成(以及导通孔连接)的具体的实施方式进行说明。
图12A～图13C是以工序顺序表示本实施方式的配线的形成方法的概略剖面图。
首先，如图12A所示，在未图示的半导体基板上形成MOS晶体管等半导体元件之后，以与该半导体元件连接的方式形成下层配线1。接着，使用例如SiO+SiC，在下层配线1上形成膜厚数10nm左右的蚀刻阻止膜2之后，通过SOG法或者CVD法，使用有机类或者无机类的绝缘材料在蚀刻阻止膜2上形成膜厚数100nm左右的层间绝缘膜3。而且，使用例如SiO+SiC，在该层间绝缘膜3上形成具有开口的硬掩模4之后，通过也使用该硬掩模4的干式蚀刻，在层间绝缘膜3形成直径为0.1μm～0.15μm左右、深度为300nm～700nm左右的导通孔5。蚀刻气体使用CF类气体、NH3类气体、N2/H2气体。这时，在蚀刻阻止膜2也形成开口，在导通孔5的底面露出下层配线1的表面。
接着，如图12B所示，通过1级的偏压溅射，满足1＜Vd/Ve＜2，在平场部不堆积膜材料的溅射条件下、在这里是将靶功率设为0.2kW～5kW、压力设为4×10-2Pa、基板偏压功率设为150W～450W。通过在该条件下将Ta(或者TaN)作为材料进行溅射，而使Ta(几乎)没有堆积在除导通孔5以外的层间绝缘膜3(平场部)上，仅在导通孔5的内壁面上堆积Ta，基底膜6形成为均匀的膜厚并在5nm以下。在这里，作为溅射材料取代Ta，而使用从Ti、W、Zr、V中选择的至少一种的高熔点金属或它们的氮化物也可以。还有，作为该成膜步骤的预备步骤，包含：放电开始步骤、放电稳定步骤、放电结束步骤、基板除电步骤。此外，在这里也可以存在没有基板除电步骤等的情况。
接着，如图13A所示，以通过基底膜6覆盖导通孔5的内壁面的方式，在层间绝缘膜3上将Cu作为材料溅射形成种子金属膜7。作为溅射条件，将靶功率设为5kW～30kW、压力设为1×10-5Pa～10Pa、基板偏压功率设为200W～500W，而将种子金属膜7形成为膜厚40nm～150nm左右。在这里，作为种子金属膜7的材料，代替Cu，而使用含有Al、Ti、Zr、Ni、Ag、Pd等的Cu合金也可以。
接着，如图13B所示，将种子金属膜7作为电极，通过电镀法用Cu8填埋配线槽12内。这时，使用硫酸铜浸泡，将电流密度设为7A/cm2～30A/cm2，将Cu8堆积为膜厚500nm～2000nm左右。
接着，如图13C所示，使用有机酸浆液，例如将硬掩模4设为阻止层，将Cu8的表层通过CMP研磨除去，通过基底膜6形成用Cu填充导通孔5而成的导通孔插件9。这时，由于基底膜6的Ta不存在于平场部，所以仅研磨Cu8就足够。
然后，再经过与未图示的层间绝缘膜或导通孔插件9连接的未图示的上层配线的形成等，而完成配线结构。
此外，在形成下层配线1时，也可以通过本发明的溅射技术形成以薄且均匀的膜厚覆盖绝缘膜上形成的配线槽的内壁的基底膜，经由基底膜由金属镶嵌法用Cu填埋该配线槽内。
另外，在本实施方式中，例示了将本发明的溅射技术用于金属镶嵌法中的导通孔插件的基底膜形成的情况，但本发明不仅限于此，双重金属镶嵌法也适用本发明，从导通孔到配线槽以覆盖这些的内壁面的方式，用上述的溅射法形成薄且均匀膜厚的基底膜，将导通孔以及配线槽同时用Cu填埋来形成配线结构也可以。
如上述说明，根据本实施方式，可以通过比较简单的工序，不产生配线形成上的问题，而能够在开口、这里是导通孔5的内壁面、即从侧壁面到底面薄且均匀地形成基底膜6，达成改善配线电阻以及接触电阻、CMP工序的低负载或削减、抑制靶消耗功率、提高生产能力、减低成膜时的微粒、提高配线性能以及提高生产线能力，实现可靠性高的极微细的配线结构。
产业上的可利用性
根据本发明，可以通过比较简单的工序，不产生配线形成上的问题，而在开口的内壁面、即从侧壁面到底面薄且均匀的形成基底膜，实现改善配线电阻以及接触电阻、CMP工序的低负载或削减、抑制靶消耗功率、提高生产能力、减少成膜时的微粒，提高配线性能以及提高生产线能力，实现可靠性高的极微细的配线结构。

Claims (19)

1.一种配线结构的形成方法，其特征在于，包括：
在基板上方的绝缘膜上形成开口的工序；
通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；
以仅在上述开口的上述内壁面残留上述基底膜的方式除去除上述开口以外的上述绝缘膜上的上述基底膜的工序；
经由上述基底膜而由导电材料填埋上述开口内的工序，
以上述绝缘膜上的除上述开口以外的部分的膜厚为上述开口直径的1/20或1/20以下的方式形成上述基底膜。
2.如权利要求1所记载的配线结构的形成方法，其特征在于，以上述绝缘膜上的除上述开口以外的部分的膜厚为上述开口直径的1/30或1/30以下的方式形成上述基底膜。
3.如权利要求1所记载的配线结构的形成方法，其特征在于，以上述开口的上述内壁面之中的底面上的膜厚为上述绝缘膜上的除上述开口以外的部分的膜厚的20％或20％以上、100％或100％以下的方式形成上述基底膜。
4.如权利要求1所记载的配线结构的形成方法，其特征在于，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过溅射法在1＜Vd/Ve＜2的条件下形成该基底膜。
5.如权利要求4所记载的配线结构的形成方法，其特征在于，以仅覆盖上述开口的内壁面，并在除上述开口以外的上述绝缘膜上不堆积的方式形成上述基底膜。
6.如权利要求4所记载的配线结构的形成方法，其特征在于，在靶功率密度为3mW/mm2～160mW/mm2的范围内、基板偏压功率密度为3mW/mm2～14mW/mm2的范围内的条件下形成上述基底膜。
7.如权利要求1所记载的配线结构的形成方法，其特征在于，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1的第二溅射工序的多个溅射工序来形成该基底膜。
8.如权利要求1所记载的配线结构的形成方法，其特征在于，在形成上述基底膜时，对上述基板施加偏压。
9.如权利要求1所记载的配线结构的形成方法，其特征在于，在溅射离子种的环境的压力为1×10-2Pa或1×10-2Pa以上、1×10-1Pa或1×10-1Pa以下的条件下形成上述基底膜。
10.如权利要求1所记载的配线结构的形成方法，其特征在于，上述导电材料为铜或者含有铜的导电物。
11.如权利要求1所记载的配线结构的形成方法，其特征在于，上述基底膜的材料是从Ta、Ti、W、Zr、V中选择的至少一种或者包含上述至少一种的氮化物。
12.一种配线结构的形成方法，其特征在于，包括：
在基板上方的绝缘膜上形成开口的工序；
通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；
经由上述基底膜而由导电材料填埋上述开口内的工序，
将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，形成上述基底膜的工序包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1.4的第二溅射工序。
13.如权利要求12所记载的配线结构的形成方法，其特征在于，在靶功率密度为10mW/mm2160mW/mm2的范围内、基板偏压功率密度为3mW/mm2～20mW/mm2的范围内的条件下进行上述第二溅射工序。
14.一种配线结构的形成方法，其特征在于，包括：
在基板上方的绝缘膜上形成开口的工序；
通过溅射法，以仅覆盖上述开口的内壁面而在除上述开口以外的上述绝缘膜上不堆积的方式形成基底膜的工序；
经由上述基底膜而由导电材料填埋上述开口内的工序。
15.一种半导体装置，其特征在于，通过如下方式来制造，包括：
在半导体基板的上方的绝缘膜上形成开口的工序；
通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；
以仅在上述开口的上述内壁面残留上述基底膜的方式，除去除上述开口以外的上述绝缘膜上的上述基底膜的工序；
经由上述基底膜而由导电材料填埋上述开口内的工序，
以上述绝缘膜上的除上述开口以外的部分的膜厚为上述开口直径的1/20或1/20以下的方式形成上述基底膜。
16.如权利要求15所记载的半导体装置，其特征在于，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过溅射法在1＜Vd/Ve＜2的条件下形成该基底膜。
17.如权利要求15所记载的半导体装置，其特征在于，将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，通过包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1的第二溅射工序的多个溅射工序来形成该基底膜。
18.一种半导体装置，其特征在于，通过如下各工序来制造，包括：
在基板上方的绝缘膜上形成开口的工序；
通过溅射法，以覆盖上述开口的内壁面的方式在上述绝缘膜上形成基底膜的工序；
经由上述基底膜而由导电材料填埋上述开口内的工序，
将上述基底膜的材料的堆积速度(Vd)和蚀刻速度(Ve)之比设为Vd/Ve，形成上述基底膜的工序包括使Vd/Ve＞1的第一溅射工序和使Vd/Ve＜1.4的第二溅射工序。
19.一种半导体装置，其特征在于，通过如下各工序来制造，包括：
在基板上方的绝缘膜上形成开口的工序；
通过溅射法，以仅覆盖上述开口的内壁面而在除上述开口以外的上述绝缘膜上不堆积方式形成基底膜的工序；
经由上述基底膜而由导电材料填埋上述开口内的工序。
CN200580001136A 2004-01-08 2005-01-11 配线结构的形成方法 Expired - Fee Related CN100592476C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP003383/2004 2004-01-08
JP2004003383 2004-01-08

Publications (2)

Publication Number Publication Date
CN1860597A true CN1860597A (zh) 2006-11-08
CN100592476C CN100592476C (zh) 2010-02-24

Family

ID=34737153

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200580001136A Expired - Fee Related CN100592476C (zh) 2004-01-08 2005-01-11 配线结构的形成方法

Country Status (5)

Country Link
US (2) US20050151263A1 (zh)
JP (1) JP4658808B2 (zh)
KR (1) KR100733561B1 (zh)
CN (1) CN100592476C (zh)
WO (1) WO2005067025A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752330A (zh) * 2013-12-31 2015-07-01 北京北方微电子基地设备工艺研究中心有限责任公司 硅通孔深孔填充工艺
CN107567651A (zh) * 2015-05-01 2018-01-09 索尼公司 制造方法以及具有贯通电极的布线基板

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7901545B2 (en) * 2004-03-26 2011-03-08 Tokyo Electron Limited Ionized physical vapor deposition (iPVD) process
JP2006148074A (ja) * 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
JP4967354B2 (ja) * 2006-01-31 2012-07-04 東京エレクトロン株式会社 シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
JP5023505B2 (ja) * 2006-02-09 2012-09-12 東京エレクトロン株式会社 成膜方法、プラズマ成膜装置及び記憶媒体
US20070232060A1 (en) * 2006-03-29 2007-10-04 Stmicroelectronics, Inc. Hybrid ionized physical vapor deposition of via and trench liners
JP5162869B2 (ja) * 2006-09-20 2013-03-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5211730B2 (ja) 2008-02-12 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010077476A (ja) * 2008-09-25 2010-04-08 Toshiba Corp スタンパの製造方法
JP5532578B2 (ja) * 2008-10-21 2014-06-25 富士通セミコンダクター株式会社 半導体装置の製造方法
US8242741B2 (en) * 2008-12-18 2012-08-14 Motorola Mobility Llc Systems, apparatus and devices for wireless charging of electronic devices
US8841211B2 (en) * 2010-06-09 2014-09-23 Applied Materials, Inc. Methods for forming interconnect structures
US10204829B1 (en) * 2018-01-12 2019-02-12 International Business Machines Corporation Low-resistivity metallic interconnect structures with self-forming diffusion barrier layers
US11355391B2 (en) * 2019-03-18 2022-06-07 Applied Materials, Inc. Method for forming a metal gapfill

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW366525B (en) * 1996-12-16 1999-08-11 Applied Materials Inc Selective physical vapor deposition conductor fill in IC structures
JP2002176099A (ja) * 2000-12-08 2002-06-21 Nec Corp 半導体装置及びその製造方法
JP2003129285A (ja) * 2001-10-25 2003-05-08 Seiko Epson Corp 銅めっき方法およびめっき製品
JP2003193300A (ja) * 2001-12-26 2003-07-09 Sony Corp 半導体装置の製造方法、電解エッチング装置および半導体製造装置
JP2003209112A (ja) * 2002-01-15 2003-07-25 Sony Corp 配線の形成方法
JP2003282703A (ja) * 2002-03-26 2003-10-03 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003303882A (ja) * 2002-04-09 2003-10-24 Sony Corp 半導体装置の製造方法及び半導体装置の製造装置
JP4242136B2 (ja) 2002-10-31 2009-03-18 富士通マイクロエレクトロニクス株式会社 配線構造の形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752330A (zh) * 2013-12-31 2015-07-01 北京北方微电子基地设备工艺研究中心有限责任公司 硅通孔深孔填充工艺
CN107567651A (zh) * 2015-05-01 2018-01-09 索尼公司 制造方法以及具有贯通电极的布线基板
CN107567651B (zh) * 2015-05-01 2020-12-29 索尼公司 具有贯通电极的布线基板及其制造方法

Also Published As

Publication number Publication date
US20060189115A1 (en) 2006-08-24
US7381643B2 (en) 2008-06-03
KR20060085952A (ko) 2006-07-28
JPWO2005067025A1 (ja) 2007-07-26
KR100733561B1 (ko) 2007-06-28
WO2005067025A1 (ja) 2005-07-21
JP4658808B2 (ja) 2011-03-23
CN100592476C (zh) 2010-02-24
US20050151263A1 (en) 2005-07-14

Similar Documents

Publication Publication Date Title
CN1860597A (zh) 配线结构的形成方法以及半导体装置
CN1310336C (zh) 半导体器件及其制造方法
CN1650408A (zh) 具有多层配线结构的半导体装置及其制造方法
CN1674251A (zh) 半导体器件的制造方法及由此制造的半导体器件
CN1967800A (zh) 半导体集成电路器件的制造方法
CN1276475C (zh) 半导体器件的生产方法
CN1492486A (zh) 蚀刻方法
CN1601735A (zh) 半导体器件及其制造方法
CN1685086A (zh) 电抛光和电镀方法
US20100323499A1 (en) Method for manufacturing semiconductor device
CN101038861A (zh) 等离子体蚀刻方法及计算机可读取的存储介质
CN101043021A (zh) 具有镶嵌形成的配线的半导体器件及其制造方法
CN1245750C (zh) 使用无氮介电蚀刻停止层的半导体元件及其工艺
CN100343975C (zh) 半导体装置的制造方法
CN1512272A (zh) 利用氟化氩曝光光源制造半导体器件的方法
CN100336199C (zh) 半导体装置的制造方法
CN1467822A (zh) 电容器的制造方法
CN1118095C (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1062680C (zh) 半导体器件的制造方法
CN1707771A (zh) 形成半导体器件接触塞的方法
CN1314102C (zh) 半导体装置及其制造方法
CN1945825A (zh) 半导体器件及其制作方法
CN1512552A (zh) 改善阻障层的覆盖均匀性的方法及具有该阻障层的内连线
CN1248304C (zh) 布线结构的形成方法
CN1825561A (zh) 半导体装置中形成金属线的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081107

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081107

Address after: Tokyo, Japan

Applicant after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa County, Japan

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Japan's Kanagawa Prefecture Yokohama

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100224

Termination date: 20200111

CF01 Termination of patent right due to non-payment of annual fee