JP2003193300A - 半導体装置の製造方法、電解エッチング装置および半導体製造装置 - Google Patents

Abstract

(57)【要約】 【課題】 リソグラフィー技術や反応性イオンエッチン
グ技術を用いることなく、銅メッキ膜表面に生じている
凸状の盛り上がり部分を選択的に除去して、銅メッキ後
のチップ内段差の解消を図る。 【解決手段】 電解エッチングによって金属膜（銅メッ
キ膜１５）の表面に生じている該金属膜の凸状の盛り上
がり部（凸状部）を選択的に除去する工程と、前記金属
膜１５の表面を化学的機械研磨する工程とを備えたこと
を特徴とする半導体装置の製造方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、電解エッチング装置および半導体製造装置に関
し、詳しくは金属膜の表面に形成されている凸状部を電
解エッチングにより選択的に除去する半導体装置の製造
方法、電解エッチング装置および半導体製造装置に関す
る。

【０００２】

【従来の技術】ＬＳＩの高集積化により、その内部配線
の微細化、多層化が進んでいる。これにともない、配線
形成時の平坦化技術、微細配線の加工技術および配線信
頼性の確保が重要な課題となっている。これらの課題の
解決手段として、埋め込み配線技術が検討されている。
特に、高速動作、低消費電力化を目指した銅の埋め込み
配線技術が注目されており、その技術を用いた半導体装
置の量産化が開始されている。

【０００３】配線溝や接続孔に銅を埋め込む方法として
は、スパッタリングとリフロー技術とを組み合わせた銅
の成膜技術、化学的気相成長（以下ＣＶＤという）法に
よる銅の成膜技術、電解メッキ法による銅の成膜技術が
用いられている。

【０００４】上記スパッタリングとリフロー技術とを組
み合わせた銅の成膜技術は、溝と接続孔との内面、もし
くは溝の内面、もしくは接続孔の内面に、バリア層を形
成した後、さらにスパッタリングによってバリア層表面
に銅を成膜する。以下、溝と接続孔、溝、もしくは接続
孔を総称して凹部という。上記スパッタリングではカバ
リッジを十分に得ることが難しいため、４００℃程度の
加熱処理（リフロー）を行い、凹部の内部を埋め込む。
このプロセスでは、高い純度の銅膜を得ることができる
が、プロセス温度が高いこと、高アスペクト比の凹部へ
の対応が困難なこと等の課題が残る。

【０００５】上記ＣＶＤ法による銅の成膜技術は、凹部
の内面にバリア層を形成した後、ＣＶＤ法によって銅を
成膜する。上記成膜では、比較的低い温度（例えば２０
０℃以下）で高アスペクト比の凹部への埋め込みが可能
となる。しかしながら、上記成膜には、有機ソースガス
を用いるため、膜中への不純物（例えば、炭素、フッ
素、酸素等）の混入による配線信頼性の低下が問題とな
る。また、ソースガスが高価であることも欠点となって
いる。

【０００６】電解メッキ法による銅の成膜技術は、上記
凹部の内面にバリア層を形成した後、主に硫酸銅溶液を
用いた電解メッキ法で銅を成膜する。なお、電解メッキ
を行う前に、上記バリア層上には、スパッタリングもし
くはＣＶＤ法によって銅膜を形成しておくことが多い。
この銅膜は、密着層および銅メッキのシード層として用
いられる。この方法では、銅の電解メッキにより凹部を
埋め込むため、室温で高アスペクト比の凹部を埋め込む
ことが可能となっている。

【０００７】上記銅の埋め込み方法の中では、最近は電
解メッキ法による銅成膜が特に注目されている。しかし
ながら、電解メッキ法による銅成膜技術には以下のよう
な問題点が知られている。

【０００８】図７に銅の電解メッキ装置の概略構成断面
図を示す。図７に示すように、メッキ槽４１１には電解
液４１２が貯えられ、その電解液４１２に被メッキ面４
３１Ｓが浸漬するように被処理基板４３１が設置されて
いる。また、電解液４１２中には被処理基板４３１に対
向するようにアノード電極４１３が設置されている。こ
のアノード電極４１３に正極（陽極）が接続され、被処
理基板４３１被メッキ面４３１Ｓに負極（陰極）が接続
されるように電源４２１が設置されている。

【０００９】いま、電解液に硫酸銅溶液を用いアノード
電極４１３に銅電極を用いる。電解メッキ法によって、
上記被処理基板４３１の被メッキ面４３１Ｓに銅を成膜
するためには、被処理基板４３１に導電膜（例えば密着
層）（図示せず）を形成した後、その導電膜に負極（陰
極）を接触させ、被処理基板４３１の被メッキ面（銅を
成膜したい面）４３１Ｓを陰極とする。一般に、図８の
（１）に示すように、層間絶縁膜１１に形成された配線
溝（もしくは接続孔）１２に銅メッキ膜を埋め込むに
は、まず、配線溝１２の内面および層間絶縁膜１１表面
にバリア層１３を形成し、さらに密着層１４を例えば銅
膜を用いて形成することが多い。

【００１０】前述したように、銅メッキ法は、他の埋め
込み方法と比較して埋め込み性能が高いが、図８の
（２）に示すように、銅の電解メッキ法で最近のデバイ
スの微細化に対応する微細な配線溝（もしくは接続孔）
１２に銅を埋め込む場合、銅メッキ膜１５が微細な配線
溝１２の表面開口部分を塞いでしまい、配線溝１２内へ
の銅の埋め込みが不完全になることが発生している。す
なわち、配線溝１２内にボイド４５が発生することにな
る。

【００１１】上記課題に対応する手段としては、銅メッ
キ膜１５が配線溝（もしくは接続孔）１２の底から成長
するような添加剤を電解液に添加することが行われてい
る。そのような電解液をメッキ浴として用いることによ
って、微細な配線溝や接続孔をボイドやシーム（継ぎ
目）を完全になくした状態で、銅を埋め込むことが可能
になっている。

【００１２】しかしながら、上記添加剤を加えたメッキ
浴を用いて銅メッキを行った場合、図９に示すように、
層間絶縁膜４１に形成された配線溝（もしくは接続孔）
１２の形成密度が高い領域Ａｈでは、その周辺領域より
も厚く銅メッキ膜１５が形成され、銅メッキ膜１５表面
が凸状に盛り上がった状態（凸状部１５Ａ）に形成され
る。このことは、Robert D. Mikkola et.al. Proc.IEEE
IITC (2000) p.117に開示されている。なお、図面で
は、銅メッキ膜１５の下層にバリア層１３と図示はしな
いが密着層とが形成されている。

【００１３】また、埋め込み配線プロセスでは、銅メッ
キ後に余剰な銅を化学的機械研磨（以下ＣＭＰという、
ＣＭＰはChemical Mechanical Polishingの略）により
除去する。

【００１４】このため、図１０の（１）に示すように、
層間絶縁膜１１に形成された幅の狭い配線溝１２が密に
形成された領域Ａｈの銅メッキ膜１５Ａは、それ以外の
領域に形成された銅メッキ膜１５よりも厚く形成されて
いる。

【００１５】このように銅メッキ膜１５を例えば化学的
機械研磨した場合、図１０の（２）に示すように、幅の
狭い配線溝１２が密に形成された領域Ａｈの銅メッキ膜
１５、すなわち研磨前に銅メッキ膜１５が厚く形成され
ている部分に、研磨残り１５Ｂを発生する。

【００１６】また、図１０の（３）に示すように、幅が
広い配線溝１２Ｗに埋め込まれた銅メッキ膜１５は薄く
形成されているので、その部分はオーバ研磨となり、配
線溝１２Ｗに埋め込まれている銅メッキ膜１５にディッ
シングＤが発生する。

【００１７】同様なパターン依存によるチップ内段差に
より、ＣＭＰ工程で不具合が生じる工程例として、ＤＲ
ＡＭ混載ロジックＬＳＩ等の製造工程におけるＳＴＩ
（Shallow Trench Isolation）を形成するＣＭＰ工程が
ある。

【００１８】この工程は、図１１の（１）に示すよう
に、シリコン基板５１上に形成した窒化シリコン膜５２
をマスクにして、シリコン基板５１に素子分離溝５３を
形成した後、図１１の（２）に示すように、高密度プラ
ズマＣＶＤによって、上記素子分離溝５３を埋め込むよ
うに酸化シリコン膜５４を形成する。

【００１９】次いで図１１の（３）に示すように、技術
によって、酸化シリコン膜５４の広い凸状部上を開口し
たレジストマスク５５を形成し、ドライエッチングによ
って、酸化シリコン膜５４の広い凸状部５４Ａを除去す
る。

【００２０】その後図１１の（４）に示すように、レジ
ストマスク５５（前記図１１の（３）参照）を除去す
る。その後、ＣＭＰによって、窒化シリコン膜５２上の
余剰酸化シリコン膜５４を除去して、図１１の（５）に
示すように、素子分離溝５３内に酸化シリコン膜５４か
らなるＳＴＩ５６を形成する。このように、ＣＭＰ工程
の前に大きなフィールド領域の酸化シリコン膜５４を除
去して被研磨体積のパターン依存を低減する方策がとら
れている。

【００２１】銅メッキ膜の膜厚が、接続孔や配線溝が密
に形成されている領域で厚く形成される現象に対して、
ＣＭＰ工程の前に、この領域の銅メッキ膜を選択的に除
去できれば、銅メッキ膜をＣＭＰする工程での銅メッキ
膜の研磨残りの発生、銅メッキ膜の過剰研磨によるディ
ッシングの発生等を防止することができる。

【００２２】

【発明が解決しようとする課題】しかしながら、ＳＴＩ
形成工程のＣＭＰと同様に、リソグラフィー技術とドラ
イエッチングとによって余剰な銅メッキ膜を除去するに
は以下の問題が生じる。銅メッキ後のウエハに対して
リソグラフィー工程を行う必用があるため、他の工程へ
の銅汚染を防止するために専用の露光機が必要になる。
銅メッキ膜を反応性イオンエッチングすることは困難
である。銅メッキ膜表面にレジストを塗布した場合、
レジスト除去が困難になる。それは通常、レジスト除去
は酸素系ガスを用いたアッシング処理により行われるた
め、銅メッキ膜表面が酸化されることによる。そこで、
銅メッキ後のチップ内段差を解消すべく、銅メッキ膜表
面に生じている凸状の盛り上がり部分を選択的に除去す
る技術が求められている。

【００２３】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた電解エッチング装置および半導体
装置の製造方法である。

【００２４】本発明の第１の半導体装置の製造方法は、
電解エッチングによって金属膜の表面に生じている該金
属膜の凸状部を選択的に除去する工程と、前記金属膜の
表面を化学的機械研磨する工程とを備えている。

【００２５】上記第１の半導体装置の製造方法では、金
属膜の表面に生じている該金属膜の凸状部を、リソグラ
フィー工程を用いることなく、ドライエッチングを行う
ことなく、選択的に除去できる。このため、その後の化
学的機械研磨工程での金属膜の平坦化が、研磨残りやデ
ィッシングを生じることなく行うことができる。このよ
うに、金属膜表面に生じている凸状の盛り上がり部分を
低減できるので、化学的機械研磨工程でのプロセスマー
ジンが広くなる。

【００２６】本発明の第２の半導体装置の製造方法は、
複数の半導体チップが形成される基板上に成膜された金
属膜の表面を電解エッチングする半導体装置の製造方法
であって、前記半導体チップごとに前記金属膜表面に生
じている凸状の盛り上がり部分を選択的に電解エッチン
グする。この電解エッチング後に前記金属膜の表面を化
学的機械研磨する。

【００２７】上記第２の半導体装置の製造方法では、基
板に形成されているチップごとに電解エッチングを行う
ことが可能になる。このため、凸状の盛り上がり部分を
選択的に除去してチップごとの平坦化が実現できる。ま
たチップごとに段差がばらついている場合には、エッチ
ング時間および印加電圧を調整することにより、各チッ
プ間のばらつきを無くして、全体を均一な面に仕上げる
ことができる。

【００２８】本発明の第１の電解エッチング装置は、カ
ソード電極を備え、前記カソード電極に対抗する位置に
被処理基板が配置され、前記カソード電極と前記被処理
基板との間に電解液が満たされている電解エッチング装
置において、前記カソード電極は、同心円状に分割され
ているものである。また分割されたカソード電極のそれ
ぞれに異なる電圧を印加することができる電源が接続さ
れているものである。

【００２９】上記第１の電解エッチング装置では、カソ
ード電極は同心円状に分割されていて、各カソード電極
には、それぞれに異なる電圧を印加することができる電
源が接続されていることから、各カソード電極に印加す
る電圧を独立に可変制御することができる。このため、
被処理基板の被エッチング表面での電流密度が均一にな
るように制御することが可能になる。よって、被エッチ
ング面内のエッチングレートの分布が均一となる方向に
改善することができる。

【００３０】本発明の第２の電解エッチング装置は、カ
ソード電極を備え、前記カソード電極に対抗する位置に
被処理基板が配置され、前記カソード電極と前記被処理
基板との間に電解液が満たされている電解エッチング装
置において、前記カソード電極は、前記被処理基板側の
面が凸曲面状に形成されているものである。

【００３１】上記第２の電解エッチング装置では、カソ
ード電極の被処理基板と対向する側の面が凸曲面状に形
成されているので、電極から遠い位置にある被処理基板
中央部の電流密度を高めることができるので、結果とし
て、被処理基板面内のエッチングレートは、被エッチン
グ面内のエッチングレートの分布が均一となる方向に改
善することができる。

【００３２】本発明の第３の電解エッチング装置は、カ
ソード電極を備え、前記カソード電極に対抗する位置に
被処理基板が配置され、前記カソード電極と前記被処理
基板との間に電解液が満たされている電解エッチング装
置において、前記カソード電極は、前記被処理基板に形
成されるチップと同等の大きさからなり、前記被処理基
板面と平行に移動可能な水平移動手段と、前記被処理基
板上を垂直に昇降可能な垂直移動手段とを備えたもので
ある。

【００３３】上記第３の電解エッチング装置では、カソ
ード電極が被処理基板に形成されるチップと同等の大き
さからなるので、被処理基板に形成されているチップご
とに電解エッチングを行うことが可能になる。このた
め、チップごとの平坦化が実現できる。さらに、チップ
ごとに段差がばらついている場合には、エッチング時間
および印加電圧を調整することにより、各チップ間のば
らつきを無くして、全体を均一な面に仕上げることがで
きる。

【００３４】本発明の半導体製造装置は、電解メッキ装
置と、電解エッチング装置と、前記電解メッキ装置に備
えられた電解メッキ液槽と前記電解エッチング装置に備
えられた電解エッチング液槽との間において被処理基板
を搬送する搬送装置を備えた搬送室とを備えたものであ
る。

【００３５】上記半導体製造装置では、電極に印加する
極性のみが異なるだけの電解メッキ装置と電解エッチン
グ装置とを同一の電解液槽を用いることなく、電解メッ
キ装置に備えられた電解メッキ液槽と電解エッチング装
置に備えられた電解エッチング液槽とを別体に設け、そ
の間において被処理基板を搬送する搬送装置を備えた搬
送室とを備えたことから、電解メッキ装置のアノード電
極に逆バイアスがかかることでアノード電極の表面状態
が変化しメッキ特性に悪影響を及ぼすことがなくなる。

【００３６】

【発明の実施の形態】本発明の半導体装置の製造方法に
係る実施の形態を、図１の製造工程断面図によって説明
する。

【００３７】図１の（１）に示すように、通常のＬＳＩ
の製造プロセスにより、基板（図示せず）上に素子、下
層配線（図示せず）等を形成した後、層間絶縁膜１１を
成膜する。その後、通常のリソグラフィー工程とエッチ
ング（例えば反応性イオンエッチング）とによって、上
記層間絶縁膜１１に配線溝１２を形成する。ここでは、
幅が０．２μｍ、深さが０．５μｍの配線溝１２（１２
Ｓ）を密に形成し、その周辺に幅の広い配線溝１２（１
２Ｗ）を形成した。

【００３８】次いで、図１の（２）に示すように、高真
空中におけるマグネトロンスパッタリング法によって、
上記各配線溝１２の内面にバリア層１３を例えばタンタ
ル膜で形成する。このとき、層間絶縁膜１１表面にもバ
リア層１３は形成される。このタンタル膜の成膜条件
は、一例として、タンタルターゲットを用い、プロセス
ガスにアルゴン（Ａｒ）を用い、それを１００ｃｍ³ ／
ｍｉｎの流量でプロセスチャンバ内に供給した。また、
スパッタリングを行うプロセスチャンバ内の圧力を０．
４Ｐａ、基板温度を１５０℃に設定し、３０ｎｍの厚さ
にタンタル膜を成膜した。

【００３９】なお、上記バリア層１３には窒化タンタル
膜を用いることもできる。この窒化タンタル膜の成膜条
件は、一例として、タンタルターゲットを用い、プロセ
スガスにアルゴン（Ａｒ）と窒素（Ｎ₂ ）とを用い、ア
ルゴンを３０ｃｍ³ ／ｍｉｎの流量で、窒素を８０ｃｍ
³ ／ｍｉｎの流量でプロセスチャンバ内に供給した。ま
た、スパッタリングを行うプロセスチャンバ内の圧力を
０．４Ｐａ、基板温度を１５０℃に設定し、３０ｎｍの
厚さに窒化タンタル膜を成膜した。

【００４０】引き続き連続して、上記高真空中における
マグネトロンスパッタリング法によって、密着層１４を
形成する。この密着層１４は、銅膜で形成され、銅メッ
キ時に密着層として作用する。この銅膜の成膜条件は、
一例として、銅ターゲットを用い、プロセスガスにアル
ゴン（Ａｒ）を用い、それを１００ｃｍ³ ／ｍｉｎの流
量でプロセスチャンバ内に供給した。また、スパッタリ
ングを行うプロセスチャンバ内の圧力を０．４Ｐａ、基
板温度を２０℃に設定し、２０ｎｍの厚さに成膜した。

【００４１】次に、前記図７によって説明した通常の電
解メッキ装置を用いて、図１の（３）に示すように、各
配線溝１２を埋め込むように、上記銅膜１４（前記図１
の（２）参照）上に各配線溝１２の内部を埋め込むよう
に銅メッキ膜（金属膜）１５を成膜する。この電解メッ
キ条件は、一例として、硫酸銅（ＣｕＳＯ₄ ）を６７ｇ
／ｄｍ³ 、硫酸（Ｈ₂ ＳＯ₄ ）を１７０ｇ／ｄｍ³ 、塩
酸（ＨＣｌ）を７０ｐｐｍからなるメッキ浴に、配線溝
底部から銅が成長するように添加剤を添加し、メッキ浴
の温度を２０℃、電流を９Ａに設定して、銅メッキを行
った。なお、電流値は２００ｍｍ径のウエハの場合であ
る。そして、１０００ｎｍの厚さ分の銅メッキ膜１５を
形成した。以下、前記図１の（２）に示した銅膜１４は
この銅メッキ膜１５に含めて説明する。

【００４２】上記メッキ浴には、微細な配線溝１２Ｓに
銅が完全に埋め込まれるように、すなわち、配線溝１２
Ｓ内にボイドやシームを発生することがないように、添
加剤が加えられている。そのため、メッキ後の銅メッキ
膜１５は、配線溝１２が密に形成された領域Ａｈ上では
凸状に盛り上がった状態に形成されるため、層間絶縁膜
１１表面を基準にすると銅メッキ膜１５は他の領域より
も厚く形成されることになる。一方、配線溝１２の密度
が低い領域では、層間絶縁膜１１表面を基準にして薄く
形成されている。ここでは、配線溝１２の密度が高い領
域の銅メッキ膜１５は１２００ｎｍの厚さに形成され、
それ以外の配線溝１２が形成されていない領域の銅メッ
キ膜１５は８００ｎｍの厚さに形成されていた。

【００４３】次に、後述する図２によって説明する電解
エッチング装置を用いて、図１の（４）に示すように、
配線溝１２が密に形成された領域Ａｈの銅メッキ膜１５
の凸状に盛り上がった部分（前記図１の（３）参照）を
選択的に電解エッチングする。

【００４４】この電解エッチングでは、銅メッキ膜側を
アノード（正極）にして、カソード電極（負極）には被
処理基板よりも大きな径を有する円盤状のものを用い
る。この電解エッチング条件は、一例として、硫酸銅
（ＣｕＳＯ4 ）を６７ｇ／ｄｍ³、硫酸（Ｈ2 ＳＯ4 ）
を１７０ｇ／ｄｍ³ 、塩酸（ＨＣｌ）を７０ｐｐｍから
なる電解エッチング浴に、添加剤を添加し、メッキ浴の
温度を２０℃、電流を９Ａに設定して、銅メッキ膜１５
の電解エッチングを行った。なお、電流値は２００ｍｍ
径のウエハの場合である。そして、電解エッチング膜厚
は銅メッキ膜１５の初期段差分の４００ｎｍとした。

【００４５】その後、ＣＭＰによって、層間絶縁膜１１
上の余剰な銅メッキ膜１５とバリア層１３を除去する。
その結果、図１の（５）に示すように、各配線溝１２内
に銅メッキ膜１５からなる溝配線１６が形成される。

【００４６】上記銅メッキ膜のＣＭＰ条件は、一例とし
て、研磨パッドに発泡ポリウレタン樹脂パッドを用い、
スラリーに過酸化水素（Ｈ₂ Ｏ₂ ）が添加されたシリカ
含有スラリーを用い、研磨圧力を２１０ｇ／ｃｍ² 、研
磨定盤の回転数を３０ｒｐｍ、研磨ヘッドの回転数を３
０ｒｐｍ、スラリーの供給流量を２００ｃｃ／ｍｉｎ、
研磨分の温度を２５℃〜３０℃に設定した。

【００４７】上記タンタル膜からなるバリア層１３のＣ
ＭＰ条件は、一例として、研磨パッドに発泡ポリウレタ
ン樹脂パッドを用い、スラリーに過酸化水素（Ｈ
₂ Ｏ₂ ）が添加されたシリカ含有スラリーを用い、研磨
圧力を１４０ｇ／ｃｍ² 、研磨定盤の回転数を３０ｒｐ
ｍ、研磨ヘッドの回転数を３０ｒｐｍ、スラリーの供給
流量を２００ｃｃ／ｍｉｎ、研磨分の温度を２５℃〜３
０℃に設定した。

【００４８】上記研磨条件では、銅メッキ膜１５の膜厚
差を電解エッチングにより低減しているため、基板面内
均一に銅メッキ膜１５とバリア層１３とを研磨すること
ができる。その結果、図示されたように、各配線溝１２
内にバリア層１３を介して埋め込まれた銅メッキ膜１５
からなる溝配線１６が形成される。

【００４９】上記実施の形態の説明では、配線材料に銅
を用いた場合を説明したが、例えば、配線材料に銅、
金、銀等の金属もしくはその合金を用いた場合にも、本
発明の半導体装置の製造方法を適用することができる。
その場合には、配線材料となる金属に適した電解エッチ
ング液を用いることになる。

【００５０】次に、上記図１によって説明した半導体装
置の製造方法で用いた、電解エッチング装置を図２の概
略構成断面図によって説明する。

【００５１】図２に示すように、エッチング槽２１１に
は電解エッチング液２１２が貯えられ、その電解エッチ
ング液２１２に被エッチング面が浸漬するように被処理
基板１３１が設置されている。また、電解エッチング液
２１２中には被処理基板１３１に対向するようにカソー
ド電極２１３が設置されている。このカソード電極２１
３に負極（陰極）が接続され、被処理基板１３１の被エ
ッチング面１３１Ｓに正極（陽極）が接続されるように
電源２２１が設置されている。

【００５２】上記電解エッチング装置２０１を用いて被
処理基板１３１に形成された銅メッキ膜（図示せず）の
電解エッチングを行うには、例えば硫酸銅系溶液を主成
分とする電解エッチング液に用い、上記被処理基板１３
１の銅メッキ膜に正極（陽極）を接続させ、電流を流す
ことにより行う。

【００５３】上記半導体装置の製造方法では、電解メッ
キ法により銅メッキ膜１５を形成した際に、配線溝１２
が密の形成されている部分に生じる銅メッキ膜１５表面
の凸状の盛り上がり部分を、リソグラフィー工程を用い
ることなく、銅メッキ膜のエッチングを行うことなく、
選択的に除去できる。このため、その後のＣＭＰ工程で
の銅メッキ膜１５の平坦化が、研磨残りやディッシング
を生じることなく行うことができる。このように、銅メ
ッキ膜１５表面に生じている凸状の盛り上がり部分を低
減できるので、ＣＭＰ工程でのプロセスマージンが広く
なる。

【００５４】上記半導体装置の製造方法における電解エ
ッチングにより、銅メッキ膜１５表面における凸状の盛
り上がり部分の高さが１００ｎｍ〜２００ｎｍ程度に緩
和されれば、その後にＣＭＰを行っても、研磨残りを生
じることなくディッシングを抑制できる。また、上記電
解エッチングでは、銅メッキ膜１５表面における凸状の
盛り上がり部分の高さが１００ｎｍ〜２００ｎｍ程度に
緩和される。

【００５５】次に、本発明の第１の電解エッチング装置
に係る実施の形態を、図３によって説明する。図３で
は、（１）に電解エッチング装置の概略構成断面図を示
し、（２）にアノード電極の平面図を示す。

【００５６】図３に示すようにエッチング槽１１１には
電解エッチング液１１２が貯えられ、その電解エッチン
グ液１１２に被エッチング面１３１Ｓが浸漬するように
被処理基板１３１が設置される。また、電解エッチング
液１１２中には被処理基板１３１に対向するようにカソ
ード電極１１３が設置されている。

【００５７】上記カソード電極１１３は、図３の（２）
に示すように、円盤状の第１カソード電極１１３ａとこ
の第１カソード電極１１３ａ外周にそって設けられるリ
ング状の第２カソード電極１１３ｂとから構成されてい
る。そして、第１カソード電極１１３ａには第１電源１
２１ａの負極（陰極）が接続され、第２カソード電極１
１３ｂには第２電源１２１ｂの負極（陰極）が接続され
ている。また、第１電源１２１ａおよび第２電源１２１
ｂの各正極（陽極）は被処理基板１３１の被エッチング
面１３１Ｓに接続されている。

【００５８】上記電解エッチング装置１０１を用いて被
処理基板１３１に形成された銅メッキ膜（図示せず）の
電解エッチングを行うには、例えば硫酸銅系溶液を主成
分とする電解エッチング液１１２を用い、上記被処理基
板１１３の被エッチング面１１３（銅メッキ膜）に正極
（陽極）を接続させ、第１カソード電極１１３ａには第
１電源１２１より、第２カソード電極１１３ｂには第２
電源１２１ｂより所定の電圧を印加することにより行
う。

【００５９】このように、第１、第２カソード電極１１
３ａ、１１３ｂに独立して第１、第２電源１２１ａ、１
２１ｂが接続されていることから、第１、第２カソード
電極１１３ａ、１１３ｂに印加する電圧を独立に可変制
御することができる。このため、銅メッキ膜表面での電
流密度が均一になるように制御することが可能になる。
例えば、内側の第１カソード電極１１３ａにかける電圧
Ｖ１を外側の第２カソード電極１１３ｂにかける電圧Ｖ
２よりも高く設定する。これによって、陰極の接触部分
から距離のある被エッチング面１１３Ｓの中央部分にお
ける電流密度が高くなり、この部分の電解エッチングレ
ートが高くなるので、被エッチング面１１３Ｓ面内のエ
ッチングレートの分布が均一となる方向に改善すること
ができる。

【００６０】上記電解エッチング装置１０１ではカソー
ド電極１１３を二つに分割しそれぞれに電源１２１ａ、
１２１ｂを接続したが、カソード電極１１３の分割数は
二つに限定されることはなく、３つ以上に分割形成する
こともできる。その場合、各カソード電極は、円盤状に
形成される第１カソード電極の周囲に、その他のカソー
ド電極がお互いに接触しないように同心円状に配置され
る。また、各カソード電極にはそれぞれ、独立に電源が
接続される。

【００６１】次に、本発明の第２の電解エッチング装置
に係る実施の形態を、図４の概略構成断面図によって説
明する。なお、図４では、前記図３によって説明した構
成部品と同様の構成部品には同一符号を付与する。

【００６２】図４に示すようにエッチング槽１１１には
電解エッチング液１１２が貯えられ、その電解エッチン
グ液１１２に被エッチング面１１３Ｓが浸漬するように
被処理基板１１３が設置される。また、電解エッチング
液１１２中には被処理基板１３１に対向するようにカソ
ード電極１１５が設置されている。

【００６３】上記カソード電極１１５は、上記被処理基
板１３１側の面１１５Ｓが凸曲面状に形成されている。
この曲面形状は、電極エッチングの際に被処理基板１３
１の被エッチング面１１３Ｓ表面における電流密度が均
一になるように形成されている。そして、カソード電極
１１５には電源１２３の負極（陰極）が接続されてい
る。また、電源１２３の各正極（陽極）は被処理基板１
１３の被エッチング面１１３Ｓに接続されている。

【００６４】上記電解エッチング装置１０３を用いて、
被処理基板１３１に形成された銅メッキ膜（図示せず）
の被エッチング面１３１Ｓを電解エッチングするには、
例えば硫酸銅系溶液を主成分とする電解エッチング液１
１２に用い、上記被処理基板１３１の被エッチング面１
３１Ｓに正極（陽極）を接続させ、カソード電極１１５
には電源１２３より所定の電圧を印加することにより行
う。

【００６５】このように、カソード電極１１５の被処理
基板１３１側の面１１５Ｓを凸曲面形状としたことか
ら、被処理基板１３１に接続される電極から遠い基板中
央部では、カソード電極１１５との距離が近くなるた
め、平面型カソード電極を用いた場合と比較すると、電
流密度が高められるので、ウエハ中央部での電解エッチ
ング速度の低下を抑制することができる。このため、被
エッチング面１３１Ｓ（銅メッキ膜表面）での電流密度
が均一になるように制御することが可能になるので、被
エッチング面１１３Ｓ面内のエッチングレートの分布が
均一となる方向に改善することができる。

【００６６】上記図３、図４によって説明したカソード
電極の構成を組み合わせたカソード電極としてもよい。
すなわち、図４で説明した被処理基板１３１側の面１１
５Ｓが凸曲面状に形成されたカソード電極１１５を、図
３によって説明したカソード電極１１３のように同心円
状に複数に分割して形成することも可能である。この場
合も、図３で説明したのと同様に、分割した各カソード
電極に対して、独立に電源を接続する。

【００６７】次に、本発明の第３の電解エッチング装置
に係る実施の形態を、図５の概略構成断面図によって説
明する。図５の（１）に第３の電解エッチング装置の概
略構成を示し、図５の（２）にカソード電極部の拡大斜
視図を示し、図５の（３）に被エッチング基板のチップ
レイアウト例を示す。なお、図５では、前記図３によっ
て説明した構成部品と同様の構成部品には同一符号を付
与する。

【００６８】図５の（１）、（２）に示すように、エッ
チング槽１１１には電解エッチング液１１２が貯えら
れ、その電解エッチング液１１２に被エッチング面が浸
漬するように被処理基板１３１が設置されている。この
場合には電解エッチング液１１２中に被処理基板１３１
が浸漬されている。また、電解エッチング液１１２中に
は被処理基板１３１に対向するようにカソード電極１１
７が設置されている。なお、被処理基板１３１には、例
えばマトリックス状にチップ１３３が形成されていて、
その表面には金属膜として、例えば銅メッキ膜（図示せ
ず）が形成されている。

【００６９】このカソード電極１１７は、上記被処理基
板１３１に形成されているチップ１３３の面積と同等の
電極面積を有するもので、例えば平板状に形成されてい
る。このカソード電極１１７には、被処理基板１３１表
面と平行な方向（Ｘ−Ｙ方向）へ移動可能な移動手段１
２５と被処理基板１３１上を垂直方向（Ｚ方向）に昇降
する移動手段１２７が設けられている。これら移動手段
１２５、１２７としては、一般に知られているステッパ
（ステップアンドリピート方式の露光装置）の移動手段
の構成を採用することが可能である。また、上記カソー
ド電極１１７に負極（陰極）が接続され、被処理基板１
３１の被エッチング面（銅メッキ膜表面）１３１Ｓに正
極（陽極）が接続されるように電源１２４が設置されて
いる。

【００７０】なお、予め被処理基板１３１の被エッチン
グ面１３１Ｓの状態を調べておき、その情報に基づい
て、各チップ１３３とカソード電極１１７との距離を設
定するようにしてもよい。また、上記移動手段１２５、
１２７には、被処理基板１３１に形成されている各チッ
プ１３３の位置を位置情報として記憶しておき、その位
置情報に基づいてカソード電極１１７を移動手段１２
５、１２７によって移動させる制御装置（図示せず）が
接続されていてもよい。また、制御装置には、各チップ
１３３ごとにカソード電極１１７に印加する電圧を制御
できるように、電源１２４に印加電圧を指令できる機能
を付加してもよい。

【００７１】上記電解エッチング装置１０５は、被処理
基板１３１全体が電解エッチング液１１２中に浸漬され
た構成のものであったが、カソード電極１１７と被処理
基板１３１の被エッチング面１３１Ｓとが対向し、その
間に電極エッチング液１１２が満たされる構成であれ
ば、エッチング槽１１１の構造、カソード電極１１７の
構造、被処理基板１３１の位置関係が変化してもよい。
例えば、カソード電極１１７が電解エッチング液１１２
中に浸漬された構成であってもよい。

【００７２】上記電解エッチング装置１０５では、被処
理基板１３１に形成されているチップ１３３ごとに電解
エッチングを行うことが可能になるので、チップ１３３
ごとに被エッチング面１３１Ｓの平坦化が実現できる。
そのため、チップ１３３ごとに段差がばらついている場
合には、エッチング時間および印加電圧を調整すること
により、各チップ１３３間のばらつきを無くして、全体
を均一な面に仕上げることができる。

【００７３】次に、上記電解エッチング装置１０５を用
いて被処理基板１３１に形成された銅メッキ膜（図示せ
ず）の電解エッチングを行う方法を以下に説明する。

【００７４】例えば硫酸銅系溶液を主成分とする電解エ
ッチング液１１２に用い、上記被処理基板１３１の被エ
ッチング面（銅メッキ膜）１３１Ｓに正極（陽極）を接
続させ、所定のチップ１３３位置にカソード電極１１７
を移動し、また、チップ１３３とカソード電極１１７と
の距離を所定の距離に調整した後、そのチップ１３３に
適した電圧を印加することで電解エッチングを行う。そ
して、例えばステップアンドリピート方式のように１チ
ップごとにカソード電極１１７を移動させて、同様に電
解エッチングを行っていく。

【００７５】上記電解エッチング装置１０５を用いた半
導体装置の製造方法では、被処理基板１３１に形成され
ているチップ１３３ごとに電解エッチングを行うことが
可能になる。このため、チップ１３３ごとの平坦化が実
現できる。またチップ１３３ごとに段差がばらついてい
る場合には、エッチング時間および印加電圧を調整する
ことにより、各チップ間のばらつきを無くして、全体を
均一な面に仕上げることができる。

【００７６】次に、本発明の半導体製造装置に係る実施
の形態を、図６の概略構成図によって説明する。

【００７７】図６に示すように、半導体製造装置２０１
は、電解メッキ装置２１１と、電解エッチング装置２２
１と、この電解メッキ装置２１１に備えられた電解メッ
キ液槽２１２と電解エッチング装置２２１に備えられた
電解エッチング液槽２２２との間において被処理基板１
３１を搬送する搬送装置２３６を備えた搬送室２３１と
を備えているものである。

【００７８】詳しくは、上記搬送室２３１には、時計周
りに順に、処理前の被処理基板１３１を収納する第１収
納室２４１がゲートバルブ２６１を介して接続され、電
解メッキを行う前に被処理基板１３１に対して前処理を
行う前処理室２５１がゲートバルブ２６２を介して接続
され、上記電解メッキ液槽２１２がゲートバルブ２６３
を介して接続され、上記電解エッチング液槽２２２がゲ
ートバルブ２６４を介して接続され、エッチング後の被
処理基板１３１に対して後処理を行う後処理室２５３が
ゲートバルブ２６５を介して接続され、処理後の被処理
基板１３１を収納する第２収納室２４３がゲートバルブ
２６６を介して接続されている。

【００７９】上記半導体製造装置２０１では、電極に印
加する極性のみが異なるだけの電解メッキ装置２１１と
電解エッチング装置２２１とを同一の電解液槽を用いる
ことなく、電解メッキ装置２１１に備えられた電解メッ
キ液槽２１２と電解エッチング装置２２１に備えられた
電解エッチング液槽２２２とを別体に設け、その間にお
いて被処理基板１３１を搬送する搬送装置２３６を備え
た搬送室２３１とを備えたことから、電解メッキ装置２
１１のアノード電極（図示せず）に逆バイアスがかかる
ことでアノード電極の表面状態が変化しメッキ特性に悪
影響を及ぼすことがなくなる。

【００８０】

【発明の効果】以上、説明したように本発明の第１の半
導体装置の製造方法によれば、金属膜の表面に生じてい
る該金属膜の凸状部を、リソグラフィー工程を用いるこ
となく、エッチングを行うことなく、選択的に除去でき
る。このため、その後の化学的機械研磨工程での金属膜
の平坦化が、研磨残りやディッシングを生じることなく
行うことができる。このように、金属膜表面に生じてい
る凸状の盛り上がり部分を低減できるので、化学的機械
研磨工程でのプロセスマージンを広くすることができ
る。

【００８１】本発明の第２の半導体装置の製造方法によ
れば、基板に形成されているチップごとに電解エッチン
グを行うことができるので、金属膜表面の凸状の盛り上
がり部分を選択的に除去してチップごとの平坦化が実現
できる。またチップごとに段差がばらついている場合に
は、エッチング時間および印加電圧を調整することによ
り、各チップ間のばらつきを無くして、全体を均一な面
に仕上げることができる。このように、金属膜表面に生
じている凸状の盛り上がり部分を低減できるので、化学
的機械研磨工程でのプロセスマージンを広くすることが
できる。

【００８２】本発明の第１の電解エッチング装置によれ
ば、カソード電極は同心円状に分割されていて、各カソ
ード電極には、それぞれに異なる電圧を印加することが
できる電源が接続されているので、各カソード電極に印
加する電圧を独立に可変制御することができる。このた
め、被エッチング表面での電流密度が均一になるように
制御することが可能になるので、被エッチング面内のエ
ッチングレート分布の均一化が図れるので、エッチング
均一性に優れた被エッチング面が得られる。

【００８３】本発明の第２の電解エッチング装置によれ
ば、カソード電極の被処理基板と対向する側の面が凸曲
面状に形成されているので、電極から遠い位置にある被
処理基板中央部の電流密度を高めることができる。よっ
て、被エッチング面内のエッチングレート分布の均一化
が図れるので、エッチング均一性に優れた被エッチング
面が得られる。

【００８４】本発明の第３の電解エッチング装置によれ
ば、カソード電極が被処理基板に形成されるチップと同
等の大きさからなるので、被処理基板に形成されている
チップごとに電解エッチングを行うことが可能になる。
このため、チップごとの平坦化が実現できる。さらに、
チップごとに段差がばらついている場合には、エッチン
グ時間および印加電圧を調整することにより、各チップ
間のばらつきを無くして、全体を均一な面に仕上げるこ
とができる。

【００８５】本発明の半導体製造装置によれば、電解メ
ッキ装置に備えられた電解メッキ液槽と電解エッチング
装置に備えられた電解エッチング液槽とが別体に設けら
れているので、電解メッキ装置のアノード電極に逆バイ
アスがかかることでアノード電極の表面状態が変化しメ
ッキ特性に悪影響を及ぼすことがなくなる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法に係る実施の形
態を示す製造工程断面図である。

【図２】電解エッチング装置を示す概略構成断面図であ
る。

【図３】本発明の第１の電解エッチング装置に係る実施
の形態を示す図面であり、（１）は電解エッチング装置
の概略構成断面図であり、（２）はアノード電極の平面
図である。

【図４】本発明の第２の電解エッチング装置に係る実施
の形態を示す概略構成断面図である。

【図５】本発明の第３の電解エッチング装置に係る実施
の形態を示す概略構成断面図である。

【図６】本発明の半導体製造装置に係る実施の形態を示
す概略構成図である。

【図７】電解メッキ装置を示す概略構成断面図である。

【図８】従来技術を説明する概略構成断面図である。

【図９】従来技術を説明する概略構成断面図である。

【図１０】従来技術を説明する概略構成断面図である。

【図１１】従来技術を説明する概略構成断面図である。

【符号の説明】

１５…銅メッキ膜（金属膜）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｃ２５Ｆ 3/22 Ｃ２５Ｆ 3/22 3/30 3/30 Ｈ０１Ｌ 21/02 Ｈ０１Ｌ 21/02 Ｚ 21/304 ６２２ 21/304 ６２２Ｘ 21/3063 21/306 Ｌ 21/3205 21/88 Ｂ Ｋ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 電解エッチングによって金属膜の表面に
   生じている該金属膜の凸状部を選択的に除去する工程
   と、 前記金属膜の表面を化学的機械研磨する工程とを備えた
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 複数の半導体チップが形成される基板上
   に成膜された金属膜の表面を電解エッチングする半導体
   装置の製造方法であって、 前記半導体チップごとに前記金属膜表面に生じている凸
   状部を選択的に電解エッチングすることを特徴とする半
   導体装置の製造方法。
3. 【請求項３】 前記電解エッチング後に前記金属膜の表
   面を化学的機械研磨することを特徴とする請求項２記載
   の半導体装置の製造方法。
4. 【請求項４】 カソード電極を備え、 前記カソード電極に対抗する位置に被処理基板が配置さ
   れ、 前記カソード電極と前記被処理基板との間に電解液が満
   たされている電解エッチング装置において、 前記カソード電極は、同心円状に分割されていることを
   特徴とする電解エッチング装置。
5. 【請求項５】 前記分割されたカソード電極のそれぞれ
   に異なる電圧を印加することができる電源が接続されて
   いることを特徴とする請求項４記載の電解エッチング装
   置。
6. 【請求項６】 カソード電極を備え、 前記カソード電極に対抗する位置に被処理基板が配置さ
   れ、 前記カソード電極と前記被処理基板との間に電解液が満
   たされている電解エッチング装置において、 前記カソード電極は、前記被処理基板側の面が凸曲面状
   に形成されていることを特徴とする電解エッチング装
   置。
7. 【請求項７】 カソード電極を備え、 前記カソード電極に対抗する位置に被処理基板が配置さ
   れ、 前記カソード電極と前記被処理基板との間に電解液が満
   たされている電解エッチング装置において、 前記カソード電極は、 前記被処理基板に形成されるチップと同等の大きさから
   なり、 前記被処理基板面と平行に移動可能な水平移動手段と、 前記被処理基板上を垂直に昇降可能な垂直移動手段とを
   備えたことを特徴とする電解エッチング装置。
8. 【請求項８】 電解メッキ装置と、 電解エッチング装置と、 前記電解メッキ装置に備えられた電解メッキ液槽と前記
   電解エッチング装置に備えられた電解エッチング液槽と
   の間において被処理基板を搬送する搬送装置を備えた搬
   送室とを備えたことを特徴とする半導体製造装置。