JP2003243399A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003243399A JP2003243399A JP2002055959A JP2002055959A JP2003243399A JP 2003243399 A JP2003243399 A JP 2003243399A JP 2002055959 A JP2002055959 A JP 2002055959A JP 2002055959 A JP2002055959 A JP 2002055959A JP 2003243399 A JP2003243399 A JP 2003243399A
- Authority
- JP
- Japan
- Prior art keywords
- film
- plating film
- metal
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 電解メッキによるＣｕ成膜方法において、Ｃ
ｕメッキ膜を配線溝に埋め込んだ後の表面の平坦度が、
半導体基板のパターンに依存しないようにする。 【解決手段】 図示しないＳｉ基板上の層間絶縁膜２に
は、エッチングによって間隔が密な配線溝３と幅広配線
溝３ａが形成され、表面にバリアメタル４およびＣｕ膜
が成膜されている。電解メッキ処理を行うと、層間絶縁
膜２の表面部分および配線溝３と幅広配線溝３ａの内部
にＣｕメッキ膜８が成膜される。このとき、パターンの
密な配線溝３の表面部分はＣｕメッキ膜８に凸部が生じ
る。そこで、Ｃｕメッキ膜８の表面に金属膜のマスク９
を成膜し、凸部に対応する部分のマスク９を選択して研
磨する。これにより、凸部のＣｕメッキ膜８のみが露出
するので薬液にてエッチングして表面がほぼ平坦化され
たところで、ＣＭＰ処理により残りのＣｕメッキ膜８と
マスク９を研磨して、表面を高平坦化する。
ｕメッキ膜を配線溝に埋め込んだ後の表面の平坦度が、
半導体基板のパターンに依存しないようにする。 【解決手段】 図示しないＳｉ基板上の層間絶縁膜２に
は、エッチングによって間隔が密な配線溝３と幅広配線
溝３ａが形成され、表面にバリアメタル４およびＣｕ膜
が成膜されている。電解メッキ処理を行うと、層間絶縁
膜２の表面部分および配線溝３と幅広配線溝３ａの内部
にＣｕメッキ膜８が成膜される。このとき、パターンの
密な配線溝３の表面部分はＣｕメッキ膜８に凸部が生じ
る。そこで、Ｃｕメッキ膜８の表面に金属膜のマスク９
を成膜し、凸部に対応する部分のマスク９を選択して研
磨する。これにより、凸部のＣｕメッキ膜８のみが露出
するので薬液にてエッチングして表面がほぼ平坦化され
たところで、ＣＭＰ処理により残りのＣｕメッキ膜８と
マスク９を研磨して、表面を高平坦化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に対し
て金属配線などを形成するための半導体装置の製造方法
に関するものであり、より詳細には、金属メッキによっ
て配線溝部分や接続孔部分への金属埋め込みを行う際
に、半導体基板のパターン形状に依存することなく適正
に金属配線を形成するための半導体装置の製造方法に関
するものである。
て金属配線などを形成するための半導体装置の製造方法
に関するものであり、より詳細には、金属メッキによっ
て配線溝部分や接続孔部分への金属埋め込みを行う際
に、半導体基板のパターン形状に依存することなく適正
に金属配線を形成するための半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化などにより、半
導体装置の内部配線の微細化や多層化が進んでおり、こ
れに伴って、配線形成時の表面膜の平坦化技術や微細配
線の加工技術、及び製造工程における配線形成の信頼性
の確保が重要な課題となっている。これら問題点の解決
手段のひとつとして、半導体装置の基板に形成された溝
部分への埋め込み配線技術が検討されている。特に、高
速動作や低消費電力化を目指したＣｕ（銅）埋め込み配
線技術が注目されており、一部において量産化が開始さ
れている。Ｃｕを基板の溝部分へ埋め込みする方法とし
ては次のようなものがある。
導体装置の内部配線の微細化や多層化が進んでおり、こ
れに伴って、配線形成時の表面膜の平坦化技術や微細配
線の加工技術、及び製造工程における配線形成の信頼性
の確保が重要な課題となっている。これら問題点の解決
手段のひとつとして、半導体装置の基板に形成された溝
部分への埋め込み配線技術が検討されている。特に、高
速動作や低消費電力化を目指したＣｕ（銅）埋め込み配
線技術が注目されており、一部において量産化が開始さ
れている。Ｃｕを基板の溝部分へ埋め込みする方法とし
ては次のようなものがある。
【０００３】（１）スパッタリング＋リフロー法
この方法は、基板の溝または接続孔にバリアメタルを形
成した後にスパッタリング法でＣｕを成膜するものであ
る。つまり、スパッタリング法は、低圧気体中の金属に
イオン衝撃を加えて、金属面から飛散した金属原子を付
近の物体に付着させて金属薄膜を形成するものである。
したがって、金属薄膜の付着力を充分に高めるために、
４００℃程度の加熱処理（リフロー）を行って溝部分へ
の金属の埋め込みを行っている。このような方法によっ
て溝部分に高純度なＣｕ膜が得られるが、その反面、プ
ロセス温度が高くなる点、高アスペクト比（溝高さ／溝
幅）の溝への金属の埋め込みが困難になる点などの欠点
がある。
成した後にスパッタリング法でＣｕを成膜するものであ
る。つまり、スパッタリング法は、低圧気体中の金属に
イオン衝撃を加えて、金属面から飛散した金属原子を付
近の物体に付着させて金属薄膜を形成するものである。
したがって、金属薄膜の付着力を充分に高めるために、
４００℃程度の加熱処理（リフロー）を行って溝部分へ
の金属の埋め込みを行っている。このような方法によっ
て溝部分に高純度なＣｕ膜が得られるが、その反面、プ
ロセス温度が高くなる点、高アスペクト比（溝高さ／溝
幅）の溝への金属の埋め込みが困難になる点などの欠点
がある。
【０００４】（２）ＣＶＤによるＣｕ成膜方法
この方法は、溝部分または接続孔にバリアメタルを形成
した後にＣＶＤ（Chemical Vapor Deposition：化学的
気相成長）法でＣｕを成膜するものである。したがっ
て、比較的低い温度（例えば、２００℃以下）で高アス
ペクト比の溝や接続孔への埋め込みが可能となる。しか
し、ＣＶＤ法は、水素化物やハロゲン化物や有機金属化
合物などをガス化した有機ガスを供給して薄膜を形成す
るため、膜中へＣ（炭素）やＦ（フッ素）やＯ（酸素）
などの不純物が混入して、金属薄膜の抵抗上昇や信頼性
を低下させるおそれがある。また、供給ガスが高価とな
ることなども問題である。
した後にＣＶＤ（Chemical Vapor Deposition：化学的
気相成長）法でＣｕを成膜するものである。したがっ
て、比較的低い温度（例えば、２００℃以下）で高アス
ペクト比の溝や接続孔への埋め込みが可能となる。しか
し、ＣＶＤ法は、水素化物やハロゲン化物や有機金属化
合物などをガス化した有機ガスを供給して薄膜を形成す
るため、膜中へＣ（炭素）やＦ（フッ素）やＯ（酸素）
などの不純物が混入して、金属薄膜の抵抗上昇や信頼性
を低下させるおそれがある。また、供給ガスが高価とな
ることなども問題である。
【０００５】（３）電解メッキ法によるＣｕ成膜方法
この方法は、溝部分または接続孔にバリアメタルを形成
した後に、硫酸銅溶液を用いた電解メッキ法によってＣ
ｕを成膜するものである。また、バリアメタルの上にス
パッタリング法またはＣＶＤ法によってＣｕ膜を成膜
し、金属メッキの密着層として用いる場合が多い。この
ような電解メッキ法によれば、室温での高アスペクト比
の埋め込みが可能となる。したがって、上記（１）のス
パッタリング法や、上記（２）のＣＶＤ法に比べ、この
電解メッキ法によるＣｕ成膜は、近年、特に注目されつ
つある。なお、通常、密着層にはスパッタ成膜のＣｕと
バリアメタルの積層構造が用いられることが多い。
した後に、硫酸銅溶液を用いた電解メッキ法によってＣ
ｕを成膜するものである。また、バリアメタルの上にス
パッタリング法またはＣＶＤ法によってＣｕ膜を成膜
し、金属メッキの密着層として用いる場合が多い。この
ような電解メッキ法によれば、室温での高アスペクト比
の埋め込みが可能となる。したがって、上記（１）のス
パッタリング法や、上記（２）のＣＶＤ法に比べ、この
電解メッキ法によるＣｕ成膜は、近年、特に注目されつ
つある。なお、通常、密着層にはスパッタ成膜のＣｕと
バリアメタルの積層構造が用いられることが多い。
【０００６】図１９は、Ｃｕ電解メッキ装置の原理図で
ある。アノード（陽極）２１と陰極用電極２２との間に
直流電源２３を接続し、さらに、ウェーハ２４の表面２
４ａを陰極用電極２２に接続している。そして、アノー
ド（陽極）２１とウェーハ２４の表面２４ａをメッキ溶
液２５に浸漬させてメッキ処理を行っている。この図の
場合は、メッキ溶液２５に硫酸銅溶液を用い、アノード
（陽極）２１にＣｕを用いた場合を模式的に示してい
る。ウェーハ２４の表面２４ａに電解メッキ法でＣｕを
成膜させるためには、ウェーハ２４の表面２４ａに予め
導電膜（密着層）を形成した後に、陰極用電極２２をウ
ェーハ２４の表面２４ａに接触させる。つまり、ウェー
ハ２４の表面２４ａを陰極としてＣｕを成膜させる必要
がある。
ある。アノード（陽極）２１と陰極用電極２２との間に
直流電源２３を接続し、さらに、ウェーハ２４の表面２
４ａを陰極用電極２２に接続している。そして、アノー
ド（陽極）２１とウェーハ２４の表面２４ａをメッキ溶
液２５に浸漬させてメッキ処理を行っている。この図の
場合は、メッキ溶液２５に硫酸銅溶液を用い、アノード
（陽極）２１にＣｕを用いた場合を模式的に示してい
る。ウェーハ２４の表面２４ａに電解メッキ法でＣｕを
成膜させるためには、ウェーハ２４の表面２４ａに予め
導電膜（密着層）を形成した後に、陰極用電極２２をウ
ェーハ２４の表面２４ａに接触させる。つまり、ウェー
ハ２４の表面２４ａを陰極としてＣｕを成膜させる必要
がある。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
電解メッキ法によるＣｕの成膜方法には次のような問題
点がある。つまり、先に述べたように、Ｃｕの電解メッ
キ法は、他の埋め込み方法（つまり、スパッタリング法
やＣＶＤ法）に比べ、埋め込み性能が高いものの、最近
のデバイスの微細化に対応する微細な溝孔にＣｕをメッ
キで埋め込む場合、微細孔の表面開口部分でメッキ膜が
塞がってしまい、溝孔への埋め込みが不完全になること
がある。
電解メッキ法によるＣｕの成膜方法には次のような問題
点がある。つまり、先に述べたように、Ｃｕの電解メッ
キ法は、他の埋め込み方法（つまり、スパッタリング法
やＣＶＤ法）に比べ、埋め込み性能が高いものの、最近
のデバイスの微細化に対応する微細な溝孔にＣｕをメッ
キで埋め込む場合、微細孔の表面開口部分でメッキ膜が
塞がってしまい、溝孔への埋め込みが不完全になること
がある。
【０００８】図２０は、シリコン基板に形成された配線
溝にメッキを行う場合の概念図であり、（ａ）は配線溝
へのメッキ埋め込み前の状態、（ｂ）は配線溝にメッキ
を成膜中の状態を示している。図２０（ａ）に示すよう
に、シリコン基板の層間絶縁膜２に配線溝３が形成さ
れ、その表面にＴａＮ（タンタルナイトライド）のバリ
アメタル４とＣｕ膜のシードＰＶＤ層５がこの順序で成
膜されている。そして、Ｃｕ膜のシードＰＶＤ層５の部
分を図１９のメッキ溶液２５に浸漬してメッキ処理を行
うと、図２０（ｂ）に示すように、Ｃｕメッキ膜８の成
膜中に配線溝３の開口部付近においてＣｕメッキ膜８が
閉塞してしまう。つまり、Ｃｕメッキ膜８の埋め込みが
配線溝３の内部で不完全のまま終了し、ボイド３０が発
生するなどの不具合が生じる。
溝にメッキを行う場合の概念図であり、（ａ）は配線溝
へのメッキ埋め込み前の状態、（ｂ）は配線溝にメッキ
を成膜中の状態を示している。図２０（ａ）に示すよう
に、シリコン基板の層間絶縁膜２に配線溝３が形成さ
れ、その表面にＴａＮ（タンタルナイトライド）のバリ
アメタル４とＣｕ膜のシードＰＶＤ層５がこの順序で成
膜されている。そして、Ｃｕ膜のシードＰＶＤ層５の部
分を図１９のメッキ溶液２５に浸漬してメッキ処理を行
うと、図２０（ｂ）に示すように、Ｃｕメッキ膜８の成
膜中に配線溝３の開口部付近においてＣｕメッキ膜８が
閉塞してしまう。つまり、Ｃｕメッキ膜８の埋め込みが
配線溝３の内部で不完全のまま終了し、ボイド３０が発
生するなどの不具合が生じる。
【０００９】したがって、このような不具合に対応する
ために、メッキ溶液２５に界面活性剤などの添加剤を加
えることが多い。このような添加剤を加えることによっ
て、Ｃｕメッキ膜８の成膜を配線溝３の底から成長させ
ることが可能となり、配線溝３が微細であってもボイド
３０など発生させることなく、Ｃｕメッキ膜８を完全に
配線溝３に埋め込むことが可能となる。
ために、メッキ溶液２５に界面活性剤などの添加剤を加
えることが多い。このような添加剤を加えることによっ
て、Ｃｕメッキ膜８の成膜を配線溝３の底から成長させ
ることが可能となり、配線溝３が微細であってもボイド
３０など発生させることなく、Ｃｕメッキ膜８を完全に
配線溝３に埋め込むことが可能となる。
【００１０】しかし、メッキ溶液２５に界面活性剤など
の添加剤を加えてＣｕメッキ膜８の埋め込み特性を改善
した場合は、配線溝３の入り口部分などのメッキ密度の
高い部分においてＣｕメッキ膜８が周辺よりも厚く堆積
してしまうことがある。図２１は、配線溝の入り口部分
でＣｕメッキ膜が厚く堆積した状態を示す概念図であ
る。つまり、図２１に示すように、Ｃｕメッキ膜８は、
層間絶縁膜２のある周辺部分より配線溝３の入り口部分
において膜厚が厚くなっている。なお、この図において
は、ＴａＮからなるバリアメタル４の上面に形成された
シードＰＶＤ層のＣｕ膜は、Ｃｕメッキ膜２９と区別し
ていないので表示されていない。また、図２１のよう
に、配線溝３の入り口部分でＣｕメッキ膜８の膜厚現象
が生じることは、例えば、Robert D. Mikkola et.al. P
roc. IEEE IITC p117, 2000などの文献に報告されてい
る。
の添加剤を加えてＣｕメッキ膜８の埋め込み特性を改善
した場合は、配線溝３の入り口部分などのメッキ密度の
高い部分においてＣｕメッキ膜８が周辺よりも厚く堆積
してしまうことがある。図２１は、配線溝の入り口部分
でＣｕメッキ膜が厚く堆積した状態を示す概念図であ
る。つまり、図２１に示すように、Ｃｕメッキ膜８は、
層間絶縁膜２のある周辺部分より配線溝３の入り口部分
において膜厚が厚くなっている。なお、この図において
は、ＴａＮからなるバリアメタル４の上面に形成された
シードＰＶＤ層のＣｕ膜は、Ｃｕメッキ膜２９と区別し
ていないので表示されていない。また、図２１のよう
に、配線溝３の入り口部分でＣｕメッキ膜８の膜厚現象
が生じることは、例えば、Robert D. Mikkola et.al. P
roc. IEEE IITC p117, 2000などの文献に報告されてい
る。
【００１１】通常、Ｃｕメッキ膜８の埋め込み配線プロ
セスにおいては、メッキ処理後に生じた余剰なＣｕメッ
キ膜８を化学機械研磨（ＣＭＰ：Chemical Mechanical
polish）処理によって除去している。図２２は、ＣＭＰ
処理によって余剰なＣｕメッキ膜を除去するための工程
図であり、（ａ）はＣＭＰ処理前の工程を示し、（ｂ）
はＣＭＰ処理後の工程の一例を示し、（ｃ）はＣＭＰ処
理後の工程の他の例を示している。つまり、ＣＭＰ処理
によって余剰のＣｕメッキ膜８を除去する場合、図２２
（ａ）に示すように、配線溝３が狭い部分の上部におい
て研磨前のＣｕメッキ膜８の膜厚が厚いと、同図（ｂ）
に示すように、Ｃｕメッキ膜８の膜厚の厚かった部分は
ＣＭＰ処理を行ってもＣｕ研磨残８ａが発生することが
ある。また、図２２（ａ）の幅広配線溝３ａの上部のよ
うに、Ｃｕメッキ膜８の膜厚が薄い部分は、ＣＭＰ処理
によるオーバーポリシュの時間が長くなるために、同図
（ｃ）に示すように、幅広配線溝３ａの部分が過度に削
り取られるディッシング（dishing）現象が発生するこ
とがある。このようなディッシング現象が生じると配線
抵抗が高くなってしまうなど、信頼性に不具合が生じ
る。
セスにおいては、メッキ処理後に生じた余剰なＣｕメッ
キ膜８を化学機械研磨（ＣＭＰ：Chemical Mechanical
polish）処理によって除去している。図２２は、ＣＭＰ
処理によって余剰なＣｕメッキ膜を除去するための工程
図であり、（ａ）はＣＭＰ処理前の工程を示し、（ｂ）
はＣＭＰ処理後の工程の一例を示し、（ｃ）はＣＭＰ処
理後の工程の他の例を示している。つまり、ＣＭＰ処理
によって余剰のＣｕメッキ膜８を除去する場合、図２２
（ａ）に示すように、配線溝３が狭い部分の上部におい
て研磨前のＣｕメッキ膜８の膜厚が厚いと、同図（ｂ）
に示すように、Ｃｕメッキ膜８の膜厚の厚かった部分は
ＣＭＰ処理を行ってもＣｕ研磨残８ａが発生することが
ある。また、図２２（ａ）の幅広配線溝３ａの上部のよ
うに、Ｃｕメッキ膜８の膜厚が薄い部分は、ＣＭＰ処理
によるオーバーポリシュの時間が長くなるために、同図
（ｃ）に示すように、幅広配線溝３ａの部分が過度に削
り取られるディッシング（dishing）現象が発生するこ
とがある。このようなディッシング現象が生じると配線
抵抗が高くなってしまうなど、信頼性に不具合が生じ
る。
【００１２】また、ＤＲＡＭ混載ロジックＬＳＩの製造
工程において、浅い溝による素子分離（ＳＴＩ：Shallo
w Trench Isolation）が形成されている半導体装置のＣ
ＭＰ処理工程の場合も、前述と同様に、パターン依存に
よるチップ内の膜厚段差によって、ＣＭＰ処理後の膜厚
に不具合が生じることがある。そこで、図２３に示すよ
うな処理工程によって、半導体装置のパターン依存を低
減して表面を平坦化する方法が行われている。
工程において、浅い溝による素子分離（ＳＴＩ：Shallo
w Trench Isolation）が形成されている半導体装置のＣ
ＭＰ処理工程の場合も、前述と同様に、パターン依存に
よるチップ内の膜厚段差によって、ＣＭＰ処理後の膜厚
に不具合が生じることがある。そこで、図２３に示すよ
うな処理工程によって、半導体装置のパターン依存を低
減して表面を平坦化する方法が行われている。
【００１３】図２３は、ＤＲＡＭ混載ロジックＬＳＩの
製造において表面処理を行う工程図であり、（ａ）は溝
加工工程、（ｂ）はＳｉＯ2埋込工程、（ｃ）はフォト
リソグラフィーとＲＩＥによる広い凸部分の除去工程、
（ｄ）はレジスト除去工程、（ｅ）はＣＭＰによる平坦
化工程を示している。
製造において表面処理を行う工程図であり、（ａ）は溝
加工工程、（ｂ）はＳｉＯ2埋込工程、（ｃ）はフォト
リソグラフィーとＲＩＥによる広い凸部分の除去工程、
（ｄ）はレジスト除去工程、（ｅ）はＣＭＰによる平坦
化工程を示している。
【００１４】ＤＲＡＭ混載ロジックＬＳＩの表面平坦化
処理を行う場合、先ず、図２３（ａ）の溝加工工程に示
すように、Ｓｉ基板３１の表面にＳｉＮ３３を形成した
後に、エッチングによってＳｉ基板３１に素子分離領域
３６を加工する。そして、同図（ｂ）のＳｉＯ2埋込工
程に示すように、ＨＤＰ（High Density Plasma）の成
膜装置によって表面及び素子分離領域３６の部分にＳｉ
Ｏ2膜３４を成膜する。さらに、同図（ｃ）のフォトリ
ソグラフィーとＲＩＥ（reactive ion etching）による
広い凸部分の除去工程に示すように、Ｓｉ基板３１の凸
部が広い部分の上部のＳｉＯ2膜３４（フィールド領
域）をフォトリソグラフィーとエッチングによって除去
する。
処理を行う場合、先ず、図２３（ａ）の溝加工工程に示
すように、Ｓｉ基板３１の表面にＳｉＮ３３を形成した
後に、エッチングによってＳｉ基板３１に素子分離領域
３６を加工する。そして、同図（ｂ）のＳｉＯ2埋込工
程に示すように、ＨＤＰ（High Density Plasma）の成
膜装置によって表面及び素子分離領域３６の部分にＳｉ
Ｏ2膜３４を成膜する。さらに、同図（ｃ）のフォトリ
ソグラフィーとＲＩＥ（reactive ion etching）による
広い凸部分の除去工程に示すように、Ｓｉ基板３１の凸
部が広い部分の上部のＳｉＯ2膜３４（フィールド領
域）をフォトリソグラフィーとエッチングによって除去
する。
【００１５】そして、同図（ｄ）のレジスト除去工程に
示すように、ＳｉＯ2膜３４の表面のレジスト３５を除
去する。さらに、ＣＭＰ処理によってＳｉＯ2膜３４の
残膜を研磨し、同図（ｅ）のＣＭＰによる平坦化工程に
示すように表面の平坦化を行う。ここで、同図（ｄ）に
示すように、ＣＭＰ処理前に広い凸部分を除去し、Ｓｉ
Ｏ2膜３４の被研磨膜体積のパターン依存を低減する対
策方法が取られている。すなわち、図２３のＤＲＡＭ混
載ロジックＬＳＩのＳＴＩ工程の場合は、ＣＭＰ処理前
にＳｉＯ2膜３４の凸部を除去することによって、表面
平坦化を行い被研磨膜圧のパターン依存を低減すること
ができる。
示すように、ＳｉＯ2膜３４の表面のレジスト３５を除
去する。さらに、ＣＭＰ処理によってＳｉＯ2膜３４の
残膜を研磨し、同図（ｅ）のＣＭＰによる平坦化工程に
示すように表面の平坦化を行う。ここで、同図（ｄ）に
示すように、ＣＭＰ処理前に広い凸部分を除去し、Ｓｉ
Ｏ2膜３４の被研磨膜体積のパターン依存を低減する対
策方法が取られている。すなわち、図２３のＤＲＡＭ混
載ロジックＬＳＩのＳＴＩ工程の場合は、ＣＭＰ処理前
にＳｉＯ2膜３４の凸部を除去することによって、表面
平坦化を行い被研磨膜圧のパターン依存を低減すること
ができる。
【００１６】したがって、前述のＣｕメッキ膜の膜厚が
接続孔や配線溝の密な部分で厚くなる現象に対して、こ
れらの部分のＣｕをＣＭＰ処理前に選択的に除去できれ
ば、金属系のＣＭＰ処理工程でのＣｕ研磨残や過剰研磨
によるディッシング（dishing）といった不良を防止
し、表面平坦化のパターン依存を低減することができ
る。しかしながら、図２３に示すＤＲＡＭ混載ロジック
ＬＳＩのＳＴＩ工程にけるＣＭＰ処理と同じように、フ
ォトリソグラフィーとエッチングによってＣｕメッキ膜
の余剰のＣｕ膜を除去するには、次のような幾つかの問
題がある。
接続孔や配線溝の密な部分で厚くなる現象に対して、こ
れらの部分のＣｕをＣＭＰ処理前に選択的に除去できれ
ば、金属系のＣＭＰ処理工程でのＣｕ研磨残や過剰研磨
によるディッシング（dishing）といった不良を防止
し、表面平坦化のパターン依存を低減することができ
る。しかしながら、図２３に示すＤＲＡＭ混載ロジック
ＬＳＩのＳＴＩ工程にけるＣＭＰ処理と同じように、フ
ォトリソグラフィーとエッチングによってＣｕメッキ膜
の余剰のＣｕ膜を除去するには、次のような幾つかの問
題がある。
【００１７】先ず、一つ目の問題点は、Ｃｕメッキ処理
後のウェーハ（Ｃｕ汚染）をフォトリソグラフィーする
ために専用の露光装置が必要となる。二つ目の問題点
は、Ｃｕは導体であるのでＣｕをＲＩＥすることは困難
である。三つ目の問題点は、Ｃｕの表面にレジストを塗
布した場合、通常の酸素系のアッシングではＣｕ表面が
酸化されてしまうので、レジストの除去は困難である。
以上説明したように、Ｃｕメッキ処理後のチップ表面の
Ｃｕメッキ膜の膜厚分布が、半導体基板のパターンに依
存しないようにすることが求められているが、現在の技
術では、パターン依存性を排除してＣｕメッキ膜の平坦
化を実現できる方法は開発されていない。
後のウェーハ（Ｃｕ汚染）をフォトリソグラフィーする
ために専用の露光装置が必要となる。二つ目の問題点
は、Ｃｕは導体であるのでＣｕをＲＩＥすることは困難
である。三つ目の問題点は、Ｃｕの表面にレジストを塗
布した場合、通常の酸素系のアッシングではＣｕ表面が
酸化されてしまうので、レジストの除去は困難である。
以上説明したように、Ｃｕメッキ処理後のチップ表面の
Ｃｕメッキ膜の膜厚分布が、半導体基板のパターンに依
存しないようにすることが求められているが、現在の技
術では、パターン依存性を排除してＣｕメッキ膜の平坦
化を実現できる方法は開発されていない。
【００１８】本発明は、上述の課題に鑑みてなされたも
ので、その目的とするところは、金属系のＣＭＰ処理工
程によってＣｕメッキ膜の研磨を行っても、半導体基板
のパターン依存によってチップ表面のＣｕメッキ膜に膜
厚段差が生じないような半導体装置の製造方法を提供す
ることにある。特に、電解メッキによるＣｕ成膜方法に
おいて、金属膜を配線溝や接続孔に埋め込んだ後の表面
の平坦度がチップのパターンに依存しないような半導体
装置の製造方法を提供することにある。
ので、その目的とするところは、金属系のＣＭＰ処理工
程によってＣｕメッキ膜の研磨を行っても、半導体基板
のパターン依存によってチップ表面のＣｕメッキ膜に膜
厚段差が生じないような半導体装置の製造方法を提供す
ることにある。特に、電解メッキによるＣｕ成膜方法に
おいて、金属膜を配線溝や接続孔に埋め込んだ後の表面
の平坦度がチップのパターンに依存しないような半導体
装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明における半導体装置の製造方法は、電解メッ
キ法により半導体基板の表面に金属メッキ膜を成膜し、
半導体基板に加工された配線溝に、金属メッキ膜による
金属配線を形成させる半導体装置の製造方法において、
半導体基板の表面に成膜された金属メッキ膜の凸部を選
択的に除去した後、ＣＭＰ処理によって金属メッキ膜の
表面残膜を研磨して平坦化を行うことにより、半導体基
板に形成されたパターン形状の依存性を排除して、金属
メッキ膜による金属配線を配線溝に形成させることを特
徴とする。
め、本発明における半導体装置の製造方法は、電解メッ
キ法により半導体基板の表面に金属メッキ膜を成膜し、
半導体基板に加工された配線溝に、金属メッキ膜による
金属配線を形成させる半導体装置の製造方法において、
半導体基板の表面に成膜された金属メッキ膜の凸部を選
択的に除去した後、ＣＭＰ処理によって金属メッキ膜の
表面残膜を研磨して平坦化を行うことにより、半導体基
板に形成されたパターン形状の依存性を排除して、金属
メッキ膜による金属配線を配線溝に形成させることを特
徴とする。
【００２０】また、本発明における半導体装置の製造方
法は、電解メッキ法により半導体基板の表面に金属メッ
キ膜を成膜し、半導体基板に加工された配線溝に金属メ
ッキ膜による金属配線を形成させる半導体装置の製造方
法において、半導体基板の表面に成膜された金属メッキ
膜の表面に薄膜をマスキングする工程と、金属メッキ膜
の凸部を覆う薄膜をＣＭＰ処理によって選択的に研磨す
る工程と、薄膜が研磨された部分に露出する金属メッキ
膜を薬液によってウェットエッチングする工程と、半導
体基板の表面部分に残る金属メッキ膜と薄膜をＣＭＰ処
理によって除去する工程とを経て、配線溝に金属メッキ
膜による金属配線を形成させることを特徴とする。
法は、電解メッキ法により半導体基板の表面に金属メッ
キ膜を成膜し、半導体基板に加工された配線溝に金属メ
ッキ膜による金属配線を形成させる半導体装置の製造方
法において、半導体基板の表面に成膜された金属メッキ
膜の表面に薄膜をマスキングする工程と、金属メッキ膜
の凸部を覆う薄膜をＣＭＰ処理によって選択的に研磨す
る工程と、薄膜が研磨された部分に露出する金属メッキ
膜を薬液によってウェットエッチングする工程と、半導
体基板の表面部分に残る金属メッキ膜と薄膜をＣＭＰ処
理によって除去する工程とを経て、配線溝に金属メッキ
膜による金属配線を形成させることを特徴とする。
【００２１】また、本発明における半導体装置の製造方
法は、薄膜は金属膜であることを特徴とする。
法は、薄膜は金属膜であることを特徴とする。
【００２２】また、本発明における半導体装置の製造方
法においては、金属膜は、タンタル膜、窒化タンタル
膜、窒化チタン膜、タングステン膜、窒化タングステン
膜の何れかであることを特徴とする。
法においては、金属膜は、タンタル膜、窒化タンタル
膜、窒化チタン膜、タングステン膜、窒化タングステン
膜の何れかであることを特徴とする。
【００２３】また、本発明における半導体装置の製造方
法においては、金属膜は、マグネトロンスパッタ法、プ
ラズマＣＶＤ法、電解メッキ法、無電解メッキ法の何れ
かによって成膜されることを特徴とする。
法においては、金属膜は、マグネトロンスパッタ法、プ
ラズマＣＶＤ法、電解メッキ法、無電解メッキ法の何れ
かによって成膜されることを特徴とする。
【００２４】また、本発明における半導体装置の製造方
法においては、金属膜は、無電解メッキ法によって成膜
されたコバルトを含む膜であることを特徴とする。
法においては、金属膜は、無電解メッキ法によって成膜
されたコバルトを含む膜であることを特徴とする。
【００２５】また、本発明における半導体装置の製造方
法においては、金属メッキ膜をウェットエッチングする
薬液は、硫酸、硝酸、塩酸の何れかを含む水溶液である
ことを特徴とする。
法においては、金属メッキ膜をウェットエッチングする
薬液は、硫酸、硝酸、塩酸の何れかを含む水溶液である
ことを特徴とする。
【００２６】また、本発明における半導体装置の製造方
法においては、薄膜は絶縁膜であることを特徴とする。
法においては、薄膜は絶縁膜であることを特徴とする。
【００２７】また、本発明における半導体装置の製造方
法においては、絶縁膜は、酸素を含まない絶縁膜である
ことを特徴とする。
法においては、絶縁膜は、酸素を含まない絶縁膜である
ことを特徴とする。
【００２８】また、本発明における半導体装置の製造方
法においては、絶縁膜は、窒化シリコンまたは窒化炭素
の何れかであることを特徴とする。
法においては、絶縁膜は、窒化シリコンまたは窒化炭素
の何れかであることを特徴とする。
【００２９】また、本発明における半導体装置の製造方
法においては、絶縁膜は、プラズマＣＶＤ法によって成
膜されることを特徴とする。
法においては、絶縁膜は、プラズマＣＶＤ法によって成
膜されることを特徴とする。
【００３０】また、本発明における半導体装置の製造方
法は、電解メッキ法により半導体基板の表面に金属メッ
キ膜を成膜し、半導体基板に加工された配線溝に金属メ
ッキ膜による金属配線を形成させる半導体装置の製造方
法において、半導体基板の表面に成膜された金属メッキ
膜の表面に銅微粒子独立分散液を塗布して、表面が平坦
化された銅犠牲膜を形成する工程と、ＣＭＰ処理により
銅犠牲膜と金属メッキ膜とを研磨し、半導体基板の表面
を平坦化する工程とを経て、配線溝に金属メッキ膜によ
る金属配線を形成させることを特徴とする。
法は、電解メッキ法により半導体基板の表面に金属メッ
キ膜を成膜し、半導体基板に加工された配線溝に金属メ
ッキ膜による金属配線を形成させる半導体装置の製造方
法において、半導体基板の表面に成膜された金属メッキ
膜の表面に銅微粒子独立分散液を塗布して、表面が平坦
化された銅犠牲膜を形成する工程と、ＣＭＰ処理により
銅犠牲膜と金属メッキ膜とを研磨し、半導体基板の表面
を平坦化する工程とを経て、配線溝に金属メッキ膜によ
る金属配線を形成させることを特徴とする。
【００３１】また、本発明における半導体装置の製造方
法は、電解メッキ法により半導体基板の表面に金属メッ
キ膜を成膜し、半導体基板に加工された配線溝に金属メ
ッキ膜による金属配線を形成させる半導体装置の製造方
法において、半導体基板の表面に成膜された金属メッキ
膜の表面に樹脂材料を塗布して、表面が平坦化された樹
脂犠牲膜を形成する工程と、ＣＭＰ処理により樹脂犠牲
膜と金属メッキ膜とを研磨し、半導体基板の表面を平坦
化する工程とを経て、配線溝に金属メッキ膜による金属
配線を形成させることを特徴とする。
法は、電解メッキ法により半導体基板の表面に金属メッ
キ膜を成膜し、半導体基板に加工された配線溝に金属メ
ッキ膜による金属配線を形成させる半導体装置の製造方
法において、半導体基板の表面に成膜された金属メッキ
膜の表面に樹脂材料を塗布して、表面が平坦化された樹
脂犠牲膜を形成する工程と、ＣＭＰ処理により樹脂犠牲
膜と金属メッキ膜とを研磨し、半導体基板の表面を平坦
化する工程とを経て、配線溝に金属メッキ膜による金属
配線を形成させることを特徴とする。
【００３２】また、本発明における半導体装置の製造方
法においては、樹脂材料は、ポリアミド、ポリイミド、
ポリアセタール、ポリブチレンテレフタレート、ポリエ
チレンテレフタレート、シンジオタクチック・ポリスチ
レン、ポリアミドイミド、ポリイミドの何れかであるこ
とを特徴とする。
法においては、樹脂材料は、ポリアミド、ポリイミド、
ポリアセタール、ポリブチレンテレフタレート、ポリエ
チレンテレフタレート、シンジオタクチック・ポリスチ
レン、ポリアミドイミド、ポリイミドの何れかであるこ
とを特徴とする。
【００３３】また、本発明における半導体装置の製造方
法においては、金属メッキ膜は銅メッキ膜であることを
特徴とする。
法においては、金属メッキ膜は銅メッキ膜であることを
特徴とする。
【００３４】
【発明の実施の形態】以下図面を用いて本発明における
半導体装置の製造方法の幾つかの実施の形態を説明す
る。つまり、本発明における半導体装置の製造方法で
は、Ｃｕメッキによって配線溝や接続孔の埋め込みを行
うときに、Ｃｕメッキ膜の膜厚が半導体基板のパターン
密度に依存しないようにするために、予め、Ｃｕメッキ
膜の表面にマスクとなる金属または絶縁膜を成膜してお
く。そして、ＣＭＰ処理によってこれらの金属または絶
縁膜の凸部のみを選択的に研磨除去し、引き続いて、凸
部のＣｕメッキ膜を薬液で除去する。これによって、被
研磨膜Ｃｕの体積のパターン依存を低減して半導体表面
の高平坦化を行うことができる。
半導体装置の製造方法の幾つかの実施の形態を説明す
る。つまり、本発明における半導体装置の製造方法で
は、Ｃｕメッキによって配線溝や接続孔の埋め込みを行
うときに、Ｃｕメッキ膜の膜厚が半導体基板のパターン
密度に依存しないようにするために、予め、Ｃｕメッキ
膜の表面にマスクとなる金属または絶縁膜を成膜してお
く。そして、ＣＭＰ処理によってこれらの金属または絶
縁膜の凸部のみを選択的に研磨除去し、引き続いて、凸
部のＣｕメッキ膜を薬液で除去する。これによって、被
研磨膜Ｃｕの体積のパターン依存を低減して半導体表面
の高平坦化を行うことができる。
【００３５】図１は、本発明を説明するための、金属配
線を施した半導体装置の概略断面図である。図１におい
て、Ｓｉ基板１上に層間絶縁膜２を形成し、さらに、エ
ッチングなどによって所定パターンの配線溝３を形成し
た後、ＴａＮ（タンタルナイトライド）膜のバリアメタ
ル４およびＣｕのシードＰＶＤ膜５を順次成膜する。そ
して、シードＰＶＤ膜５の部分を図１９に示すＣｕ電解
メッキ装置のメッキ溶液２５に浸漬してメッキ処理を行
うと、層間絶縁膜２の表面部分及び配線溝３の内部にＣ
ｕメッキ膜が形成される。
線を施した半導体装置の概略断面図である。図１におい
て、Ｓｉ基板１上に層間絶縁膜２を形成し、さらに、エ
ッチングなどによって所定パターンの配線溝３を形成し
た後、ＴａＮ（タンタルナイトライド）膜のバリアメタ
ル４およびＣｕのシードＰＶＤ膜５を順次成膜する。そ
して、シードＰＶＤ膜５の部分を図１９に示すＣｕ電解
メッキ装置のメッキ溶液２５に浸漬してメッキ処理を行
うと、層間絶縁膜２の表面部分及び配線溝３の内部にＣ
ｕメッキ膜が形成される。
【００３６】このとき、層間絶縁膜２に形成された配線
溝３のパターン密度（例えば、配線溝３のピッチ間隔な
ど）の相違によって、表面に成膜されるＣｕメッキ膜の
膜厚に凹凸段差が生じる。そこで、Ｃｕメッキ膜の凸部
を選択的にエッチングまたは研磨してから、ＣＭＰ処理
によって、表面のＣｕメッキ膜の残膜と配線溝３以外の
部分のバリアメタル４およびシードＰＶＤ膜（Ｃｕ膜）
５を順次除去する。これによって、表面が平坦化される
と共に、配線溝３の内部はＣｕメッキ膜による良好な金
属配線６が形成される。次に、層間絶縁膜２上に層間絶
縁膜２’を形成し、この層間絶縁膜２’に金属配線６の
表面の一部が露出するように、ＲＩＥによって接続孔７
を形成して半導体装置を製造する。
溝３のパターン密度（例えば、配線溝３のピッチ間隔な
ど）の相違によって、表面に成膜されるＣｕメッキ膜の
膜厚に凹凸段差が生じる。そこで、Ｃｕメッキ膜の凸部
を選択的にエッチングまたは研磨してから、ＣＭＰ処理
によって、表面のＣｕメッキ膜の残膜と配線溝３以外の
部分のバリアメタル４およびシードＰＶＤ膜（Ｃｕ膜）
５を順次除去する。これによって、表面が平坦化される
と共に、配線溝３の内部はＣｕメッキ膜による良好な金
属配線６が形成される。次に、層間絶縁膜２上に層間絶
縁膜２’を形成し、この層間絶縁膜２’に金属配線６の
表面の一部が露出するように、ＲＩＥによって接続孔７
を形成して半導体装置を製造する。
【００３７】次に、図１に示す半導体装置について、本
発明における製造工程の実施の形態の幾つかを説明す
る。ただし、図１に示す上部の層間絶縁膜２’は、本発
明の製造工程の説明を容易にするために工程図面から省
略し、その工程の説明も省略する。
発明における製造工程の実施の形態の幾つかを説明す
る。ただし、図１に示す上部の層間絶縁膜２’は、本発
明の製造工程の説明を容易にするために工程図面から省
略し、その工程の説明も省略する。
【００３８】第１の実施の形態
先ず、本発明の第１の実施の形態におけるＣｕメッキ膜
の成膜及び研磨工程について、図２から図８を用いて説
明する。図２は本発明の第１の実施の形態における配線
溝加工の工程図であり、図３は下地膜生成の工程図であ
り、図４は電解メッキ処理の工程図であり、図５はＣｕ
メッキ膜のマスキング工程図である。また、図６はマス
ク部分のＣＭＰ処理工程図であり、図７はＣｕメッキ膜
のエッチング工程図であり、図８は表面膜をＣＭＰ処理
した後に金属配線が形成された半導体基板の最終工程図
である。
の成膜及び研磨工程について、図２から図８を用いて説
明する。図２は本発明の第１の実施の形態における配線
溝加工の工程図であり、図３は下地膜生成の工程図であ
り、図４は電解メッキ処理の工程図であり、図５はＣｕ
メッキ膜のマスキング工程図である。また、図６はマス
ク部分のＣＭＰ処理工程図であり、図７はＣｕメッキ膜
のエッチング工程図であり、図８は表面膜をＣＭＰ処理
した後に金属配線が形成された半導体基板の最終工程図
である。
【００３９】先ず、図２の配線溝加工の工程図に示すよ
うに、通常のＬＳＩプロセスにより、Ｓｉ基板上に素子
形成などを行った後に層間絶縁膜２を成膜し、通常のフ
ォトリソグラフィー及びＲＩＥにより配線溝３を形成す
る。ここでは、配線溝３の幅を０．２μｍ、深さを０．
５μｍとした。
うに、通常のＬＳＩプロセスにより、Ｓｉ基板上に素子
形成などを行った後に層間絶縁膜２を成膜し、通常のフ
ォトリソグラフィー及びＲＩＥにより配線溝３を形成す
る。ここでは、配線溝３の幅を０．２μｍ、深さを０．
５μｍとした。
【００４０】次に、図３の下地膜生成の工程図に示すよ
うに、高真空中におけるマグネトロンスパッタ法により
下地膜となるバリアメタル４を全表面に成膜する。バリ
アメタル４をＴａ（タンタル）とする場合の成膜条件
は、ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ（ア
ルゴン）１００ｓｃｃｍ（Standard ｃｍ3）、ガス圧
力：０．４Ｐａ、基板温度：１５０℃、Ｔａ膜厚：３０
ｎｍである。なお、バリアメタル４としては、Ｔａの代
わりにＴａＮを使用してもよい。ＴａＮの成膜条件は、
ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ３０ｓｃ
ｃｍ及びＮ2（窒素）８０ｓｃｃｍ、ガス圧力：０．４
Ｐａ、基板温度：１５０℃、膜厚：３０ｎｍとする。
うに、高真空中におけるマグネトロンスパッタ法により
下地膜となるバリアメタル４を全表面に成膜する。バリ
アメタル４をＴａ（タンタル）とする場合の成膜条件
は、ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ（ア
ルゴン）１００ｓｃｃｍ（Standard ｃｍ3）、ガス圧
力：０．４Ｐａ、基板温度：１５０℃、Ｔａ膜厚：３０
ｎｍである。なお、バリアメタル４としては、Ｔａの代
わりにＴａＮを使用してもよい。ＴａＮの成膜条件は、
ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ３０ｓｃ
ｃｍ及びＮ2（窒素）８０ｓｃｃｍ、ガス圧力：０．４
Ｐａ、基板温度：１５０℃、膜厚：３０ｎｍとする。
【００４１】引き続き、高真空中にて、マグネトロンス
パッタ法によって連続的にＣｕ膜によるシードＰＶＤ層
５を成膜する。このシードＰＶＤ層５のＣｕ膜はメッキ
処理時に密着層として作用するものである。ここでは、
密着層用のＣｕ膜の膜厚を５０ｎｍ成膜した。また、シ
ードＰＶＤ層５におけるＣｕ膜の成膜条件は、ＤＣ電源
パワー：５ｋＷ、プロセスガス：Ａｒ１００ｓｃｃｍ、
ガス圧力：０．４Ｐａ、基板温度：２０℃、膜厚：５０
ｎｍである。なお、Ｃｕ膜は硫酸銅でエッチングされる
のでやや厚めにしてある。
パッタ法によって連続的にＣｕ膜によるシードＰＶＤ層
５を成膜する。このシードＰＶＤ層５のＣｕ膜はメッキ
処理時に密着層として作用するものである。ここでは、
密着層用のＣｕ膜の膜厚を５０ｎｍ成膜した。また、シ
ードＰＶＤ層５におけるＣｕ膜の成膜条件は、ＤＣ電源
パワー：５ｋＷ、プロセスガス：Ａｒ１００ｓｃｃｍ、
ガス圧力：０．４Ｐａ、基板温度：２０℃、膜厚：５０
ｎｍである。なお、Ｃｕ膜は硫酸銅でエッチングされる
のでやや厚めにしてある。
【００４２】次に、図４の電解メッキ処理の工程図に示
すように、電解メッキ処理によってＣｕ膜によるシード
ＰＶＤ層５の表面にＣｕメッキ膜８を成膜する。このと
き、配線溝３が狭い部分の上部はＣｕメッキ膜８の膜厚
が厚く、幅広配線溝３ａの上部はメッキ膜のカバレッジ
の影響で膜圧が厚くなる。また、電解メッキの条件は、
メッキ溶液として、ＣｕＳＯ4：６７ｇ／リッタとＨ2Ｓ
Ｏ4：１７０ｇ／リッタとＨＣｌ：７０ｐｐｍ、添加
剤：硫酸銅、溶液温度：２０℃、メッキ電流：９Ａ（た
だし、２００ｍｍφウェーハの場合）、Ｃｕメッキ膜の
膜厚：１０００ｎｍである。
すように、電解メッキ処理によってＣｕ膜によるシード
ＰＶＤ層５の表面にＣｕメッキ膜８を成膜する。このと
き、配線溝３が狭い部分の上部はＣｕメッキ膜８の膜厚
が厚く、幅広配線溝３ａの上部はメッキ膜のカバレッジ
の影響で膜圧が厚くなる。また、電解メッキの条件は、
メッキ溶液として、ＣｕＳＯ4：６７ｇ／リッタとＨ2Ｓ
Ｏ4：１７０ｇ／リッタとＨＣｌ：７０ｐｐｍ、添加
剤：硫酸銅、溶液温度：２０℃、メッキ電流：９Ａ（た
だし、２００ｍｍφウェーハの場合）、Ｃｕメッキ膜の
膜厚：１０００ｎｍである。
【００４３】つまり、図４の電解メッキ処理工程におい
て、微細な配線溝３にボイドやシームの生じない状態で
完全にＣｕメッキを埋め込みできるように、硫酸銅の添
加剤をメッキ液に加えているため、メッキ処理後のＣｕ
メッキ膜８の膜厚は配線溝３の密集した部分で厚くな
り、配線溝３のない部分や幅広配線溝３ａの部分では薄
くなっている。ここでは、配線溝３の密な部分において
Ｃｕメッキ膜８の膜厚が１２００ｎｍ、配線溝３のない
部分で８００ｎｍとなっている。
て、微細な配線溝３にボイドやシームの生じない状態で
完全にＣｕメッキを埋め込みできるように、硫酸銅の添
加剤をメッキ液に加えているため、メッキ処理後のＣｕ
メッキ膜８の膜厚は配線溝３の密集した部分で厚くな
り、配線溝３のない部分や幅広配線溝３ａの部分では薄
くなっている。ここでは、配線溝３の密な部分において
Ｃｕメッキ膜８の膜厚が１２００ｎｍ、配線溝３のない
部分で８００ｎｍとなっている。
【００４４】次に、図５のＣｕメッキ膜のマスキング工
程図に示すように、Ｃｕメッキ膜８の成膜後に、通常の
マグネトロンスパッタ法によって、Ｃｕメッキ膜８の表
面にマスク９を成膜する。マスク９をＴａ膜とする場合
は膜厚２０ｎｍの成膜を行う。また、マスク９をＴａと
した場合の膜成膜条件は、ＤＣ電源パワー：５ｋＷ、プ
ロセスガス：Ａｒ１００ｓｃｃｍ、ガス圧力：０．４Ｐ
ａ、基板温度：１５０℃、膜厚：２０ｎｍである。
程図に示すように、Ｃｕメッキ膜８の成膜後に、通常の
マグネトロンスパッタ法によって、Ｃｕメッキ膜８の表
面にマスク９を成膜する。マスク９をＴａ膜とする場合
は膜厚２０ｎｍの成膜を行う。また、マスク９をＴａと
した場合の膜成膜条件は、ＤＣ電源パワー：５ｋＷ、プ
ロセスガス：Ａｒ１００ｓｃｃｍ、ガス圧力：０．４Ｐ
ａ、基板温度：１５０℃、膜厚：２０ｎｍである。
【００４５】なお、上記の例ではマスク９のバリアメタ
ルとしてＴａを使用したが、ＴａＮ、ＴｉＮ（チタンナ
イトライド）、Ｗ（タングステン）、ＷＮ（タングステ
ンナイトライド）などを使用してもよい。ＴａＮの成膜
条件は、ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ
３０ｓｃｃｍ及びＮ2８０ｓｃｃｍ、ガス圧力：０．４
Ｐａ、基板温度：１５０℃、膜厚：２０ｎｍである。
ルとしてＴａを使用したが、ＴａＮ、ＴｉＮ（チタンナ
イトライド）、Ｗ（タングステン）、ＷＮ（タングステ
ンナイトライド）などを使用してもよい。ＴａＮの成膜
条件は、ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ
３０ｓｃｃｍ及びＮ2８０ｓｃｃｍ、ガス圧力：０．４
Ｐａ、基板温度：１５０℃、膜厚：２０ｎｍである。
【００４６】また、ＴｉＮの成膜条件は、ＤＣ電源パワ
ー：５ｋＷ、プロセスガス：Ａｒ３０ｓｃｃｍ及びＮ2
８０ｓｃｃｍ、ガス圧力：０．４Ｐａ、基板温度：１５
０℃、膜厚：２０ｎｍである。さらに、Ｗの成膜条件
は、ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ１０
０ｓｃｃｍ、ガス圧力：０．４Ｐａ、基板温度：１５０
℃、膜厚：２０ｎｍである。また、ＷＮの成膜条件は、
ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ３０ｓｃ
ｃｍ及びＮ2８０ｓｃｃｍ、ガス圧力：０．４Ｐａ、基
板温度：１５０℃、膜厚：２０ｎｍである。なお、上記
の成膜条件の場合は、金属膜をマグネトロンスパッタ法
によって成膜したが、ＣＶＤ法など他の方法で成膜して
もよい。
ー：５ｋＷ、プロセスガス：Ａｒ３０ｓｃｃｍ及びＮ2
８０ｓｃｃｍ、ガス圧力：０．４Ｐａ、基板温度：１５
０℃、膜厚：２０ｎｍである。さらに、Ｗの成膜条件
は、ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ１０
０ｓｃｃｍ、ガス圧力：０．４Ｐａ、基板温度：１５０
℃、膜厚：２０ｎｍである。また、ＷＮの成膜条件は、
ＤＣ電源パワー：５ｋＷ、プロセスガス：Ａｒ３０ｓｃ
ｃｍ及びＮ2８０ｓｃｃｍ、ガス圧力：０．４Ｐａ、基
板温度：１５０℃、膜厚：２０ｎｍである。なお、上記
の成膜条件の場合は、金属膜をマグネトロンスパッタ法
によって成膜したが、ＣＶＤ法など他の方法で成膜して
もよい。
【００４７】次に、図６のマスク部分をＣＭＰ処理する
工程図において、硬質なパッドを使用したＣＭＰ法によ
り、表面のＴａまたはＴａＮなどのマスク９を研磨して
除去する。ＴａのＣＭＰ処理条件は、研磨圧力：１４０
ｇ／ｃｍ２、回転数：定盤が６０ｒｐｍ、研磨ヘッドが
６０ｒｐｍ、研磨パッド：発泡ポリウレタン樹脂（例え
ば、ロデール社製の製品名ＩＣ１０００など）、スラリ
ー溶液：Ｈ2Ｏ2添加（つまり、シリカ含有スラリー）、
スラリー流量：２００ｃｃ／ｍｉｎ、温度：２５〜３０
℃である。
工程図において、硬質なパッドを使用したＣＭＰ法によ
り、表面のＴａまたはＴａＮなどのマスク９を研磨して
除去する。ＴａのＣＭＰ処理条件は、研磨圧力：１４０
ｇ／ｃｍ２、回転数：定盤が６０ｒｐｍ、研磨ヘッドが
６０ｒｐｍ、研磨パッド：発泡ポリウレタン樹脂（例え
ば、ロデール社製の製品名ＩＣ１０００など）、スラリ
ー溶液：Ｈ2Ｏ2添加（つまり、シリカ含有スラリー）、
スラリー流量：２００ｃｃ／ｍｉｎ、温度：２５〜３０
℃である。
【００４８】つまり、ＣＭＰ処理に硬質のパッドを使用
しているため、配線溝３の部分へのパッド接触圧力が高
く、Ｃｕメッキ膜８の膜厚の厚い部分（凸部分）のＴａ
Ｎ膜のマスク９が選択的に除去される。したがって、Ｃ
ｕメッキ膜８の膜厚の厚い凸部分の表面に成膜されたＴ
ａ膜が除去される。これによって、膜厚の厚い凸部分で
Ｃｕメッキ膜８が露出される。
しているため、配線溝３の部分へのパッド接触圧力が高
く、Ｃｕメッキ膜８の膜厚の厚い部分（凸部分）のＴａ
Ｎ膜のマスク９が選択的に除去される。したがって、Ｃ
ｕメッキ膜８の膜厚の厚い凸部分の表面に成膜されたＴ
ａ膜が除去される。これによって、膜厚の厚い凸部分で
Ｃｕメッキ膜８が露出される。
【００４９】次に、図７のＣｕメッキ膜のエッチング工
程図に示すように、Ｃｕメッキ膜８が表面に露出した部
分のＣｕをウェットエッチングによって除去する。ここ
で、Ｃｕのウェットエッチングの条件は、薬液及び濃
度：Ｈ2ＳＯ4 、１０％、薬液温度：２０℃である。こ
の例では希硫酸を用いたが、希硝酸水溶液または希塩酸
溶液を用いても同様の効果が得られる。
程図に示すように、Ｃｕメッキ膜８が表面に露出した部
分のＣｕをウェットエッチングによって除去する。ここ
で、Ｃｕのウェットエッチングの条件は、薬液及び濃
度：Ｈ2ＳＯ4 、１０％、薬液温度：２０℃である。こ
の例では希硫酸を用いたが、希硝酸水溶液または希塩酸
溶液を用いても同様の効果が得られる。
【００５０】さらに、図７のエッチング工程に続いて、
表面にあるマスク９のＴａバリアメタルと余剰なＣｕメ
ッキ膜８をＣＭＰ処理によって除去する。このとき、Ｃ
ｕのＣＭＰ処理条件は、研磨圧力：２１０ｇ／ｃｍ2、
回転数：定盤が３０ｒｐｍ、研磨ヘッドが３０ｒｐｍ、
研磨パッド：発泡ポリウレタン樹脂（例えば、ロデール
社製の製品名ＩＣ１４００）、スラリー溶液：Ｈ2Ｏ2添
加（つまり、シリカ含有スラリー）、スラリー流量：２
００ｃｃ／ｍｉｎ、温度：２５〜３０℃である。
表面にあるマスク９のＴａバリアメタルと余剰なＣｕメ
ッキ膜８をＣＭＰ処理によって除去する。このとき、Ｃ
ｕのＣＭＰ処理条件は、研磨圧力：２１０ｇ／ｃｍ2、
回転数：定盤が３０ｒｐｍ、研磨ヘッドが３０ｒｐｍ、
研磨パッド：発泡ポリウレタン樹脂（例えば、ロデール
社製の製品名ＩＣ１４００）、スラリー溶液：Ｈ2Ｏ2添
加（つまり、シリカ含有スラリー）、スラリー流量：２
００ｃｃ／ｍｉｎ、温度：２５〜３０℃である。
【００５１】また、図７におけるマスク９のＴａを研磨
するＣＭＰ処理条件は、研磨圧力：１４０ｇ／ｃｍ2、
回転数：定盤が３０ｒｐｍ、研磨ヘッドが３０ｒｐｍ、
研磨パッド：発泡ポリウレタン樹脂（例えば、ロデール
社製の製品名ＩＣ１４００）、スラリー溶液：Ｈ2Ｏ2添
加（つまり、シリカ含有スラリー）、スラリー流量：２
００ｃｃ／ｍｉｎ、温度：２５〜３０℃である。
するＣＭＰ処理条件は、研磨圧力：１４０ｇ／ｃｍ2、
回転数：定盤が３０ｒｐｍ、研磨ヘッドが３０ｒｐｍ、
研磨パッド：発泡ポリウレタン樹脂（例えば、ロデール
社製の製品名ＩＣ１４００）、スラリー溶液：Ｈ2Ｏ2添
加（つまり、シリカ含有スラリー）、スラリー流量：２
００ｃｃ／ｍｉｎ、温度：２５〜３０℃である。
【００５２】このようにしてＣＭＰ処理を行うと、基板
のパターン条件によるＣｕメッキ膜８の膜厚の差を減ら
すことができるため、図８のＣＭＰ処理後の最終工程図
に示すように、ウェーハ表面のＣｕメッキ膜８とマスク
９のバリアメタル膜を完全に除去して表面を高平坦化す
ることができる。つまり、間隔が密な配線溝３の入り口
部分も、幅広配線溝３ａの入り口部分も、Ｃｕメッキ膜
８の残膜は完全になくなって表面が高平坦化され、配線
溝３や幅広配線溝３ａの内部に均一な金属配線６が形成
されている。
のパターン条件によるＣｕメッキ膜８の膜厚の差を減ら
すことができるため、図８のＣＭＰ処理後の最終工程図
に示すように、ウェーハ表面のＣｕメッキ膜８とマスク
９のバリアメタル膜を完全に除去して表面を高平坦化す
ることができる。つまり、間隔が密な配線溝３の入り口
部分も、幅広配線溝３ａの入り口部分も、Ｃｕメッキ膜
８の残膜は完全になくなって表面が高平坦化され、配線
溝３や幅広配線溝３ａの内部に均一な金属配線６が形成
されている。
【００５３】なお、第１の実施の形態の変形として、Ｃ
ｕメッキ膜８の表面にＴａ膜などのマスク９を形成しな
いで、自己平坦化を行うことのできるスピンコート塗布
系Ｃｕ犠牲膜を形成することもできる。図９は、第１の
実施の形態の変形として、Ｃｕメッキ膜の表面にＣｕ犠
牲膜を形成した工程図である。つまり、この実施の形態
では、第１の実施の形態における図２の配線溝加工の工
程と、図３の下地膜生成の工程と、図４の電解メッキ処
理の工程は全く同じであって、図５のＣｕメッキ膜マス
キングの工程の代わりに、図９のＣｕ犠牲膜形成の工程
に置き換わったものである。したがって、この実施の形
態では、第１の実施の形態における図６のマスク部分の
処理の工程と、図７のＣｕメッキ膜のエッチングの工程
は不要となって、図９のＣｕ犠牲膜形成の工程から、Ｃ
ＭＰ処理することによって、直ちに、図８の表面膜をＣ
ＭＰ処理した後の最終工程に移ることができる。
ｕメッキ膜８の表面にＴａ膜などのマスク９を形成しな
いで、自己平坦化を行うことのできるスピンコート塗布
系Ｃｕ犠牲膜を形成することもできる。図９は、第１の
実施の形態の変形として、Ｃｕメッキ膜の表面にＣｕ犠
牲膜を形成した工程図である。つまり、この実施の形態
では、第１の実施の形態における図２の配線溝加工の工
程と、図３の下地膜生成の工程と、図４の電解メッキ処
理の工程は全く同じであって、図５のＣｕメッキ膜マス
キングの工程の代わりに、図９のＣｕ犠牲膜形成の工程
に置き換わったものである。したがって、この実施の形
態では、第１の実施の形態における図６のマスク部分の
処理の工程と、図７のＣｕメッキ膜のエッチングの工程
は不要となって、図９のＣｕ犠牲膜形成の工程から、Ｃ
ＭＰ処理することによって、直ちに、図８の表面膜をＣ
ＭＰ処理した後の最終工程に移ることができる。
【００５４】つまり、第１の実施の形態の変形は、図
２、図３、図４の工程を経てＣｕメッキ膜８を形成した
後、図９に示すように、Ｃｕメッキ膜８の表面にＣｕ犠
牲膜１０を形成する。このときのＣｕ犠牲膜１０の膜厚
はスピンコート塗布膜であるため、チップ内のＣｕメッ
キ膜８の膜厚が薄い所は厚くなり、厚い所は薄くなる。
これによって、図９に示すように、Ｃｕ犠牲膜１０の表
面は平坦化されている。また、Ｃｕ犠牲膜１０の膜厚は
Ｃｕメッキ膜８の膜厚以上の値、例えば１μｍ程度とす
る。
２、図３、図４の工程を経てＣｕメッキ膜８を形成した
後、図９に示すように、Ｃｕメッキ膜８の表面にＣｕ犠
牲膜１０を形成する。このときのＣｕ犠牲膜１０の膜厚
はスピンコート塗布膜であるため、チップ内のＣｕメッ
キ膜８の膜厚が薄い所は厚くなり、厚い所は薄くなる。
これによって、図９に示すように、Ｃｕ犠牲膜１０の表
面は平坦化されている。また、Ｃｕ犠牲膜１０の膜厚は
Ｃｕメッキ膜８の膜厚以上の値、例えば１μｍ程度とす
る。
【００５５】なお、Ｃｕ犠牲膜１０を形成する方法や塗
布する方法は、Ｃｕ超微粒子独立分散液を塗布形成する
方法によって行われる。つまり、Ｃｕ超微粒子独立分散
液は、α−テルピネオール溶液中に平均粒子径０.００
８μｍのＣｕ微粒子を２０ｗｔ％含有させて作成する。
そして、このＣｕ超微粒子独立分散液をＣｕメッキ膜８
の表面に平坦にコーティングし、１０2Ｔorr以下の真空
中において２５０℃で２分間加熱して有機溶媒を蒸発さ
せる。さらに、３００℃の真空雰囲気中で酸素ガスの存
在下で６０分間焼成し、その後、４００℃に上げて酸素
を除去して不活性ガス中で３０分間焼成する。これによ
って、Ｃｕメッキ膜８の表面に均一にＣｕ犠牲膜１０が
成膜される。
布する方法は、Ｃｕ超微粒子独立分散液を塗布形成する
方法によって行われる。つまり、Ｃｕ超微粒子独立分散
液は、α−テルピネオール溶液中に平均粒子径０.００
８μｍのＣｕ微粒子を２０ｗｔ％含有させて作成する。
そして、このＣｕ超微粒子独立分散液をＣｕメッキ膜８
の表面に平坦にコーティングし、１０2Ｔorr以下の真空
中において２５０℃で２分間加熱して有機溶媒を蒸発さ
せる。さらに、３００℃の真空雰囲気中で酸素ガスの存
在下で６０分間焼成し、その後、４００℃に上げて酸素
を除去して不活性ガス中で３０分間焼成する。これによ
って、Ｃｕメッキ膜８の表面に均一にＣｕ犠牲膜１０が
成膜される。
【００５６】このようにして、図９に示すように、Ｃｕ
犠牲膜１０によってＣｕメッキ膜８の表面段差が殆どな
くなるため、表面研磨のパターン依存成を低減すること
ができる。したがって、ＣＭＰ処理を行うことによっ
て、図８のＣＭＰ処理後の最終工程図に示すように、基
板のパターンに依存することなく、研磨残りやディッシ
ングを生じさせないで平坦な研磨加工を行うことができ
る。
犠牲膜１０によってＣｕメッキ膜８の表面段差が殆どな
くなるため、表面研磨のパターン依存成を低減すること
ができる。したがって、ＣＭＰ処理を行うことによっ
て、図８のＣＭＰ処理後の最終工程図に示すように、基
板のパターンに依存することなく、研磨残りやディッシ
ングを生じさせないで平坦な研磨加工を行うことができ
る。
【００５７】なお、図９に示すＣｕ犠牲膜１０やＣｕメ
ッキ膜８をＣＭＰ処理する前に、硬質パッドによってＣ
ｕのＣＭＰ処理工程を追加してもよい。このような硬質
パッドによるＣＭＰ処理工程を追加することによって、
さらに、表面の高平坦化を実現することができる。この
場合の硬質パッドによるＣｕのＣＭＰ処理の条件は、研
磨圧力：１４０ｇ／ｃｍ2、回転数：定盤が３０ｒｐ
ｍ、研磨ヘッドが３０ｒｐｍ、研磨パッド：発泡ポリウ
レタン樹脂（例えば、ロデール社製の製品名ＩＣ１００
０）、スラリー溶液：Ｈ2Ｏ2添加（つまり、シリカ含有
スラリー）、スラリー流量：２００ｃｃ／ｍｉｎ、温
度：２５〜３０℃である。
ッキ膜８をＣＭＰ処理する前に、硬質パッドによってＣ
ｕのＣＭＰ処理工程を追加してもよい。このような硬質
パッドによるＣＭＰ処理工程を追加することによって、
さらに、表面の高平坦化を実現することができる。この
場合の硬質パッドによるＣｕのＣＭＰ処理の条件は、研
磨圧力：１４０ｇ／ｃｍ2、回転数：定盤が３０ｒｐ
ｍ、研磨ヘッドが３０ｒｐｍ、研磨パッド：発泡ポリウ
レタン樹脂（例えば、ロデール社製の製品名ＩＣ１００
０）、スラリー溶液：Ｈ2Ｏ2添加（つまり、シリカ含有
スラリー）、スラリー流量：２００ｃｃ／ｍｉｎ、温
度：２５〜３０℃である。
【００５８】なお、第１の実施の形態及びその変形で
は、金属配線の材料としてＣｕを用いた例を述べたが、
これ以外にＡｕ、Ａｇ、Ａｌなどの合金を金属配線の材
料として用いても、上述と同様に表面を平坦化すること
ができる。また、薬液で金属配線の金属材料を除去する
必要があるため、使用する金属配線の金属材料ごとにエ
ッチングする薬液を変えることはいうまでもない。
は、金属配線の材料としてＣｕを用いた例を述べたが、
これ以外にＡｕ、Ａｇ、Ａｌなどの合金を金属配線の材
料として用いても、上述と同様に表面を平坦化すること
ができる。また、薬液で金属配線の金属材料を除去する
必要があるため、使用する金属配線の金属材料ごとにエ
ッチングする薬液を変えることはいうまでもない。
【００５９】第２の実施の形態
次に、本発明の第２の実施の形態におけるＣｕメッキ膜
の研磨工程について、図１０から図１４を用いて説明す
る。前述の第１の実施の形態ではＣｕメッキ膜の上に、
Ｔａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属膜をマスク
として成膜したが、第２の実施の形態のように絶縁膜を
成膜しても同様の効果が得られる。図１０は本発明の第
２の実施の形態の電解メッキ処理の工程図であり、図１
１はＣｕメッキ膜のマスキング工程図である。また、図
１２はマスク部分のＣＭＰ処理工程図であり、図１３は
Ｃｕメッキ膜のエッチング工程図であり、図１４は表面
膜をＣＭＰ処理した後に金属配線が形成された半導体基
板の最終工程図である。
の研磨工程について、図１０から図１４を用いて説明す
る。前述の第１の実施の形態ではＣｕメッキ膜の上に、
Ｔａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属膜をマスク
として成膜したが、第２の実施の形態のように絶縁膜を
成膜しても同様の効果が得られる。図１０は本発明の第
２の実施の形態の電解メッキ処理の工程図であり、図１
１はＣｕメッキ膜のマスキング工程図である。また、図
１２はマスク部分のＣＭＰ処理工程図であり、図１３は
Ｃｕメッキ膜のエッチング工程図であり、図１４は表面
膜をＣＭＰ処理した後に金属配線が形成された半導体基
板の最終工程図である。
【００６０】第１の実施の形態と同様に、図１０の電解
メッキ処理の工程図に示すように、メッキ処理によって
配線溝３や表面部分にＣｕメッキ膜８を形成する。さら
に、図１１のＣｕメッキ膜のマスキング工程図に示すよ
うに、Ｃｕメッキ膜８の上にプラズマＣＶＤ法によって
ＳｉＮ（窒化シリコン）の絶縁マスク１１を成膜する。
このときのＳｉＮの成膜条件は、プロセスガス：ＳｉＨ
4７５ｓｃｃｍとＮＨ3５０ｓｃｃｍとＮ2３リッタ、ガ
ス圧力：１０６４Ｐａ、基板温度：３５０℃、ＲＦ（Re
sonant Frequency）パワー：５００Ｗ／１３.５６ＭＨ
ｚ、膜厚：２０ｎｍである。なお、この実施の形態では
絶縁マスク１１としてＳｉＮを成膜したが、これ以外に
酸素を含まない絶縁膜（例えば、窒化炭素の絶縁膜な
ど）を利用してもよい。
メッキ処理の工程図に示すように、メッキ処理によって
配線溝３や表面部分にＣｕメッキ膜８を形成する。さら
に、図１１のＣｕメッキ膜のマスキング工程図に示すよ
うに、Ｃｕメッキ膜８の上にプラズマＣＶＤ法によって
ＳｉＮ（窒化シリコン）の絶縁マスク１１を成膜する。
このときのＳｉＮの成膜条件は、プロセスガス：ＳｉＨ
4７５ｓｃｃｍとＮＨ3５０ｓｃｃｍとＮ2３リッタ、ガ
ス圧力：１０６４Ｐａ、基板温度：３５０℃、ＲＦ（Re
sonant Frequency）パワー：５００Ｗ／１３.５６ＭＨ
ｚ、膜厚：２０ｎｍである。なお、この実施の形態では
絶縁マスク１１としてＳｉＮを成膜したが、これ以外に
酸素を含まない絶縁膜（例えば、窒化炭素の絶縁膜な
ど）を利用してもよい。
【００６１】次に、第１の実施の形態と同様に、図１２
のマスク部分のＣＭＰ処理工程図に示すように、ＣＭＰ
処理によってＣｕメッキ膜８の表面に形成された絶縁マ
スク１１のＳｉＮを選択的に除去する。つまり、Ｃｕメ
ッキ膜８が凸状になった部分の表面に形成された絶縁マ
スク１１のＳｉＮを選択的に除去する。これによって、
膜厚の厚い凸部分でＣｕメッキ膜８が露出される。
のマスク部分のＣＭＰ処理工程図に示すように、ＣＭＰ
処理によってＣｕメッキ膜８の表面に形成された絶縁マ
スク１１のＳｉＮを選択的に除去する。つまり、Ｃｕメ
ッキ膜８が凸状になった部分の表面に形成された絶縁マ
スク１１のＳｉＮを選択的に除去する。これによって、
膜厚の厚い凸部分でＣｕメッキ膜８が露出される。
【００６２】ＳｉＮのＣＭＰ処理条件は、研磨圧力：４
０ｇ／ｃｍ2、回転数：定盤が３０ｒｐｍ及び研磨ヘッ
ドが３０ｒｐｍ、研磨パッド：発泡ポリウレタン樹脂
（例えば、ロデール社製の製品名ＩＣ１０００）、スラ
リー溶液：ＫＯＨベースのシリカ含有スラリー、スラリ
ー流量：２００ｃｃ／ｍｉｎ、温度：２５〜３０℃であ
る。
０ｇ／ｃｍ2、回転数：定盤が３０ｒｐｍ及び研磨ヘッ
ドが３０ｒｐｍ、研磨パッド：発泡ポリウレタン樹脂
（例えば、ロデール社製の製品名ＩＣ１０００）、スラ
リー溶液：ＫＯＨベースのシリカ含有スラリー、スラリ
ー流量：２００ｃｃ／ｍｉｎ、温度：２５〜３０℃であ
る。
【００６３】さらに、絶縁マスク１１のＳｉＮを選択的
に除去した後は、第１の実施の形態と同様に、図１３の
Ｃｕメッキ膜のエッチング工程図に示すように、凸部分
のＣｕメッキ膜８をウェットエッチングで除去した後
に、表面にある絶縁マスク１１のＳｉＮ膜と余剰なＣｕ
メッキ膜８をＣＭＰ処理によって除去する。これによっ
て、図１４のＣＭＰ処理後の最終工程図に示すように、
ウェーハ表面のＣｕメッキ膜８と絶縁マスク１１のＳｉ
Ｎ膜を完全に除去して表面を平坦化することができる。
つまり、基板のパターンに依存することなく、間隔が密
な配線溝３の入り口部分も、幅広配線溝３ａの入り口部
分も、Ｃｕメッキ膜８の残膜は完全に除去されて表面が
平坦になり、配線溝３や幅広配線溝３ａの内部には均一
な金属配線６が形成される。
に除去した後は、第１の実施の形態と同様に、図１３の
Ｃｕメッキ膜のエッチング工程図に示すように、凸部分
のＣｕメッキ膜８をウェットエッチングで除去した後
に、表面にある絶縁マスク１１のＳｉＮ膜と余剰なＣｕ
メッキ膜８をＣＭＰ処理によって除去する。これによっ
て、図１４のＣＭＰ処理後の最終工程図に示すように、
ウェーハ表面のＣｕメッキ膜８と絶縁マスク１１のＳｉ
Ｎ膜を完全に除去して表面を平坦化することができる。
つまり、基板のパターンに依存することなく、間隔が密
な配線溝３の入り口部分も、幅広配線溝３ａの入り口部
分も、Ｃｕメッキ膜８の残膜は完全に除去されて表面が
平坦になり、配線溝３や幅広配線溝３ａの内部には均一
な金属配線６が形成される。
【００６４】なお、第２の実施の形態の変形として、Ｃ
ｕメッキ膜８の表面にＳｉＮ膜などの絶縁マスク１１を
形成しないで、研磨加工が容易なポリアミドやポリイミ
ドなどの樹脂をスピンコートすることによって犠牲膜を
形成することもできる。図１５は、第２の実施の形態の
変形として、Ｃｕメッキ膜の表面にポリアミド犠牲膜を
形成した工程図である。つまり、この実施の形態では、
第２の実施の形態における図１１のＣｕメッキ膜マスキ
ングの工程の代わりに、図１５のポリアミド犠牲膜形成
の工程に置き換わったものである。したがって、この実
施の形態では、第２の実施の形態における図１２のマス
ク部分の処理の工程と、図１３のＣｕメッキ膜のエッチ
ングの工程は不要となって、図１５のポリアミド犠牲膜
形成の工程から、ＣＭＰ処理を行うことにより、直ち
に、図１４の表面膜をＣＭＰ処理した後の最終工程に移
ることができる。
ｕメッキ膜８の表面にＳｉＮ膜などの絶縁マスク１１を
形成しないで、研磨加工が容易なポリアミドやポリイミ
ドなどの樹脂をスピンコートすることによって犠牲膜を
形成することもできる。図１５は、第２の実施の形態の
変形として、Ｃｕメッキ膜の表面にポリアミド犠牲膜を
形成した工程図である。つまり、この実施の形態では、
第２の実施の形態における図１１のＣｕメッキ膜マスキ
ングの工程の代わりに、図１５のポリアミド犠牲膜形成
の工程に置き換わったものである。したがって、この実
施の形態では、第２の実施の形態における図１２のマス
ク部分の処理の工程と、図１３のＣｕメッキ膜のエッチ
ングの工程は不要となって、図１５のポリアミド犠牲膜
形成の工程から、ＣＭＰ処理を行うことにより、直ち
に、図１４の表面膜をＣＭＰ処理した後の最終工程に移
ることができる。
【００６５】つまり、第２の実施の形態の変形では、図
１５のポリアミド犠牲膜を形成した工程図に示すよう
に、Ｃｕメッキ膜８の表面にポリアミド犠牲膜１２を通
常の方法によって塗布して表面を平坦にする。ポリアミ
ド犠牲膜１２の膜厚は厚いところで１μｍ程度である。
このようにポリアミド犠牲膜１２をＣｕメッキ膜８の表
面に塗布することによって、図１５に示すように、Ｃｕ
メッキ膜８の表面段差がポリアミド犠牲膜１２によって
低減される。そのため、ＣＭＰ処理を行うことにより、
図１４のＣＭＰ処理後の最終工程図に示すように、基板
のパターンに依存することなく、研磨残りやディッシン
グを生じさせないで平坦な研磨加工を行うことができ
る。
１５のポリアミド犠牲膜を形成した工程図に示すよう
に、Ｃｕメッキ膜８の表面にポリアミド犠牲膜１２を通
常の方法によって塗布して表面を平坦にする。ポリアミ
ド犠牲膜１２の膜厚は厚いところで１μｍ程度である。
このようにポリアミド犠牲膜１２をＣｕメッキ膜８の表
面に塗布することによって、図１５に示すように、Ｃｕ
メッキ膜８の表面段差がポリアミド犠牲膜１２によって
低減される。そのため、ＣＭＰ処理を行うことにより、
図１４のＣＭＰ処理後の最終工程図に示すように、基板
のパターンに依存することなく、研磨残りやディッシン
グを生じさせないで平坦な研磨加工を行うことができ
る。
【００６６】なお、樹脂による犠牲膜としては、ポリア
ミドやポリイミド以外に、ポリアセタール、ポリブチレ
ンテレフタレート、ポリエチレンテレフタレート、シン
ジオタクチック・ポリスチレン、ポリアミドイミドなど
の樹脂材料を使用してもよい。
ミドやポリイミド以外に、ポリアセタール、ポリブチレ
ンテレフタレート、ポリエチレンテレフタレート、シン
ジオタクチック・ポリスチレン、ポリアミドイミドなど
の樹脂材料を使用してもよい。
【００６７】第３の実施の形態
前述の第１の実施の形態では、図５に示すように、Ｃｕ
メッキ膜８の表面に、Ｔａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ
などの金属膜のマスク９をマグネトロンスパッタ法やＣ
ＶＤ法で成膜したが、メッキ法によって金属膜を成膜し
ても同じ効果が得られる。つまり、第１の実施の形態の
図３に示すように、メッキ処理によって配線溝３や表面
にＣｕメッキ膜８を形成した後、図１６の無電解メッキ
法によるマスキング工程図に示すように、無電解メッキ
法によってＣｕメッキ膜８上にＣｏ（コバルト）膜１３
を成膜する。
メッキ膜８の表面に、Ｔａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ
などの金属膜のマスク９をマグネトロンスパッタ法やＣ
ＶＤ法で成膜したが、メッキ法によって金属膜を成膜し
ても同じ効果が得られる。つまり、第１の実施の形態の
図３に示すように、メッキ処理によって配線溝３や表面
にＣｕメッキ膜８を形成した後、図１６の無電解メッキ
法によるマスキング工程図に示すように、無電解メッキ
法によってＣｕメッキ膜８上にＣｏ（コバルト）膜１３
を成膜する。
【００６８】無電解メッキによるＣｏ膜１３の成膜条件
は、タングステン酸アンモニウム：１０×１０3ｇ／
ｍ3、塩化コバルト：３０×１０3ｇ／ｍ3、次亜りん酸
アンモニウム：２０×１０3ｇ／ｍ3、シュウ酸アンモニ
ウム：８０×１０3ｇ／ｍ3、添加剤：界面活性剤、溶液
温度：９０℃、ｐＨ値：８.５〜１０.５、膜厚：２０ｎ
ｍである。なお、ここではＣｏ膜を成膜したが、この他
の金属膜を無電解メッキまたは電解メッキ法で成膜して
も良い。
は、タングステン酸アンモニウム：１０×１０3ｇ／
ｍ3、塩化コバルト：３０×１０3ｇ／ｍ3、次亜りん酸
アンモニウム：２０×１０3ｇ／ｍ3、シュウ酸アンモニ
ウム：８０×１０3ｇ／ｍ3、添加剤：界面活性剤、溶液
温度：９０℃、ｐＨ値：８.５〜１０.５、膜厚：２０ｎ
ｍである。なお、ここではＣｏ膜を成膜したが、この他
の金属膜を無電解メッキまたは電解メッキ法で成膜して
も良い。
【００６９】次に、図１７のＣｏ膜の処理工程図に示す
ように、第１の実施の形態と同様に、ＣＭＰ法により表
面のＣｏ膜１３を選択的に除去する。このときのＣｏ膜
１３のＣＭＰ処理条件は、研磨圧力：１４０ｇ／ｃ
ｍ2、回転数：定盤が３０ｒｐｍ、研磨ヘッドが３０ｒ
ｐｍ、研磨パッド：発泡ポリウレタン樹脂（例えば、ロ
デール社製の製品名ＩＣ１４００）、スラリー溶液：Ｈ
2Ｏ2添加（つまり、シリカ含有スラリー）、スラリー流
量：２００ｃｃ／ｍｉｎ、温度２５〜３０℃である。こ
の後は、図１８のＣｕメッキ膜のエッチング工程図に示
すように、第１の実施の形態と同様なプロセスで、凸部
分のＣｕメッキ膜８をウェットエッチングで除去した後
に、ＣＭＰ処理によってＣｕメッキ膜８やＣｏ膜１３を
除去して、配線溝３や幅広配線溝３ａに金属配線６を形
成する。これによって、第１の実施の形態の図８におけ
るＣＭＰ処理後の最終工程図に示すように、ウェーハ表
面のＣｕメッキ膜８とＣｏ膜１３の膜を完全に除去して
表面を平坦化することができる。つまり、間隔が密な配
線溝３の入り口部分も幅広配線溝３ａの入り口部分もＣ
ｕメッキ膜８の残膜は完全に除去されて表面が平坦にな
り、配線溝３や幅広配線溝３ａの内部に均一な金属配線
６が形成される。
ように、第１の実施の形態と同様に、ＣＭＰ法により表
面のＣｏ膜１３を選択的に除去する。このときのＣｏ膜
１３のＣＭＰ処理条件は、研磨圧力：１４０ｇ／ｃ
ｍ2、回転数：定盤が３０ｒｐｍ、研磨ヘッドが３０ｒ
ｐｍ、研磨パッド：発泡ポリウレタン樹脂（例えば、ロ
デール社製の製品名ＩＣ１４００）、スラリー溶液：Ｈ
2Ｏ2添加（つまり、シリカ含有スラリー）、スラリー流
量：２００ｃｃ／ｍｉｎ、温度２５〜３０℃である。こ
の後は、図１８のＣｕメッキ膜のエッチング工程図に示
すように、第１の実施の形態と同様なプロセスで、凸部
分のＣｕメッキ膜８をウェットエッチングで除去した後
に、ＣＭＰ処理によってＣｕメッキ膜８やＣｏ膜１３を
除去して、配線溝３や幅広配線溝３ａに金属配線６を形
成する。これによって、第１の実施の形態の図８におけ
るＣＭＰ処理後の最終工程図に示すように、ウェーハ表
面のＣｕメッキ膜８とＣｏ膜１３の膜を完全に除去して
表面を平坦化することができる。つまり、間隔が密な配
線溝３の入り口部分も幅広配線溝３ａの入り口部分もＣ
ｕメッキ膜８の残膜は完全に除去されて表面が平坦にな
り、配線溝３や幅広配線溝３ａの内部に均一な金属配線
６が形成される。
【００７０】以上述べた実施の形態は本発明を説明する
ための一例であり、本発明は、上記の実施の形態に限定
されるものではなく、発明の要旨の範囲で種々の変形が
可能である。上記の実施の形態では、銅メッキを施して
配線溝の内部に銅薄膜の金属配線を形成した場合につい
て説明したが、これ以外の金属メッキを施して配線溝の
内部に金属膜配線を形成しても、上記の実施の形態と同
様に、基板のパターン依存性を排除して、配線溝に最適
な金属膜配線を形成できることはいうまでもない。
ための一例であり、本発明は、上記の実施の形態に限定
されるものではなく、発明の要旨の範囲で種々の変形が
可能である。上記の実施の形態では、銅メッキを施して
配線溝の内部に銅薄膜の金属配線を形成した場合につい
て説明したが、これ以外の金属メッキを施して配線溝の
内部に金属膜配線を形成しても、上記の実施の形態と同
様に、基板のパターン依存性を排除して、配線溝に最適
な金属膜配線を形成できることはいうまでもない。
【００７１】
【発明の効果】以上説明したように、本発明における半
導体装置の製造方法によれば、Ｃｕメッキ膜の表面にマ
スクとなる金属膜または絶縁膜を成膜し、Ｃｕメッキ膜
の凸部に相当する部分の金属膜または絶縁膜をＣＭＰ処
理によって研磨して、Ｃｕメッキ膜の表面を選択的に露
出させる。さらに、露出されたＣｕメッキ膜の部分を希
硫酸などの薬液によってウェットエッチングする。これ
によって、Ｃｕメッキ膜の被研磨膜の体積が表面全域に
亘ってほぼ均等になり、基板内のパターン密度の違いに
よるＣｕメッキ膜の凹凸段差が緩和される。このように
して、表面におけるＣｕメッキ膜の凹凸段差が緩和され
た状態で、表面に残った部分のＣｕメッキ膜とマスクと
なる金属膜または絶縁膜をＣＭＰによって研磨すれば、
半導体装置の表面を平坦に研磨することができ、配線溝
に成膜されたＣｕメッキ膜の金属配線を最適状態に形成
することができる。
導体装置の製造方法によれば、Ｃｕメッキ膜の表面にマ
スクとなる金属膜または絶縁膜を成膜し、Ｃｕメッキ膜
の凸部に相当する部分の金属膜または絶縁膜をＣＭＰ処
理によって研磨して、Ｃｕメッキ膜の表面を選択的に露
出させる。さらに、露出されたＣｕメッキ膜の部分を希
硫酸などの薬液によってウェットエッチングする。これ
によって、Ｃｕメッキ膜の被研磨膜の体積が表面全域に
亘ってほぼ均等になり、基板内のパターン密度の違いに
よるＣｕメッキ膜の凹凸段差が緩和される。このように
して、表面におけるＣｕメッキ膜の凹凸段差が緩和され
た状態で、表面に残った部分のＣｕメッキ膜とマスクと
なる金属膜または絶縁膜をＣＭＰによって研磨すれば、
半導体装置の表面を平坦に研磨することができ、配線溝
に成膜されたＣｕメッキ膜の金属配線を最適状態に形成
することができる。
【００７２】つまり、本発明における半導体装置の製造
方法によれば、半導体基板に形成されたパターン密度の
相違によって生じるＣｕメッキ膜の膜厚段差を、選択的
なエッチング処理によって解消することにより、Ｃｕメ
ッキにより配線溝や接続孔の埋め込みを行う際に、パタ
ーンの依存性を排除して表面のＣｕメッキ膜を平坦化す
ることにより、配線溝に成膜されたＣｕメッキ膜のばら
つきを低減し、信頼性の高い金属配線を形成することが
できる。すなわち、半導体基板におけるＣｕメッキ膜の
膜厚のばらつきを低減することにより、半導体基板の配
線溝へ埋め込み配線を形成するときのＣＭＰ工程におけ
るプロセスマージンを広くすることができ、もって、生
産性の向上に大いに寄与することができる。
方法によれば、半導体基板に形成されたパターン密度の
相違によって生じるＣｕメッキ膜の膜厚段差を、選択的
なエッチング処理によって解消することにより、Ｃｕメ
ッキにより配線溝や接続孔の埋め込みを行う際に、パタ
ーンの依存性を排除して表面のＣｕメッキ膜を平坦化す
ることにより、配線溝に成膜されたＣｕメッキ膜のばら
つきを低減し、信頼性の高い金属配線を形成することが
できる。すなわち、半導体基板におけるＣｕメッキ膜の
膜厚のばらつきを低減することにより、半導体基板の配
線溝へ埋め込み配線を形成するときのＣＭＰ工程におけ
るプロセスマージンを広くすることができ、もって、生
産性の向上に大いに寄与することができる。
【図１】 本発明を説明するための、金属配線を施した
半導体装置の概略断面図である。
半導体装置の概略断面図である。
【図２】 本発明の第１の実施の形態における配線溝加
工の工程図である。
工の工程図である。
【図３】 本発明の第１の実施の形態における下地膜生
成の工程図である。
成の工程図である。
【図４】 本発明の第１の実施の形態における電解メッ
キ処理の工程図である。
キ処理の工程図である。
【図５】 本発明の第１の実施の形態におけるＣｕメッ
キ膜のマスキング工程図である。
キ膜のマスキング工程図である。
【図６】 本発明の第１の実施の形態におけるマスク部
分のＣＭＰ処理工程図である。
分のＣＭＰ処理工程図である。
【図７】 本発明の第１の実施の形態におけるＣｕメッ
キ膜のエッチング工程図である。
キ膜のエッチング工程図である。
【図８】 本発明の第１の実施の形態における、表面膜
をＣＭＰ処理した後に金属配線が形成された半導体基板
の最終工程図である。
をＣＭＰ処理した後に金属配線が形成された半導体基板
の最終工程図である。
【図９】 第１の実施の形態の変形として、Ｃｕメッキ
膜の表面にＣｕ犠牲膜を形成した工程図である。
膜の表面にＣｕ犠牲膜を形成した工程図である。
【図１０】 本発明の第２の実施の形態における電解メ
ッキ処理の工程図である。
ッキ処理の工程図である。
【図１１】 本発明の第２の実施の形態におけるＣｕメ
ッキ膜のマスキング工程図である。
ッキ膜のマスキング工程図である。
【図１２】 本発明の第２の実施の形態におけるマスク
部分のＣＭＰ処理工程図である。
部分のＣＭＰ処理工程図である。
【図１３】 本発明の第２の実施の形態におけるＣｕメ
ッキ膜のエッチング工程図である。
ッキ膜のエッチング工程図である。
【図１４】 本発明の第２の実施の形態における、表面
膜をＣＭＰ処理した後に金属配線が形成された半導体基
板の最終工程図である。
膜をＣＭＰ処理した後に金属配線が形成された半導体基
板の最終工程図である。
【図１５】 第２の実施の形態の変形として、Ｃｕメッ
キ膜の表面にポリアミド犠牲膜を形成した工程図であ
る。
キ膜の表面にポリアミド犠牲膜を形成した工程図であ
る。
【図１６】 本発明の第３の実施の形態における無電解
メッキ法によるマスキングの工程図である。
メッキ法によるマスキングの工程図である。
【図１７】 本発明の第３の実施の形態におけるＣｏ膜
の処理工程図である。
の処理工程図である。
【図１８】 本発明の第３の実施の形態におけるＣｕメ
ッキ膜のエッチング工程図である。
ッキ膜のエッチング工程図である。
【図１９】 Ｃｕ電解メッキ装置の原理図である。
【図２０】 シリコン基板に形成された配線溝にメッキ
を行う場合の概念図であり、（ａ）は配線溝へのメッキ
埋め込み前の状態、（ｂ）は配線溝にメッキを成膜中の
状態を示す。
を行う場合の概念図であり、（ａ）は配線溝へのメッキ
埋め込み前の状態、（ｂ）は配線溝にメッキを成膜中の
状態を示す。
【図２１】 配線溝の入り口部分でＣｕメッキ膜が厚く
堆積した状態を示す概念図である。
堆積した状態を示す概念図である。
【図２２】 ＣＭＰ処理によって余剰なＣｕメッキ膜を
除去するための工程図であり、（ａ）はＣＭＰ処理前の
工程を示し、（ｂ）はＣＭＰ処理後の工程の一例を示
し、（ｃ）はＣＭＰ処理後の工程の他の例を示す。
除去するための工程図であり、（ａ）はＣＭＰ処理前の
工程を示し、（ｂ）はＣＭＰ処理後の工程の一例を示
し、（ｃ）はＣＭＰ処理後の工程の他の例を示す。
【図２３】 ＤＲＡＭ混載ロジックＬＳＩの製造におい
て表面処理を行う工程図であり、（ａ）は溝加工工程、
（ｂ）はＳｉＯ2埋込工程、（ｃ）はフォトリソグラフ
ィーとＲＩＥによる広い凸部分の除去工程、（ｄ）はレ
ジスト除去工程、（ｅ）はＣＭＰによる平坦化工程を示
す。
て表面処理を行う工程図であり、（ａ）は溝加工工程、
（ｂ）はＳｉＯ2埋込工程、（ｃ）はフォトリソグラフ
ィーとＲＩＥによる広い凸部分の除去工程、（ｄ）はレ
ジスト除去工程、（ｅ）はＣＭＰによる平坦化工程を示
す。
１…Ｓｉ基板、２、２’…層間絶縁膜、３…配線溝、３
ａ…幅広配線溝、４…バリアメタル、５…シードＰＶＤ
層、６…金属配線、７…接続孔、８…Ｃｕメッキ膜、８
ａ…Ｃｕ研磨残、９…マスク、１０…Ｃｕ犠牲膜、１１
…絶縁マスク、１２…ポリアミド犠牲膜、１３…Ｃｏ
膜、２１…アノード（陽極）、２２…陰極用電極、２３
…直流電源、２４…ウェーハ、２４ａ…表面、２４ｂ…
裏面、２５…メッキ溶液、３０…ボイド、３１…Ｓｉ基
板、３３…ＳｉＮ、３４…ＳｉＯ2膜、３５…レジス
ト、３６…素子分離領域
ａ…幅広配線溝、４…バリアメタル、５…シードＰＶＤ
層、６…金属配線、７…接続孔、８…Ｃｕメッキ膜、８
ａ…Ｃｕ研磨残、９…マスク、１０…Ｃｕ犠牲膜、１１
…絶縁マスク、１２…ポリアミド犠牲膜、１３…Ｃｏ
膜、２１…アノード（陽極）、２２…陰極用電極、２３
…直流電源、２４…ウェーハ、２４ａ…表面、２４ｂ…
裏面、２５…メッキ溶液、３０…ボイド、３１…Ｓｉ基
板、３３…ＳｉＮ、３４…ＳｉＯ2膜、３５…レジス
ト、３６…素子分離領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｃ２３Ｆ 1/02 Ｃ２５Ｄ 7/12
Ｃ２５Ｄ 7/12 Ｈ０１Ｌ 21/288 Ｅ
Ｈ０１Ｌ 21/288 21/304 ６２２Ｘ
21/304 ６２２ 21/88 Ｋ
Ｆターム(参考） 4K022 AA02 AA42 BA06 DA01 EA03
EA04
4K024 AA09 AB01 BA01 BB12 CA01
CA04 CA06 DB10 GA16
4K057 WA04 WB04 WB17 WE01 WE02
WE03 WN01
4M104 AA01 BB02 BB04 BB08 BB09
BB17 BB18 BB30 BB32 BB33
DD06 DD37 DD51 DD52 DD53
DD64 DD75 EE05 EE14 EE17
EE18 FF18 HH12
5F033 HH08 HH11 HH13 HH14 HH15
HH19 HH21 HH32 HH33 HH34
MM01 MM12 MM13 PP15 PP26
PP27 PP28 QQ08 QQ09 QQ13
QQ19 QQ27 QQ28 QQ37 QQ48
RR01 RR06 RR22 RR25 XX01
Claims (15)
- 【請求項１】 電解メッキ法により半導体基板の表面に
金属メッキ膜を成膜し、前記半導体基板に加工された配
線溝に、前記金属メッキ膜による金属配線を形成させる
半導体装置の製造方法において、 前記半導体基板の表面に成膜された金属メッキ膜の凸部
を選択的に除去した後、ＣＭＰ処理によって前記金属メ
ッキ膜の表面残膜を研磨して平坦化を行うことにより、
該半導体基板に形成されたパターン形状の依存性を排除
して、前記金属メッキ膜による金属配線を前記配線溝に
形成させることを特徴とする半導体装置の製造方法。 - 【請求項２】 電解メッキ法により半導体基板の表面に
金属メッキ膜を成膜し、該半導体基板に加工された配線
溝に、前記金属メッキ膜による金属配線を形成させる半
導体装置の製造方法において、 前記半導体基板の表面に成膜された金属メッキ膜の表面
に薄膜をマスキングする工程と、 前記金属メッキ膜の凸部を覆う前記薄膜をＣＭＰ処理に
よって選択的に研磨する工程と、 前記薄膜が研磨された部分に露出する前記金属メッキ膜
を薬液によってウェットエッチングする工程と、 前記半導体基板の表面部分に残る前記金属メッキ膜と前
記薄膜をＣＭＰ処理によって除去する工程とを経て、前
記配線溝に前記金属メッキ膜による金属配線を形成させ
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記薄膜は金属膜であることを特徴とす
る請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記金属膜は、タンタル膜、窒化タンタ
ル膜、窒化チタン膜、タングステン膜、窒化タングステ
ン膜の何れかであることを特徴とする請求項３に記載の
半導体装置の製造方法。 - 【請求項５】 前記金属膜は、マグネトロンスパッタ
法、プラズマＣＶＤ法、電解メッキ法、無電解メッキ法
の何れかによって成膜されることを特徴とする請求項３
または請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記金属膜は、無電解メッキ法によって
成膜されたコバルトを含む膜であることを特徴とする請
求項３に記載の半導体装置の製造方法。 - 【請求項７】 前記金属メッキ膜をウェットエッチング
する薬液は、硫酸、硝酸、塩酸の何れかを含む水溶液で
あることを特徴とする請求項２乃至請求項６の何れかに
記載の半導体装置の製造方法。 - 【請求項８】 前記薄膜は絶縁膜であることを特徴とす
る請求項２に記載の半導体装置の製造方法。 - 【請求項９】 前記絶縁膜は、酸素を含まない絶縁膜で
あることを特徴とする請求項８に記載の半導体装置の製
造方法。 - 【請求項１０】 前記絶縁膜は、窒化シリコンまたは窒
化炭素の何れかであることを特徴とする請求項９に記載
の半導体装置の製造方法。 - 【請求項１１】 前記絶縁膜は、プラズマＣＶＤ法によ
って成膜されることを特徴とする請求項８乃至請求項１
０の何れかに記載の半導体装置の製造方法。 - 【請求項１２】 電解メッキ法により半導体基板の表面
に金属メッキ膜を成膜し、該半導体基板に加工された配
線溝に、前記金属メッキ膜による金属配線を形成させる
半導体装置の製造方法において、 前記半導体基板の表面に成膜された金属メッキ膜の表面
に銅微粒子独立分散液を塗布して、表面が平坦化された
銅犠牲膜を形成する工程と、 ＣＭＰ処理により前記銅犠牲膜と前記金属メッキ膜とを
研磨し、前記半導体基板の表面を平坦化する工程とを経
て、前記配線溝に前記金属メッキ膜による金属配線を形
成させることを特徴とする半導体装置の製造方法。 - 【請求項１３】 電解メッキ法により半導体基板の表面
に金属メッキ膜を成膜し、該半導体基板に加工された配
線溝に、前記金属メッキ膜による金属配線を形成させる
半導体装置の製造方法において、 前記半導体基板の表面に成膜された金属メッキ膜の表面
に樹脂材料を塗布して、表面が平坦化された樹脂犠牲膜
を形成する工程と、 ＣＭＰ処理により前記樹脂犠牲膜と前記金属メッキ膜と
を研磨し、前記半導体基板の表面を平坦化する工程とを
経て、前記配線溝に前記金属メッキ膜による金属配線を
形成させることを特徴とする半導体装置の製造方法。 - 【請求項１４】 前記樹脂材料は、ポリアミド、ポリイ
ミド、ポリアセタール、ポリブチレンテレフタレート、
ポリエチレンテレフタレート、シンジオタクチック・ポ
リスチレン、ポリアミドイミド、ポリイミドの何れかで
あることを特徴とする請求項１３に記載の半導体装置の
製造方法。 - 【請求項１５】 前記金属メッキ膜は銅メッキ膜である
ことを特徴とする請求項１乃至請求項１４の何れかに記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055959A JP2003243399A (ja) | 2001-12-11 | 2002-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001376704 | 2001-12-11 | ||
| JP2001-376704 | 2001-12-11 | ||
| JP2002055959A JP2003243399A (ja) | 2001-12-11 | 2002-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003243399A true JP2003243399A (ja) | 2003-08-29 |
Family
ID=27790677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002055959A Pending JP2003243399A (ja) | 2001-12-11 | 2002-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003243399A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198324A (ja) * | 2007-02-12 | 2008-08-28 | Hutchinson Technol Inc | 埋め込まれたトレースを有する一体化されたリードのフレクシャ |
| JP2009231588A (ja) * | 2008-03-24 | 2009-10-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7922887B2 (en) | 2005-01-27 | 2011-04-12 | Hitachi, Ltd. | Metal structure and method of its production |
| CN109594100A (zh) * | 2018-12-07 | 2019-04-09 | 东华大学 | 一种C3N4负载Cu/Sn合金材料及其制备和应用 |
-
2002
- 2002-03-01 JP JP2002055959A patent/JP2003243399A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7922887B2 (en) | 2005-01-27 | 2011-04-12 | Hitachi, Ltd. | Metal structure and method of its production |
| JP2008198324A (ja) * | 2007-02-12 | 2008-08-28 | Hutchinson Technol Inc | 埋め込まれたトレースを有する一体化されたリードのフレクシャ |
| JP2009231588A (ja) * | 2008-03-24 | 2009-10-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| CN109594100A (zh) * | 2018-12-07 | 2019-04-09 | 东华大学 | 一种C3N4负载Cu/Sn合金材料及其制备和应用 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI326903B (en) | Method of manufacturing semiconductor device | |
| US20030116439A1 (en) | Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices | |
| US6153522A (en) | Semiconductor device manufacturing method | |
| JP3647853B1 (ja) | 半導体装置の配線構造及びその製造方法 | |
| JP4658808B2 (ja) | 配線構造の形成方法 | |
| JP2004513502A (ja) | 金属相互接続の成形方法 | |
| JP3722813B2 (ja) | 埋め込み配線構造の形成方法 | |
| KR100899060B1 (ko) | 평탄화 방법 및 전해 연마의 조합을 이용한 반도체 구조형성 방법 | |
| US20070077755A1 (en) | Method of forming metal wiring in a semiconductor device | |
| JP2003163266A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP3449960B2 (ja) | 半導体装置の製造方法 | |
| JP2023182638A (ja) | 銅配線のためのシード層 | |
| TW202111870A (zh) | 用於混成特徵金屬化之方法與設備 | |
| JP2000332106A (ja) | 半導体装置およびその製造方法 | |
| US6599838B1 (en) | Method for forming metal filled semiconductor features to improve a subsequent metal CMP process | |
| JP2003243399A (ja) | 半導体装置の製造方法 | |
| EP0262719A2 (en) | Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material | |
| US6602787B2 (en) | Method for fabricating semiconductor devices | |
| JP2005026538A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001284355A (ja) | 半導体装置およびその製造方法 | |
| JPH11340226A (ja) | 半導体装置の製造方法 | |
| JP2005005697A (ja) | 半導体装置の製造方法 | |
| JP2001338927A (ja) | 半導体装置の製造方法 | |
| JP2004327715A (ja) | 多層配線構造の製造方法 | |
| JP2003188173A (ja) | 半導体装置の製造方法 |