JP2008085175A - 半導体装置の製造方法、半導体装置、基板処理システム、プログラム及び記憶媒体。 - Google Patents

半導体装置の製造方法、半導体装置、基板処理システム、プログラム及び記憶媒体。 Download PDF

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Abstract

【課題】層間絶縁膜中に第１の配線と、この第１の配線上に積層され、当該第１の配線に電気的に接続される第２の配線と、が埋め込まれた構造を形成するにあたり、層間絶縁膜へのダメージを抑えること。
【解決手段】第１の犠牲膜に第１の配線に対応する第１のパターンを形成した後、第１のパターンに金属を埋め込む。次に第１の犠牲膜上に第２の犠牲膜を形成した後、第２の配線に対応する第２のパターンを形成し、第２のパターンに金属を埋め込む。然る後、第１の犠牲膜及び第２の犠牲膜を除去して、第１の配線及び第２の配線を形成し、さらにそれらをバリア膜で被覆した後、バリア膜を被覆するように層間絶縁膜を形成する。
【選択図】図４

Description

本発明は、層間絶縁膜中に第１の配線及びビア用の第２の配線を積層する半導体装置の製造方法及び半導体装置に関する。
半導体装置内に配線を形成する工程として、層間絶縁膜においてｎ段目の第１の配線を埋め込むための溝部（トレンチとも呼ばれている）と、ｎ段目の第１の配線とｎ−１段目の第１の配線とを接続するビア用の電極となる第２の配線（電極と呼ばれることもある）を埋め込むためのビアホールとを一連の工程で形成した後、これらの凹部に配線金属例えばＣｕ（銅）を埋め込むことにより、第１の配線とビア用の第２の配線とを同時に形成するデュアルダマシン工程が知られている。
図８は、上記デュアルダマシン工程を具体的に示した工程図であり、図中１０１は層間絶縁膜であり、図中１０２は配線金属の拡散防止用バリア膜である。層間絶縁膜１０１にトレンチ１０３を形成後（図８（ａ））、そのトレンチ１０３の底部に、下層の配線に接続されるビアホール１０４を形成し（図８（ｂ））、トレンチ１０３及びビアホール１０４表面に配線金属拡散防止用のバリア膜１０５を形成した後、トレンチ１０３及びビアホール１０４に配線金属１０６を埋め込み（図８（ｃ））、ＣＭＰ（Chemical Mechanical Polishing）により余分な金属を除去することで前記第１の配線１０７及び第２の配線１０８を形成する（図８（ｄ））。
近年、半導体装置の微細化に伴い、層間絶縁膜の持つ寄生容量は配線のパフォーマンスを向上させる上で重要な因子となってきている。そこで層間絶縁膜自体の低誘電率化が進められており、現在は低誘電率層間絶縁膜の材料として、主にＳｉＯ2に炭素等からなる分子が添加されている例えばＳｉＣＯなどのＣＤＯ（Carbon Doped Oxide）やある種の有機物が使われている。例えばＣＤＯの誘電率は、一般に３．０程度である。またこれらの材料からなる低誘電率層間絶縁膜を多数の気孔(Pore)が導入された多孔質体として構成することにより、更に低い誘電率を実現している場合がある。
ところでデュアルダマシン工程を行う際に、溝及びビアホールを形成するために前記層間絶縁膜に対して例えばプラズマを利用して直接エッチング加工を行う場合や、また前記溝やビアホールを形成するための犠牲膜として層間絶縁膜上に形成されたレジスト膜を除去するためにＯ2プラズマを用いてアッシング行う場合がある。また層間絶縁膜が有機物により構成される場合は、プラズマを利用したスパッタなどにより層間絶縁膜上にＳｉＯ2（酸化シリコン）、ＳｉＮ（窒化シリコン）、ＳｉＣ（炭化シリコン）などからなるハードマスクを形成して層間絶縁膜の加工を行うことがある。また第１及び第２の配線を構成する金属が層間絶縁膜に拡散することを防ぐため、溝部及びビアホール内の表面には金属のバリア層（バリアメタル）が形成される。そしてｎ段目の層間絶縁膜に溝部及びビアホールを形成した後、この層間絶縁膜にバリア層を形成する前に、前記ビアホールの底部に露出しているｎ−１段目の第１の配線の表面を、プラズマを利用して清浄化（プリクリーン）する場合がある。
しかし上記の各処理時にプラズマに層間絶縁膜が曝されると、当該層間絶縁膜はダメージを受け、例えば下記の化１の反応式で示されるように、誘電率を下げるために膜を構成する材料に導入されていたメチル基などの炭素を含む基が除去され、そしてその炭素を含む基の代わりに処理雰囲気中に存在するＯ2分子から生じた水酸基が、前記炭素を含む基の代わりに導入される。例えばＯ2プラズマを用いて既述の処理が行われる場合にはそのプラズマを構成するＯ2分子から水酸基が生じて導入されることになる。
Figure 2008085175
このように炭素が減少し、水酸基が導入される結果として層間絶縁膜が吸湿し、その誘電率が本来の値よりも上昇してしまう。特に既述のように層間絶縁膜を多孔質体として構成している場合はプラズマが気孔中に入ることにより、層間絶縁膜がダメージを受けやすく、その誘電率が上昇しやすい。
このような層間絶縁膜の誘電率が上昇する問題を回避する方法として、非特許文献１には基板上に形成された第１の絶縁膜中に第１の配線（電極）及び第１の配線を覆う第２の配線を形成した後に、エッチングを行い第２の配線の周囲における第１の絶縁膜を除去する。このとき第２の配線がマスクとなり第１の配線の周囲の第１の絶縁膜は除去されずに残り、第２の配線を支持する。しかる後、各配線の周囲に第２の層間絶縁膜形成材料を供給して、各配線をその第２の層間絶縁膜に埋め戻してデュアルダマシン構造を形成する手法が提案されている。しかし第１の配線の周囲には、既述のようにエッチングによりダメージを受けた誘電体が残留しているため、十分に層間絶縁膜の誘電率を下げることができないおそれがある。
また特許文献１には次のような工程が記載されている。先ず、予め基板上に第１の配線となる金属層を形成し、この金属層を囲むようにバリア層を形成した後、そのバリア層を覆うように層間絶縁膜を形成する。続いて前記第１の配線上に第２の配線となる金属層を形成し、この金属層を囲むようにバリア層を形成した後、前記バリア層を覆うように層間絶縁膜を形成するダマシン工程を行う。
しかしこの特許文献１の手法は、第１の配線を含む層と第２の配線を含む層とを夫々別々に形成するいわゆるシングルダマシン工程であるため第１及び第２の配線が形成されるまでに多くの工程を要する。またこの手法によると第１の配線と第２の配線との間にはバリア層が介在するため配線間の導電性が低いという問題がある。
また特許文献２には基板上にパターンが形成された犠牲膜を設けてからそのパターンに配線となる導電体を埋め込み、ＣＭＰにより余剰な導電体を除去し、前記犠牲膜を除去して誘電体を埋め込んだ後、その誘電体及び導電体を覆うように絶縁膜を形成する手法が示されている。
しかし明細書中に示されていないが、上記手法においては技術常識から、犠牲膜にパターンを形成した後、前記導電体を埋め込む前に基板と導電体とを絶縁するために基板全体に絶縁膜であるバリア層を形成することが必要であり、導電体を埋め込んだ後は、基板、バリア層、導電体（配線）の順に積層された構造体が形成されていると考えられる。そしてこのような積層構造体をＣＭＰにより平坦化する際には配線の粗密に依存する問題が起こる。具体的にこの問題を説明すると、配線が細く、密な場合は本来除去されてはいけない絶縁膜が、除去されるべき導電体と共に除去される、エロージョンと呼ばれる現象が生じるおそれがあり、また配線が太く、粗である場合はバリア層を除去する際に、本来除去されてはならない配線が除去される、ディシングと呼ばれるという現象が生じるおそれがある。
なお特許文献３にも基板に配線を形成した後、その配線の周囲に層間絶縁膜を形成する方法が記載されているが、特許文献１の発明と同様にシングルダマシン工程に係るものであり、要する工程数が多いという問題がある。また特許文献４に記載の半導体装置の製造方法は、層間絶縁膜をエッチングする工程を含むので既述の問題を解決できるものではない。
その他にも低誘電率絶縁膜が受けるダメージを抑える試みが行われており、例えば、非特許文献２にはレジスト剥離に適用される高温Ｈｅ／Ｈ2アッシング技術が記載されている。しかし、この技術を用いても層間絶縁膜へのダメージを完全に抑制できないばかりか、レジストの剥離速度の低下や剥離性自体の低下などの問題がある。また、レジストの除去以外の既述の層間絶縁膜にダメージを与える可能性のあるプロセスにおいても、ダメージを完全に抑制することは困難であった。
特開２００５−３８９７１（段落００３９〜段落００４２、図３及び図４） 特開平１１−２１９９５５（段落００１４、図１及び図２） 特開２００１−８５５１９（段落００２４、段落００２５及び図８〜図１２） 特開２００４−７１６２１（段落００１１及び段落００１３） (S. Nitta et al. "Successful dual damascene integration of extreme low k material (k<2.O) using a novel gap fill based integration scheme" IEDM2004) (A. Matsushita et al. "Low damage ashing using H2/He plasma for porous ultra Low-k" Proceeding IITC'03 pp147-149)
本発明の課題は、層間絶縁膜中に第１の配線と、この第１の配線上に積層され、当該第１の配線に電気的に接続される第２の配線と、が埋め込まれた構造を形成するにあたり、層間絶縁膜へのダメージを抑えることにより、当該層間絶縁膜の誘電率の上昇を抑えることができる技術を提供することである。
本発明の半導体装置の製造方法は、層間絶縁膜中に第１の配線と、この第１の配線上に積層され、当該第１の配線と上層の配線とを電気的に接続するための第２の配線と、を形成する半導体装置の製造方法であって、
第１の配線を構成する金属が下層の層間へ拡散することを防止する、導電性の下部拡散防止膜を基板に形成する工程と、
前記下部拡散防止膜上に第１の犠牲膜を形成し、この第１の犠牲膜に第１の配線に対応する凹部である第１のパターンを形成する工程と、
前記第１のパターンに金属を埋め込み、第１の配線を形成する工程と、
第１の犠牲膜及び第１の配線上に第２の犠牲膜を形成した後、この第２の犠牲膜に、第１の配線が露出するように、第２の配線に対応する凹部である第２のパターンを形成する工程と、
前記第２のパターンに金属を埋め込み、第２の配線を形成する工程と、
第１の犠牲膜及び第２の犠牲膜を除去する工程と、
各配線を構成する金属が層間絶縁膜へ拡散することを防止するために、第１の配線及び第２の配線を被覆する、上部拡散防止膜を形成する工程と、
前記上部拡散防止膜を被覆するように層間絶縁膜を形成する工程と、
を含み、
第２の配線の基板への投影領域は第１の配線の基板への投影領域よりも小さいことを特徴とする。
この製造方法において、例えば上部拡散防止膜を形成する工程は、第１の配線、第２の配線及び下部拡散防止膜を被覆するように絶縁膜である上部拡散防止膜を形成する工程であり、また例えば、第１の配線及び第２の配線を被覆するように前記第１の拡散防止膜を形成する工程と、第１の拡散防止膜及び下部拡散防止膜をエッチングする工程と、その後に第１の配線、第２の配線及び下地表面を覆う絶縁膜である第２の拡散防止膜を形成する工程と、を含み、上部拡散防止膜は、第１の拡散防止膜及び第２の拡散防止膜からなる。前記第２の拡散防止膜の厚さは例えば５〜３０ｎｍである。
また第１の犠牲膜を成膜する前に下部拡散防止膜上に導体であるシード層を設ける工程を更に含み、第１の配線を形成する工程は、このシード層に電圧を印加して電解メッキを行うことにより実施されてもよく、この場合第２の配線を形成する工程は、前記シード層を介して第１の配線に電圧を印加して電解メッキを行うことにより実施されてもよく、第１の犠牲膜及び第２の犠牲膜の除去は、例えばウエットエッチングにより行われ、例えば第１の犠牲膜及び第２の犠牲膜は同じ材質により構成される。
本発明の半導体装置は、既述の半導体装置の製造方法を用いて製造したことを特徴とし、本発明の基板処理システムは、複数の装置群からなり、既述の製造方法が行われるように制御する制御部を備えたことを特徴とする。また、本発明のプログラムは、コンピュータ上で動作し、実行時に既述の製造方法が行われるように、複数の半導体製造装置を制御することを特徴とし、本発明の記憶媒体は、前記プログラムを格納したことを特徴とする。
本発明によれば、第１の犠牲膜中に第１の配線を形成し、続いて第１の犠牲膜上に設けられた第２の犠牲膜に第２の配線を形成した後、第１の犠牲膜及び第２の犠牲膜をウエットエッチングにより除去して、その後、第１の配線及び第２の配線を被覆するように層間絶縁膜を形成し、第２の配線の基板への投影領域は第１の配線の基板への投影領域よりも小さい。従って、従来のデュアルダマシン工程では配線を形成するために、プラズマを発生させた環境下で層間絶縁膜をエッチングしたり、アッシングしたりするような処理を行う必要があるが、この例では上記のように配線を形成した後に当該配線を被覆するように層間絶縁膜を形成しているので、その必要がないため層間絶縁膜がダメージを受けることが抑えられる。また、上記のように第２の配線の基板への投影領域は、第１の配線の基板への投影領域よりも小さいため、犠牲膜を除去するにあたり第２の配線がマスクとなり、第１の配線の周囲にエッチングなどの処理によりダメージを受けた犠牲膜が残留することが抑えられる。その結果として配線を被覆する層間絶縁膜の寄生容量が上昇することを抑えることができ、配線の信頼性の向上を図ることができる。またこれらの配線を用いて形成される半導体装置の歩留まりの低下を抑えることができる。
本発明の半導体装置の製造方法の一実施形態であるデュアルダマシン工程について、図１〜図５を参照しながら説明する。図１（ａ）中１は、例えばトランジスタなどの図示しない半導体素子が形成された、下地膜１１を有する基板（下地基板）である。
（ステップ１：下部バリア膜１２及びシード層１３の形成）
先ず図１（ｂ）に示すように、下地膜１１上に例えば導電性のＴｉＮ（窒化チタン）からなる下部拡散防止膜である下部バリア膜１２を成膜し、続いてこの下部バリア膜１２上に、例えばＣｕ（銅）により構成されるシード層１３を成膜する。下部バリア膜１２は、後に続く工程で形成される配線を構成する金属及びシード層１３を構成する金属が下地膜１１への拡散することを防ぐ下部拡散防止膜であり、シード層１３は後に電解メッキを行う際に電極の役割を有する。
前記下部バリア膜１２は、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）、ＴｉＮ、Ｗ（タングステン）、ＷＮ（窒化タングステン）、Ｒｕ（ルテニウム）などの金属膜により構成してもよい。またこれらの各膜が複数積層された積層膜として構成されてもよい。そしてシード層１３は、電解メッキを行う際の電極として機能すればよく、Ｃｕの他に例えばＲｕにより構成してもよい
（ステップ２：レジスト膜１４及びレジストパターン１５の形成）
然る後、図１（ｃ）に示すように、シード層１３上に例えば感光性の有機膜であるレジスト膜１４を成膜し、その後、当該レジスト膜１４に図１（ｄ）に示すように所望の配線パターンに従って、レジスト膜１４を露光した後、現像処理を行い、その底面にシード層１３が露出するようにレジストパターン１５を形成する。レジスト膜１４は、特許請求の範囲でいう第１の犠牲膜に相当する。またレジストパターン１５は背景技術の欄で述べたトレンチに相当し、このパターン１５内に第１の配線が形成される。
（ステップ３：第１の配線２１の形成）
続いて図６に示すようにシード層１３のエッジ部を、直流電源４１の負極に電気的に接続された外部配線４２に接続することにより、シード層１３と前記負極とを電気的に接続する。そして前記基板１を、例えばＣｕイオン及び硫酸イオンを含んだ溶液４３に浸し、溶液４３中において基板１と対向するように、直流電源４１の正極に接続されたカソード電極４４を配置して、カソード電極４４及びシード層１３に各々電圧を印加する。電圧が印加されると、シード層１３がアノード電極となって電解メッキが進行し、レジストパターン１５の底部に露出した当該シード層１３の表面にＣｕが堆積して、図２（ａ）に示すように当該Ｃｕからなるメッキ膜１６がレジストパターン１５内に形成され、レジストパターン１５を埋めるように成長する。
前記メッキ膜１６は、レジストパターン１５を上方へと方向性をもって成長し、不規則に成長することが抑えられるため、これらのメッキ膜１６から形成される第１の配線２１内にボイドが発生することが抑えられる。その結果として配線２１の強度や導電性が低下することを抑えることができる。また上記のようにメッキ膜１６が方向性をもって成長するため、例えば電解メッキを行うためのＣｕイオンを含む溶液中にメッキ膜１６の成長方向を制御する添加剤を混入させることを抑えることができる。従って、その添加剤が第１の配線２１に混入することが抑えられ、第１の配線２１の強度や導電性が低下することが抑えられる。
例えば所定の時間が経過した後、シード層１３及びカソード電極４４への電圧の印加を停止し、レジストパターン１５からあふれ、レジスト膜１４の表面に形成された余剰なメッキ膜１６をＣＭＰにより除去した後、当該メッキ膜１６の表面を平坦化して図２（ｂ）に示すように第１の配線２１が形成される。
（ステップ４：レジスト膜２２及びレジストパターン２３の形成）
続いて図２（ｃ）に示すようにレジスト膜１４及び配線２１上に第２の犠牲膜であるレジスト膜２２を成膜し、その後、図２（ｄ）に示すように第２の配線を形成するためのレジストパターン２３を、その底部に第１の配線２１が露出するように形成する。レジストパターン２３は、背景技術の欄で述べたビアホールに相当し、電極の役割を有する配線が形成され、その下方への投影領域は第１の配線の下方への投影領域よりも小さくなるように形成される。
（ステップ５：第２の配線２５の形成）
レジストパターン２３の形成後、再び図６に示すようにシード層１３に外部配線４２を接続することにより、電源４２の負極とシード層１３とを電気的に接続し、前記溶液４３中に基板１を浸し、基板１に対向するようにカソード電極４４を配置してこれらシード層１３及びカソード電極４４に電圧を印加して電解メッキを行う。電圧が印加されると、シード層１３に電気的に接続されている配線２１がアノード電極となり、図３（ａ）に示すようにレジストパターン２３の底部に露出した配線２１の表面にＣｕが堆積し、当該レジストパターン２３内においてＣｕからなるメッキ膜２４が形成され、レジストパターン２３を埋めるように成長する。
例えば所定の時間が経過した後、カソード電極４４及びシード層１３への電圧の印加を停止する。その後、レジストパターン２３からあふれ、レジスト膜２２の表面に形成された余剰なメッキ膜２４をＣＭＰにより除去し、当該メッキ膜２４の表面を平坦化して、図３（ｂ）に示すように第２の配線（電極）２５を形成する。
前記メッキ膜２４もメッキ膜１６と同様にレジストパターン２３を上方へと方向性をもって成長するため、このメッキ膜１６から形成される第２の配線２５内にボイドが発生することが抑えられる。
（ステップ６：レジスト膜１４，２２の除去及び上部バリア膜３１の形成）
第２の配線２５を形成した後、図３（ｃ）に示すように例えばウエットエッチングによりレジスト膜１４及びレジスト膜２２を除去し、続いて下部バリア膜１２、第１の配線２１、第２の配線２５及びシード層１３が覆われるように、例えばＳｉＣからなる上部バリア膜３１を成膜する（図４（ａ））。上部バリア膜３１及び後述の補修バリア膜３２は、第１の配線２１及び第２の配線２５を構成するＣｕが、後述の層間絶縁膜３３に拡散することを防ぐ役割を有するものである。上部バリア膜３１の形成後、ドライエッチングを行い、例えば第１の配線２１の周囲における、下地膜１１を覆う上部バリア膜３１及び下部バリア膜１２を除去して、当該下地膜１１を露出させる（図４（ｂ））。
上部バリア膜３１は、ＳｉＣ以外にＳｉＮ（窒化シリコン）などの絶縁膜により構成してもよく、またＴｉＮなど既述の下部バリア膜１２を構成することができる材質として挙げた各種の金属を用いて構成してもよい。なお下部バリア膜１２と同様に、これらの材質の膜が積層された積層膜として構成してもよい。
（ステップ７：補修バリア膜３２の形成）
続いて基板１に例えばＳｉＣからなる第２の拡散防止膜である補修バリア膜３２を成膜する（図４（ｃ））。この補修バリア膜３２は、前記ドライエッチングにより薄くなった上部バリア膜３１を覆うか、あるいはドライエッチングにより消失した上部バリア膜３１の代わりに第１の配線２１及び第２の配線２５を覆うことで、上部バリア膜３１を補修し、層間絶縁膜に第１の配線２１及び第２の配線２５を構成するＣｕが拡散することを防ぐ役割を有すると共にシード層１３の周囲を覆うことにより、当該シード層１３を構成する金属が層間絶縁膜中に拡散することを防止しており、その厚さは例えば５〜３０ｎｍ程度である。
第１の配線２１及び第２の配線２５を構成する金属の層間絶縁膜中への拡散を防ぐためには、それらを被覆するバリア膜は、ある程度の厚さが必要である。しかし後に各配線を被覆するように形成される層間絶縁膜３３と下地膜１１との間には、当該層間絶縁膜３３の誘電率の変動を防ぐために余計な膜を介在させたくない。バリア膜３１の成膜後、エッチングすると下地膜１１上のバリア膜３１，１２は除去され、各配線２１，２５の側面及び第１の配線２１の上面のバリア膜３１は除去されるか薄くなる。そこで補修バリア膜３２を成膜することにより、各配線の側面に残っているバリア膜３１を補修することでバリア性を確保する一方、この補修バリア膜３２を極力薄くすることで、層間絶縁膜３３中に介在するバリア膜の悪影響（誘電率の上昇）を抑えることにした。なお補修バリア膜３２の材料としてはＳｉＣの他に例えばＳｉＣＯ、ＳｉＣＮ、ＳｉＮなどの絶縁膜が用いられてもよい。また、上部バリア膜３１及び後述の補修バリア膜３２は、特許請求の範囲でいう上部拡散防止膜を構成し、上部バリア膜３１、補修バリア膜３２は、夫々第１の拡散防止膜、第２の拡散防止膜に相当する。
（ステップ８：層間絶縁膜３３の形成）
その後、補修バリア膜３２上に例えば層間絶縁膜３３の形成材料を塗布し、補修バリア膜３２全体が覆われるように層間絶縁膜３３を形成する（図５（ａ））。その後、例えばＣＭＰにより第２の配線２５の表面が露出するまで層間絶縁膜３３の表面部及び補修バリア膜３２を除去して配線回路層部分が形成される（図５（ｂ））。
上述の実施形態によれば、基板１に形成されたレジスト膜１４のレジストパターン１５内に第１の配線２１を形成し、第１の配線２１形成後にレジスト膜１４上に設けられたレジスト膜２２のレジストパターン２３内に第２の配線２５を形成した後、レジスト膜１４，２２を除去し、第１の配線２１及び第２の配線２５の周囲にバリア膜３１，３２を形成し、これらバリア膜３１，３２を囲うように層間絶縁膜３３を形成しており、第２の配線２５の基板１への投影領域は第１の配線２１の基板１への投影領域よりも小さい。従って従来のデュアルダマシン工程では、層間絶縁膜中に第１の配線及び第２の配線を形成するにあたり、プラズマを発生させた環境下で、そのプラズマを利用して層間絶縁膜３３に対し、エッチングやアッシングなどの処理を行う必要があるが、上記のようにこの実施形態においては第１の配線２１及び第２の配線２５を形成した後それを被覆するように層間絶縁膜３３を形成しているため、そのような処理を行う必要がなく、従って層間絶縁膜３３のダメージが抑えられる。また第２の配線２５の基板１への投影領域は、第１の配線２１の基板１への投影領域よりも小さいため、レジスト膜を除去するにあたり、第２の配線がマスクとなり、第１の配線２１の周囲にレジスト膜１４，２２が残留することが抑えられる。その結果として第１の配線及び第２の配線２５を被覆する層間絶縁膜３３の寄生容量が上昇することを抑えることができ、各配線の信頼性の向上を図ることができる。またこれらの各配線を用いて形成される半導体装置の歩留まりの低下を抑えることができる
また、この実施形態によれば第１の配線２１及び第２の配線２５の周囲に同時に層間絶縁膜３３を形成しているので、各配線の周囲に別々に層間絶縁膜３３を形成するような手法に比べてスループットの向上を図ることができる。またレジスト膜１４，２２の除去をウエットエッチングにより行っているため、プラズマを用いてアッシングする場合に比べて配線２１,２５のダメージを抑えることができ、配線の信頼性の向上を図ることができる。
また、第１の犠牲膜及び第２の犠牲膜としてはレジストにより形成されることに限られず、他の有機膜または無機膜でもよく、例えば絶縁体により構成し、リソグラフィ・エッチング加工によりこの絶縁体にパターンを形成してもよいが、第１の配線２１及び第２の配線２５を構成する金属と反応しない材料を選択して構成することが好ましい。また第１の犠牲膜及び第２の犠牲膜は、第１の配線２１及び第２の配線２５を形成した後、これらを同時に除去して、処理を簡素化するために、上述の実施形態のように同一の物質により構成することが好ましい。
なお上記実施形態においては、犠牲膜であるレジスト膜１４及びレジスト膜２３を除去するためにドライエッチングのような異方性エッチングを行う必要がなく、除去処理の自由度が大きいので第１の配線２１及び第２の配線２５の劣化を抑えることができる除去処理を選択することができる。例えば第１の犠牲膜及び第２の犠牲膜を既述の実施形態のようにレジスト膜などの有機物により構成した場合は、既述のようにウエットエッチングにより除去を行うことが好ましく、また配線を構成する金属の劣化を抑えることができれば還元系プラズマやラジカル雰囲気を形成することにより、各犠牲膜の除去処理を行ってもよい。なお第１の犠牲膜及び第２の犠牲膜が例えばＳｉＯ2系無機材料により構成される場合は、第１の配線２１及び第２の配線２５へのダメージを抑えるために、例えばＨＦ（フッ酸）を用いたウエットエッチングにより、各犠牲膜の除去処理を行うことが好ましい。
層間絶縁膜３３の形成は、例えばＣＶＤにより行ってもよく、また層間絶縁膜３３の形成後、ＣＭＰを行う代わりにドライエッチングによるエッチバックを行うことによって層間絶縁膜３３の不要な表面部を除去し、第２の配線２５を露出させてもよい。
またバリア膜３１、３２が絶縁物である場合は、図５（ｂ）に示すように、層間絶縁膜３３形成後、例えば第２の配線２５上にさらに上層の配線を積層させたときに接触抵抗が大きくなるため、第２の配線の上部を覆うバリア膜３１を除去しなければならないが、バリア膜３１、３２が例えば導電性を有する金属により構成される場合は、エッチングやＣＭＰによりバリア膜３１、３２が露出するまで層間絶縁膜３３の不要な表面部を除去することにしてもよい。
また上記実施形態において第１の配線２１及び第２の配線２５は電解メッキにより形成することに限られず、例えば無電解メッキにより形成してもよい。例えば下部バリア膜１２上にシード層１３を形成する代わりに例えばＰｄにより構成される無電解メッキを行うための触媒層を形成し、触媒層の形成後、既述の実施形態と同様にレジストパターン１５を形成する。続いて例えばＣｕイオンを含んだ溶液に基板１を浸漬して無電解メッキを行い、触媒層の触媒能により当該触媒層上にＣｕを堆積させて配線２１を形成する。その後、既述の実施形態と同様にレジストパターン２３を形成し、然る後、再度Ｃｕイオンを含んだ溶液に基板１１を再度浸漬して無電解メッキを行い、配線２１上にＣｕを堆積させて配線２５を形成する。このような手法を用いても既述の実施形態と同様にレジストパターン１５，２３内においてメッキ膜が上方へ向かって成長し、第１の配線２１及び第２の２５内にボイドが形成されることを抑えることができる。
なお上記実施形態において、図３（ｃ）に示したようにレジスト膜１４，２２を除去した後、第１の配線２１をマスクとしてエッチングを行い、露出しているシード層１３及び下部バリア膜１２を除去し、下地膜１１を露出させ、その後、下地膜１１、第１の配線２１及び第２の配線２５を被覆するように上部バリア膜３１を成膜した後、例えば補修バリア膜３２を成膜せずに、当該上部バリア膜３１を被覆するように層間絶縁膜３３を成膜してもよい。この場合、シード層１３及び下部バリア膜１２をエッチングする際に第１の配線２１及び第２の配線２５がエッチングされる量を見込んで、例えばこれら第１の配線２１及び第２の配線２５を予め大きく形成しておく。
続いて最初に説明した実施形態の半導体装置の製造方法を実施する基板処理システムについて図７を参照しながら説明する。図７はその基板処理システムが設けられたクリーンルーム内の概略図を示している。図中５１は、基板処理システムを構成する自動搬送ロボットであり、クリーンルーム内を移動し、基板処理システムに含まれる後述の各装置間で、複数枚の基板１を収納したキャリア５２を受け渡す。図中５３は、その受け渡しを行うための受け渡しアームである。
続いて基板処理システムの構成要素の一部をなすマルチチャンバシステム６について説明する。６１はキャリア５２の載置部であり、図中６２はキャリア５２から基板１を取り出す第１の搬送アーム６３を備えたローディング部である。図中６４は、第１の搬送アーム６３との間で基板１の受け渡しを行う第２の搬送アーム６５を備えた真空搬送室であり、この真空搬送室６４において第２の搬送アーム６５の移動領域は常時真空に保たれている。図中６０はローディング部と真空搬送室とを接続するロードロック室であり、ロードロック室６０内においては、真空と、常圧とが自在に切り替えることができるようになっている。このロードロック室６０を介して搬送アーム６３と搬送アーム６５の間で基板１の搬送が行われる。
真空搬送室６４の周囲には、処理容器を備え、その処理容器の内部の圧力を自在に調整することができる各種の真空処理装置が設けられている。その真空処理装置としては、基板１に各種の膜を成膜するためのＣＶＤ装置６６や、ドライエッチングを行うエッチング装置６７が設けられており受け渡しアーム６５はこれらの真空処理装置間との間で基板１を受け渡す。
図中７１は、レジスト塗布、現像装置であり、基板１表面にレジストを塗布し、そのレジストを現像して所定のパターンを形成する。図中７２は、電解メッキ装置であり、既述のような電解メッキを行い銅の配線を形成する。図中７３は、レジスト膜１４，２２を除去するためのウエットエッチング装置であり、図中７４は、絶縁膜形成材料を基板１に塗布して層間絶縁膜３３を形成する絶縁膜形成材料塗布装置である。図中７５は、ＣＭＰ装置である。
既述の基板処理システムは、各装置毎に動作を制御するための下位コンピュータを備えており、さらに各下位コンピュータを統制するホストコンピュータである制御部８１が設けられている。制御部８１はプログラム、メモリ、ＣＰＵからなるデータ処理部などを備えている。ホストコンピュータに格納されたプログラムは、各装置間で基板１を搬送するための搬送シーケンスプログラムとして構成され、下位コンピュータには、基板１に対して既述のような処理を行い、基板１に各層をなす層間絶縁膜３３及び配線２１，２５を含む配線回路層部分を形成するためのプログラムが格納されている。図中ａ〜ｇで示すようにホストコンピュータに格納されたプログラムにより、制御部８１が基板処理システムを構成する各装置に制御信号を送信し、この制御信号を受信した各装置の下位コンピュータが夫々の装置の各部の動作を制御する。
前記プログラムは、例えばフレキシブルディスク、コンパクトディスク、ＭＯ（光磁気ディスク）などにより構成される記憶媒体８２に格納されて制御部８１にインストールされる。
続いて図７を参照しながらキャリア５２に収納された基板１が工場内の基板処理システムの各装置に順次受け渡され、既述のように配線及び層間絶縁膜が形成される様子を説明する。各装置間を結ぶＡｎ（ｎ＝１〜１１）で示された矢印は、自動搬送ロボット５１により、基板１の入ったキャリア５２が搬送される経路を示している。先ず、搬送ロボット５１は、図中矢印Ａ１で示すようにマルチチャンバシステム６にキャリア５２を搬送し、キャリア５２内の基板１はＣＶＤ装置６６に搬入され、例えば図１（ａ）、（ｂ）に示したように下部バリア膜１２及びシード層１３がこのＣＶＤ装置６６にて形成される。なお下部バリア膜１２及びシード層１３の形成工程は別々のチャンバにより行ってもよく、例えばＣＶＤ装置６６ａ，６６ｂにより行うようにしてもよい。
続いてマルチチャンバシステム６で処理された基板１が戻されたキャリア５２は、矢印Ａ２で示すようにレジスト塗布、現像装置７１に搬送され、この塗布、現像装置７１にて、基板１にはレジスト膜１４及びレジストパターン１５が形成される（図１（ｃ）、（ｄ））。
以降の説明では記載を簡略化するために、基板１が搬送されるという表現を用いる。次に図７中、矢印Ａ３で示すように、塗布、現像装置７１にて処理された基板１は、電解メッキ装置７２おいてメッキ膜１６が形成され（図２（ａ））、続いて矢印Ａ４で示すようにＣＭＰ装置７５に搬送され、第１の配線２１が形成される（図２（ｂ））。その後基板１は矢印Ａ５で示すようにレジスト塗布、現像装置７１に戻され、レジスト膜２２及びレジストパターン２３が形成される（図２（ｃ）、（ｄ））。
続いて基板１は、矢印Ａ６で示すように電解メッキ装置７２に搬送され、メッキ膜２４が形成された後（図３（ａ））、矢印Ａ７で示すようにＣＭＰ装置７５に搬送され、第２の配線２５が形成される（図３（ｂ））。第２の配線２５の形成後、基板１は、矢印Ａ８で示すようにウエットエッチング装置７３に搬送され、当該装置７３においてレジスト膜１４，２２が除去される（図３（ｃ））。
然る後、基板１は矢印Ａ９で示されるように再度マルチチャンバシステム６に搬送され、エッチング装置６７とＣＶＤ装置６６との間を受け渡されて処理を受け、図４（ａ）〜図４（ｃ）に示したプロセスが進行し、各配線２１、２５を被覆するバリア膜３１，３２が形成される。
その後、基板１は、矢印Ａ１０で示すように絶縁膜形成材料塗布装置７４に搬送され、そこで層間絶縁膜３３が形成され（図５（ａ））、然る後、矢印Ａ１１に示すようにＣＭＰ装置７５に搬送される。当該装置７５において図５（ｂ）に示すようにＣＭＰが行われ、配線回路層部分が形成される。
本発明の実施の形態に係る半導体装置の製造方法の工程図である。 本発明の実施の形態に係る半導体装置の製造方法の工程図である。 本発明の実施の形態に係る半導体装置の製造方法の工程図である。 本発明の実施の形態に係る半導体装置の製造方法の工程図である。 本発明の実施の形態に係る半導体装置の製造方法の工程図である。 実施の形態において電解メッキを行う様子を示した説明図である。 本発明の実施形態の製造方法を実施するための基板処理システムの構成図である。 従来のデュアルダマシン工程を説明する工程図である。
符号の説明
１ 基板
１１ 下地膜
１２ 下部バリア膜
１３ シード層
１４，２２ レジスト膜
２１ 第１の配線
２５ 第２の配線
３１ 上部バリア膜
３２ 補修バリア膜
３３ 層間絶縁膜

Claims (12)

  1. 層間絶縁膜中に第１の配線と、この第１の配線上に積層され、当該第１の配線と上層の配線とを電気的に接続するための第２の配線と、を形成する半導体装置の製造方法であって、
    第１の配線を構成する金属が下層の層間へ拡散することを防止する、導電性の下部拡散防止膜を基板に形成する工程と、
    前記下部拡散防止膜上に第１の犠牲膜を形成し、この第１の犠牲膜に第１の配線に対応する凹部である第１のパターンを形成する工程と、
    前記第１のパターンに金属を埋め込み、第１の配線を形成する工程と、
    第１の犠牲膜及び第１の配線上に第２の犠牲膜を形成した後、この第２の犠牲膜に、第１の配線が露出するように、第２の配線に対応する凹部である第２のパターンを形成する工程と、
    前記第２のパターンに金属を埋め込み、第２の配線を形成する工程と、
    第１の犠牲膜及び第２の犠牲膜を除去する工程と、
    各配線を構成する金属が層間絶縁膜へ拡散することを防止するために、第１の配線及び第２の配線を被覆する、上部拡散防止膜を形成する工程と、
    前記上部拡散防止膜を被覆するように層間絶縁膜を形成する工程と、
    を含み、
    第２の配線の基板への投影領域は第１の配線の基板への投影領域よりも小さいことを特徴とする半導体装置の製造方法。
  2. 上部拡散防止膜を形成する工程は、第１の配線、第２の配線及び下部拡散防止膜を被覆するように絶縁膜である上部拡散防止膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 上部拡散防止膜を形成する工程は、
    第１の配線及び第２の配線を被覆するように前記第１の拡散防止膜を形成する工程と、
    第１の拡散防止膜及び下部拡散防止膜をエッチングする工程と、
    その後に第１の配線、第２の配線及び下地表面を覆う絶縁膜である第２の拡散防止膜を形成する工程と、
    を含み、
    上部拡散防止膜は、第１の拡散防止膜及び第２の拡散防止膜からなることを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記第２の拡散防止膜の厚さは５〜３０ｎｍであることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 第１の犠牲膜を成膜する前に下部拡散防止膜上に導体であるシード層を設ける工程を更に含み、
    第１の配線を形成する工程は、このシード層に電圧を印加して電解メッキを行うことにより実施されることを特徴とする請求項１ないし５のいずれか一に記載の半導体装置の製造方法。
  6. 第２の配線を形成する工程は、前記シード層を介して第１の配線に電圧を印加して電解メッキを行うことにより実施されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 第１の犠牲膜及び第２の犠牲膜の除去は、ウエットエッチングにより行われることを特徴とする請求項１ないし７のいずれか一に記載の半導体装置の製造方法。
  8. 第１の犠牲膜及び第２の犠牲膜は同じ材質により構成されることを特徴とする請求項１ないし７のいずれか一に記載の半導体装置の製造方法。
  9. 請求項１ないし８記載のいずれか一に記載の半導体装置の製造方法を用いて製造した半導体装置。
  10. 複数の装置群からなり、請求項１ないし８記載のいずれか一に記載の半導体装置の製造方法が行われるように制御する制御部を備えたことを特徴とする半導体装置を製造する基板処理システム。
  11. コンピュータ上で動作し、実行時に請求項１ないし８記載のいずれか一に記載の半導体装置の製造方法が行われるように、複数の半導体製造装置を制御することを特徴とするプログラム。
  12. 請求項１１記載のプログラムを格納したことを特徴とする記憶媒体。
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