CN114597163A - 半导体装置 - Google Patents

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CN114597163A CN202210021430.6A CN202210021430A CN114597163A CN 114597163 A CN114597163 A CN 114597163A CN 202210021430 A CN202210021430 A CN 202210021430A CN 114597163 A CN114597163 A CN 114597163A
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Abstract

提供一种半导体装置。选择性钌和选择性氧化钌可用于单镶嵌制程及/或双镶嵌制程，以形成电子装置的BEOL(back end of line)金属化层和导孔。可形成选择性钌衬层，以实现BEOL金属化层和导孔的低接触电阻和低片电阻，提升BEOL金属化层和导孔中各层和材料之间的附着力，及/或减少或消除BEOL金属化层和导孔中的缺陷(如空隙和不连续性)。

Description

半导体装置
技术领域
本公开实施例是关于半导体装置，特别是关于具有氧化钌膜和钌衬层的半导体装置及其形成方法。
背景技术
后段制程(BEOL)区域是电子装置(例如处理器、存储器)的区域，其中各个半导体装置(例如晶体管、电容器、电阻器)通过金属化层(也称作为导线)和连接金属化层的导孔来相互连接。金属化层和一个或多个导孔可以在称为双镶嵌制程的相同的制程期间形成。在双镶嵌制程中，金属化层的导孔和沟槽使用导孔先行程序(via-first procedure)或沟槽先行程序(trench-first procedure)来蚀刻。接着，在相同的电镀操作(例如电镀)中使用导电材料来填充沟槽和导孔。
发明内容
本发明实施例提供一种半导体装置，包括：双镶嵌结构，包含在一个或多个介电层中，包含导孔及沟槽；氧化钌膜，直接位于导孔的多个侧壁，且直接位于沟槽的多个侧壁；钌衬层，位于导孔的多个侧壁上的氧化钌膜上，且位于沟槽的多个侧壁上的氧化钌膜上；以及铜层，位于导孔中以及沟槽中的钌衬层上。
本发明实施例提供一种半导体装置的制造方法，包括：在装置的一个或多个介电层中形成双镶嵌结构，其中双镶嵌结构包含导孔及在导孔上的沟槽；在导孔的底表面上进行预处理操作，以使导孔的底表面成为非金属的；在导孔的多个侧壁及沟槽的多个侧壁上形成钌衬层；在形成钌衬层后，在导孔的底表面上进行等离子体处理操作，以使导孔的底表面成为金属的；以及在等离子体处理操作后，以铜层来填充导孔及沟槽。
本发明实施例提供一种半导体装置的制造方法，包括：在装置的一个或多个介电层中形成双镶嵌结构，其中双镶嵌结构包含导孔及在导孔上的沟槽；在导孔的底表面上进行预处理操作，以使导孔的底表面成为非金属的；在预处理操作后，在导孔的多个侧壁及沟槽的多个侧壁上形成氧化钌膜；在形成氧化钌膜后，在导孔的底表面上进行等离子体处理操作，以使导孔的底表面成为金属的；在等离子体处理操作后，在氧化钌膜及导孔的底表面上形成钌衬层；以及在沟槽中的钌衬层上形成铜层。
附图说明
由以下的详细叙述配合所附图式，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是可以实施本文所述的系统及/或方法的示例环境的示意图。
图2是本文所述的示例电子装置的一部分的示意图。
图3是本文所述的示例双镶嵌结构的示意图。
图4A-图4G是本文所述的示例性实施例的示意图。
图5是本文所述的示例双镶嵌结构的示意图。
图6A-图6H是本文所述的示例性实施例的示意图。
图7是本文所述的示例双镶嵌结构的示意图。
图8A-图8G是本文所述的示例性实施例的示意图。
图9是一个或多个图1的装置的示例元件的示意图。
图10及图11是与形成双镶嵌结构有关的示例制程的流程图。
其中，附图标记说明如下：
100：环境
102：沉积机台
104：曝光机台
106：显影机台
108：蚀刻机台
110：平坦化机台
112：电镀机台
114：预处理机台
116：等离子体机台
118：晶圆/晶粒运输机台
200：装置
210：基板
220：FEOL区域
222：介电层
224：源极区或漏极区
226：金属栅极
230：MEOL区域
232：介电层
234：接触导孔
240：BEOL区域
242：介电层
244：介电层
246：单镶嵌结构
248：双镶嵌结构
300：双镶嵌结构
302：沟槽
304：导孔
306：下金属化层
308：蚀刻停止层
310：介电层
312：侧壁
314：底表面
316：侧壁
318：底表面
320：氧化钌膜
322：钌衬层
324：铜层
400：实施例
402：钝化层
500：双镶嵌结构
502：沟槽
504：导孔
506：下金属化层
508：蚀刻停止层
510：介电层
512：侧壁
514：底表面
516：侧壁
518：底表面
520：氧化钌膜
522：钌衬层
524：铜层
600：实施例
602：钝化层
700：双镶嵌结构
702：沟槽
704：导孔
706：下金属化层
708：蚀刻停止层
710：介电层
712：侧壁
714：底表面
716：侧壁
718：底表面
720：氧化钌膜
722：钌衬层
724：铜层
800：实施例
802：钝化层
900：装置
910：总线
920：处理器
930：存储器
940：存储元件
950：输入元件
960：输出元件
970：通信元件
具体实施方式
以下配合所附图式详述本公开各实施例，以便本公开所属技术领域中具有通常知识者可制作及使用本公开。在本公开所属技术领域中具有通常知识者应理解，他们能在阅读本公开后，在不脱离本公开的范围下将此处描述的示例进行各种改变或修改。因此，本公开不限于在此描述和说明的示例性实施例和应用。另外，本文公开的方法中，步骤的特定顺序及/或层级仅为示例性方法。根据设计偏好，可以在本公开的范围内重新设置所公开的方法或制程中步骤的特定顺序或层级。因此，所属技术领域中具有通常知识者将理解，本文公开的方法和技术以示例顺序呈现各种步骤或动作，除非另有明示，否则本公开内容不限于所呈现的特定顺序或层级。
再者，其中可能用到与空间相对用词，例如「在…之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作程序中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。诸如「附接」、「固定」、「连接」和「互连」之类的术语是指一种关系，结构通过中间结构直接或间接地彼此固定或附接，以及可移动的或固定的附件或关系，除非另有明示。
铜已经成为BEOL金属化层和导孔的首选材料，由于相对于其他导电材料(如铝)，铜的接触电阻和片电阻较低。铜的低电阻率提供较低的电阻/电容(resistance/capacitance；RC)时间常数，以及信号在电子装置上更快速的传播。然而，铜有一些缺点，如高扩散(或电迁移)率，这可导致铜原子扩散到周围的介电材料中。这可导致后段制程(BEOL)金属化层和导孔的电阻率增加，从而降低电子装置的电气性能。此外，扩散可导致铜原子迁移到较低的装置层(例如，前段制程(front end of line；FEOL)层)，这可导致半导体装置故障和降低制造产量。
本文描述的各种技术包括在电子装置的BEOL金属化层和导孔的形成中使用钌(Ru)或钌及氧化钌(RuOx)的组合。本文所述的技术可以作为单镶嵌制程或双镶嵌制程的一部分来进行，以实现BEOL金属化层和导孔的低接触电阻和低片电阻(例如，相对于使用其他类型的衬层和阻障层，如氮化钽(TaN))，以提升BEOL金属化层和导孔中各层和材料之间的附着力，及/或减少或消除BEOL金属化层和导孔中的缺陷(如空隙、岛状物(islands)和其他不连续性)。这可以提高电子装置的电气性能，并可以提高制造产量。
图1是可以实施本文所述的系统及/或方法的示例环境的图示。如图1所示，环境100可以包含多个半导体制程机台102-116和晶圆/晶粒运输机台118。多个半导体制程机台102-116可以包含沉积机台102、曝光机台104、显影机台106、蚀刻机台108、平坦化机台110、电镀机台112、预处理机台114、等离子体机台116及/或其他类型的半导体制程机台。在示例环境100中的机台可以被包括在半导体洁净室、半导体制造厂、半导体制程及/或制造设施，及/或类似的地方。
沉积机台102是一种半导体制程机台，其包含半导体制程室和一个或多个能够将各种类型的材料沉积到基板上的装置。在一些实施例中，沉积机台102包括旋涂机台，其能够在如晶圆的基板上沉积光阻层。在一些实施例中，沉积机台102包含化学气相沉积(chemical vapor deposition；CVD)机台，例如等离子体增强CVD(plasma-enhanced CVD；PECVD)机台、高密度等离子体CVD(high-density plasma CVD；HDP-CVD)机台、负压CVD(sub-atmospheric CVD；SACVD)机台、原子层沉积(atomic layer deposition；ALD)机台、等离子体增强原子层沉积(plasma-enhanced atomic layer deposition；PEALD)机台或其他类型的CVD机台。在一些实施例中，沉积机台102包括物理气相沉积(physical vapordeposition；PVD)机台，如溅射机台或另一种类型的PVD机台。在一些实施例中，示例环境100包含多种类型的沉积机台102。
曝光机台104是一种半导体制程机台，其能够将光阻层暴露于辐射源，例如紫外光(ultraviolet light；UV)源(例如深紫外光源、极紫外光(extreme UV light；EUV)源及/或类似物)、X射线源、电子束(e-beam)源及/或类似物。曝光机台104可以将光阻层暴露于辐射源，以将图案从光罩转移到光阻层。所述图案可包含用于形成一个或多个半导体装置层的图案，可包含用于形成一个或多个半导体装置结构的图案，可包含用于蚀刻半导体装置的各部分的图案，及/或类似的图案。在一些实施例中，曝光机台104包含扫描器、步进机或类似类型的曝光机台。
显影机台106是一种半导体制程机台，其能够显影已暴露于辐射源的光阻层，以将从曝光机台104转移到光阻层的图案显影。在一些实施例中，显影机台106通过移除光阻层的未曝光部分来将图案显影。在一些实施例中，显影机台106通过移除光阻层的暴露部分来将图案显影。在一些实施例中，显影机台106通过使用化学显影剂溶解光阻层的暴露或未暴露的部分来将图案显影。
蚀刻机台108是一种半导体制程机台，其能够蚀刻基板、晶圆或半导体装置的各种类型的材料。例如，蚀刻机台108可以包含湿式蚀刻机台、干式蚀刻机台及/或类似的机台。在一些实施例中，蚀刻机台108包含一个填充有蚀刻剂的腔室，并且将基板放置在此腔室中一段特定的时间，以移除基板的一个或多个部分的特定数量。在一些实施例中，蚀刻机台108可以使用等离子体蚀刻或等离子体辅助蚀刻来蚀刻基板的一个或多个部分，这可涉及使用电离气体对一个或多个部分进行同位素或定向蚀刻。
平坦化机台110是能够对晶圆或半导体装置的各层进行抛光或平坦化的半导体制程机台。例如，平坦化机台110可以包含化学机械平坦化(chemical mechanicalplanarization；CMP)机台及/或另一种类型的平坦化机台，其对沉积或电镀材料的层或表面进行抛光或平坦化。平坦化机台110可以用化学和机械力的组合(例如，化学蚀刻和自由研磨抛光(free abrasive polishing))对半导体装置的表面进行抛光或平坦化。平坦化机台110可以利用磨蚀性和腐蚀性的化学浆料与抛光垫和扣环(例如，通常比半导体装置的直径更大)相结合。抛光垫和半导体装置可由动力抛光头压在一起，并由固定环固定。动力抛光头可以用不同的旋转轴旋转，以移除材料，并将半导体装置的任何不规则的表面形貌(topography)平整化，使半导体装置平坦或平面。
电镀机台112是一种半导体制程机台，其能够用一种或多种金属对基板(例如，晶圆、半导体装置及/或类似物)或其部分进行电镀。例如，电镀机台112可以包含铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、复合材料或合金(例如锡银、锡铅及/或类似材料)电镀装置，及/或用于一种或多种其他类型的导电材料、金属及/或类似类型材料的电镀装置。
预处理机台114是能够使用各种类型的湿化学品及/或气体来处理装置的一个或多个层的表面，以置备一个或多个后续半导体制程操作的半导体制程机台。例如，预处理机台114可以包含可以放置装置的腔室。此腔室可填充湿化学品及/或气体，用于改变装置的一个或多个层的物理及/或化学特性。
等离子体机台116是半导体制程机台，例如去耦等离子体源(decoupled plasmasource；DPS)机台、感应耦合等离子体(inductively coupled plasma；ICP)机台、变压器耦合等离子体(transformer coupled plasma；TCP)机台或其他基于等离子体的半导体制程机台类型，其能够以等离子体处理装置的一个或多个层的表面。例如，等离子体机台116可以使用等离子体离子对装置的层的表面进行溅射蚀刻或以其他方式移除材料。
晶圆/晶粒运输机台118包含移动机器人、机械手臂、电车或轨道车及/或另一种类型的装置，其用于在半导体制程机台102-116之间及/或往返于诸如晶圆架、存储室及/或类似的其他位置之间运输晶圆及/或晶粒。在一些实施例中，晶圆/晶粒运输机台118可以是配置为行走特定路径的程序设计装置，并且/或者可以半自动或自主地运行。
图1所示的装置的数量和配置提供为一个或多个示例。实际上，可以有额外的装置、更少的装置、不同的装置，或与图1所示的装置不同的配置。此外，图1所示的两个或更多的装置可以在单一的装置中实现，或者图1所示的单一装置可以实现为多个、分散的装置。此外，或替代地，环境100的一组装置(例如，一个或多个装置)可以进行所述由环境100的另一组装置进行的一个或多个功能。
图2是本文所述的示例装置200的一部分的示意图。装置200可以包括电子装置，例如处理器、存储器装置或另一种类型的电子装置。如图2所示，装置200可以包括各种装置区域，例如基板210、FEOL区域220、中段制程(middle end of line；MEOL)区域230以及BEOL区域240。基板210可包含装置200的区域，在其区域中及/或上可形成装置200的半导体装置。基板210可以包含半导体晶粒基板、半导体晶圆或另一种类型的基板，在其中及/或上可以形成半导体装置。在一些实施例中，基板210由硅(Si)、包括硅的材料、III-V族化合物半导体材料如砷化镓(GaAs)、绝缘体上覆硅(silicon on insulator；SOI)或其他类型的半导体材料形成。
FEOL区域220可以在基板210中及/或上形成。FEOL区域220可包含由低k或低介电常数材料形成的介电层222，例如氧化硅(SiOx)(如二氧化硅(SiO2))、氮化硅(SiNx)、碳化硅(SiCx)、氮化钛(TiNx)、氮化钽(TaNx)、氧化铪(HfOx)、氧化钽(TaOx)或氧化铝(AlOx)。FEOL区域220可更包含装置200的半导体装置。半导体装置可形成于介电层222中，并可包括晶体管、电容器、电阻器、雷射器、发光二极管(light emitting diode；LED)及/或其他类型的基于半导体的电子装置。包含在FEOL区域220的晶体管可以包含如平面晶体管、鳍式场效晶体管(fin field-effect transistors；FinFETs)及/或其他类型的晶体管。鳍式场效晶体管可以包含传统的鳍式场效晶体管、纳米片鳍式场效晶体管(nano-sheet FinFETs)，纳米线鳍式场效晶体管(nano-wire FinFETs)及/或其他类型的鳍式场效晶体管。晶体管可以包含一个或多个形成于基板210中及/或基板210上的源极区或漏极区224，以及金属栅极226。
MEOL区域230可以形成在FEOL区域220上，并且可以将FEOL区域220电连接到BEOL区域240。MEOL区域230可包介电层232和在介电层232中形成的接触导孔(也称为接触插塞)234。接触导孔234可以电连接到FEOL区域220的半导体装置的源极或漏极区224和金属栅极226。接触导孔234可包含一种或多种金属，如钨、钴或钌。
BEOL区域240可以形成在MEOL区域230上。BEOL区域240可以将FEOL区域220的半导体装置电互连，并且可以将FEOL区域220的半导体装置与装置200的外部封装电连接。BEOL区域240可包含一个或多个介电层(例如，介电层242、介电层244及/或一个或多个其他介电层)。BEOL区域240可更包含在一个或多个介电层中形成的金属化层和导孔。金属化层可以提供导孔之间的电气连接。电路导孔可以提供半导体装置之间的互连。密封环导孔可提供保护及/或隔离装置200的内部电路，使其免受裂缝和湿气的影响，并可电连接装置200的多个半导体晶粒。
包含在一个或多个介电层中的单镶嵌结构246可以作为BEOL区域240中金属化层之间的导孔。双镶嵌结构248可以作为BEOL区域240中的金属化层和导孔。单镶嵌结构246和双镶嵌结构248可以包含各种类型的导电材料，如铜、钌或钴。在BEOL区域240的介电层之间可以提供蚀刻停止层(未示)，以方便在BEOL区域240中形成单镶嵌结构246和双镶嵌结构248。
如上所述，图2提供为一示例。其他例子可能与图2的描述不同。
图3是本文所述的示例双镶嵌结构300的示意图。。双镶嵌结构300可以是可包含在装置200中的双镶嵌结构248的一示例。双镶嵌结构300可以包含沟槽302和导孔304。导孔304可以连接到下金属化层306，其可以由铜、钴或其他类型的金属材料形成。下金属化层306可以包含装置200的BEOL区域240的另一个双镶嵌结构的沟槽、BEOL区域240的单镶嵌结构的导孔、装置200的MEOL区域230的接触插塞，或其他互连类型。在下金属化层306和下金属化层306上方的介电层310之间可以提供蚀刻停止层308，以促进双镶嵌结构300的形成。
双镶嵌结构300可以在介电层310中形成，并穿过蚀刻停止层308。沟槽302可包含侧壁312和底表面314。导孔304也可以包含侧壁316和底表面318。侧壁312、底表面314和侧壁316可以包含双镶嵌结构300周围的介电层310的一部分。
导孔304的底表面318可以包含导孔304下方的下金属化层306的一部分。在一些实施例中，导孔304是电路导孔。在这些实施例中，导孔304的底表面318的宽度可以在约10纳米(nm)至约22nm的范围内。在一些实施例中，导孔304是一个密封环导孔。在这些实施例中，导孔304的底表面318的宽度可以在约100纳米到约180纳米的范围内。
氧化钌(RuOx)膜320可以包含在双镶嵌结构300的侧壁312、底表面314和侧壁316上。氧化钌膜320可以提升周围的介电层310与包含在双迭层结构300的侧壁312、底表面314和侧壁316上以及氧化钌膜320上的钌衬层322之间的附着力。通过这种方式，氧化钌膜320最小化及/或防止在沉积钌衬层322期间在钌衬层322中形成不连续性。侧壁312上、底表面314上和侧壁316上的氧化钌膜320的厚度可以在约2埃(以减少或防止氧化钌膜320的不连续性)到约5埃(以实现双镶嵌结构300的低片电阻)的范围内。
钌衬层322可作为铜(Cu)层324的扩散阻障，将此铜(Cu)层填充在钌衬层322上的双镶嵌结构300中(例如，在沟槽302和导孔304中)。通过这种方式，钌衬层322减少或防止铜原子扩散到介电层310和介电层310下方的层。此外，钌衬层322可以降低双镶嵌结构300的整体电阻率，因为膜钌的片电阻低于其他铜扩散阻障层，如氮化钽(TaN)。在侧壁312、底表面314和侧壁316上的钌衬层322的厚度可以在约10埃(以提供足够的铜扩散阻障)到约35埃(以实现双镶嵌结构300的低片电阻)的范围内。
在一些实施例中，如图3中的例子所示，氧化钌膜320和钌衬层322可以形成为从导孔304的底表面318省略。在这些实施例中，铜层324包括直接在导孔304的底表面318上，这为双镶嵌结构300提供低接触电阻。在一些实施例中，在形成钌衬层322的制程中，剩余的钌衬层322在导孔304的底表面318上形成。在这些实施例中，铜层324形成在导孔304的底表面318上的剩余的钌衬层322上。虽然铜的接触电阻低于钌的接触电阻，但导孔304的整体接触电阻仍然相对较低，因为钌的接触电阻低于其他铜扩散阻障层，如氮化钽(TaN)。在底表面318上包含剩余的钌衬层322的实施例中，底表面318上的钌衬层322的厚度可以小于导孔304侧壁316上钌衬层322的厚度的50％，以实现低接触电阻。例如，钌衬层322的厚度可以大于0埃并且小于约8埃，以实现双镶嵌结构300的低接触电阻。
如上所述，图3提供为一示例。其他例子可能与图3的描述不同。
图4A-图4G是本文所述的示例性实施例400的示意图。示例性实施例400可以是形成图3的双镶嵌结构300的一示例。在一些实施例中，一个或多个半导体制程机台102-116进行一个或多个与图4A-图4G有关的描述的制程及/或操作。如图4A所示，双镶嵌结构300可以在下金属化层306上的介电层310中形成。蚀刻停止层308可以包含在介电层310和下金属化层306之间，以促进双镶嵌结构300在介电层310中形成。
如图4B所示，导孔304可以形成在介电层310中。特别是导孔304可以通过介电层310从介电层310的顶表面形成。导孔304可以进一步形成为穿过蚀刻停止层308直到下金属化层306。沉积机台102可在介电层310上形成光阻层，曝光机台104可将光阻层暴露于辐射源以对光阻层进行图案化，显影机台106可将光阻层的部分显影及移除以暴露图案，而蚀刻机台108可蚀刻介电层310和蚀刻停止层308以形成穿过介电层310和蚀刻停止层308的导孔304侧壁316。可以将导孔304蚀刻至下金属化层306上，使下金属化层306的顶面成为导孔304的底表面318。在一些实施例中，光阻移除机台移除光阻层的剩余部分(例如，使用化学剥离剂及/或另一种技术)。
如图4C所示，沟槽302可以在导孔304上方的介电层310中形成。特别是，沟槽302可以从介电层310的顶面形成并进入介电层310的一部分。沉积机台102可在介电层310上形成光阻层，曝光机台104可将光阻层暴露于辐射源以对光阻层进行图案化，显影机台106可显影并移除光阻层的部分以暴露图案，而蚀刻机台108可蚀刻介电层310以在介电层310中形成沟槽302的侧壁312和底表面314。在一些实施例中，光阻移除机台移除光阻层的剩余部分(例如，使用化学剥离剂及/或另一种技术)。
图4B和图4C绘示一示例导孔先行双镶嵌制程(via-first dual damasceneprocedure)，其通过在形成沟槽302之前先形成导孔304来形成双镶嵌结构300。在一些实施例中，在导孔先行双镶嵌制程(trench-first dual damascene procedure)中，通过在形成导孔304之前形成沟槽302(或另一种类型的双镶嵌程序)来形成双镶嵌结构300。
如图4D所示，可以将导孔304的底表面318修改以阻止或防止在底表面318上形成钌衬层322。特别是，预处理机台114可以进行预处理操作以使导孔304的底表面318成为非金属性。预处理操作可包含将导孔304的底表面318浸泡在苯并三唑(benzotriazole；BTA)中一段时间(如1-10分钟)，以使非金属钝化层402形成于底表面318上。可将底表面318浸泡在BTA中，使错合物形成于下金属化层306的金属材料(如铜)与BTA之间(complex)，从而形成钝化层402。钝化层402中的铜-BTA错合物(copper-BTA complex)作为腐蚀抑制剂，并防止或阻止钌前驱物被吸收到导孔304(如下金属化层306)的底表面318。
如图4E所示，钌衬层322可以形成在沟槽302的侧壁312和底表面314上，以及导孔304的侧壁316上。沉积机台102可以通过进行ALD操作或CVD操作以将钌衬层322沉积在侧壁312、底表面314和侧壁316上。沉积机台102可将钌衬层322形成至约10埃至约35埃的厚度。
如上所述，非金属钝化层402阻止或防止钌前驱物被吸收到下金属化层306中。因此，非金属钝化层402可以阻止或防止钌衬层322沉积在导孔304的底表面318上。在一些实施例中，剩余的钌衬层322(例如，小于约8埃)在底表面318上形成。
如图4F所示，在形成钌衬层322之后，可以将钝化层402从导孔304的底表面318移除。等离子体机台116可以进行等离子体处理操作，以使用基于氨的等离子体、基于氧的等离子体、基于氢的等离子体或包含另一种离子类型的等离子体将钝化层402从底表面318上移除。例如，等离子体机台116可以用氨离子、氧离子或另一种离子类型撞击钝化层402，以从底表面318上溅射蚀刻钝化层402，从而使底表面318重新成为金属性。可以进行退火以汽化钝化层402的移除材料，可以从等离子体机台116的处理室中将汽化的材料抽真空。使导孔304的底表面318恢复金属特性可以提升底表面318的铜或钴与要填充在双镶嵌结构300中的铜层324之间的金属间的附着力(metal-to-metal adhesion)，这可以最小化或防止铜层324中空隙和其他缺陷的形成。
在等离子体处理操作期间，等离子体可通过侧壁312、底表面314和侧壁316上的钌衬层322穿透到周围的介电层310。等离子体可与介电层310的低k介电材料发生反应，从而导致表面碳从介电层310中移除。因此，侧壁312、底表面314和侧壁316变得富含二氧化硅(SiO2)。二氧化硅中的氧很容易与侧壁312、底表面314和侧壁316上的钌衬层322中的钌结合，以直接在介电层310和钌衬层322之间的侧壁312、底表面314和侧壁316上自体形成(self-formation)氧化钌膜320。这种氧化钌膜320的自体形成提升了介电层310和钌衬层322之间的附着力，这有助于最小化或防止钌衬层322形成不连续性。
如图4G所示，铜层324可以在双镶嵌结构300的剩余体积中形成(例如，在导孔304和沟槽302中)，这使双镶嵌结构300被铜填充。在一些实施例中，电镀机台112进行电镀操作(例如，电镀操作或无电解电镀操作)以使铜在导孔304和沟槽302中的钌衬层322上产生铜层324。在一些实施例中，沉积机台102进行PVD操作以在钌衬层322上沉积铜晶种层，而电镀机台112进行电镀操作以在铜晶种层上形成铜层324。在一些实施例中，在电镀操作之前或之后进行回焊操作(reflow operation)。回焊操作可包含加热铜层324(例如，加热到400摄氏度或更高)以允许铜层324流动。这使铜层324填充任何空隙或消除任何可能在电镀操作中形成的材料岛状物。在一些实施例中，双镶嵌结构300在电镀操作中加热，使回焊操作和电镀操作同时进行。在一些实施例中，可以进行多次电镀操作及/或多次回焊操作，以使用铜层324来填充双镶嵌结构300。在电镀操作和回焊操作之后，平坦化机台110可以进行CMP操作来平坦化铜层324。
如上所述，图4A-图4G提供为一示例。其他例子可能与图4A-图4G的描述不同。在一些实施例中，与图4A-图4G相关描述的制程技术可用于形成单镶嵌结构，例如在接触插塞上的M0 BEOL金属化层(例如，最接近MEOL区域230的金属化层)中的导孔。在这些实施例中，导孔304的侧壁316和底表面318可以在介电层310中形成，可以将底表面318修改成如上述的非金属性，可以将钌衬层322沉积在导孔304的侧壁316上。在钌衬层322(包含形成氧化钌膜320)形成之后，底表面318可以恢复成金属性，并且导孔304可以在钌衬层322上填充铜层324。底表面318的修改在介电层310上提供无钌衬层选择性的同时，造成接触插塞上的无底钌衬层(bottom-less ruthenium liner)322。
图5是本文所述的示例双镶嵌结构500的示意图。双镶嵌结构500可以是可包含在装置200中的双镶嵌结构248的一示例。双镶嵌结构500可以包含沟槽502和导孔504。导孔504可以连接到下金属化层506，其可以由铜、钴或其他类型的金属材料形成。下金属化层506可以包含装置200的BEOL区域240的另一个双镶嵌结构的沟槽、BEOL区域240的单镶嵌结构的导孔、装置200的MEOL区域230的接触插塞，或其他互连类型。可以在下金属化层506和下金属化层506上方的介电层510之间提供蚀刻停止层508，以促进双镶嵌结构500的形成。
双镶嵌结构500可以在介电层510中形成并穿过蚀刻停止层508。沟槽502可包含侧壁512和底表面514。导孔504也可以包含侧壁516和底表面518。侧壁512、底表面514和侧壁516可以包含围绕双镶嵌结构500的介电层510的部分。
导孔504的底表面518可以包含导孔504下方的下金属化层506的一部分。在一些实施例中，导孔504是电路导孔。在这些实施例中，对于M0层导孔，导孔504的底表面518的宽度可以在约8纳米至约12纳米的范围内，或者对于M1-M3层导孔(例如，M0层以上的金属化层)，其可以在约10纳米至约22纳米的范围内。在一些实施例中，导孔504是密封环导孔。在这些实施例中，导孔504的底表面518的宽度可以在约100纳米到约180纳米的范围内。
氧化钌(RuOx)膜520可以包含在双镶嵌结构500的侧壁512、底表面514和侧壁516上。氧化钌膜520可以提升周围的介电层510与包含在双镶嵌结构500的侧壁512、底表面514和侧壁516上的以及氧化钌膜520上的钌衬层522之间的附着力。通过这种方式，氧化钌膜520减少及/或防止在沉积钌衬层522期间在钌衬层522中形成不连续性。侧壁512上、底表面514上和侧壁516上的氧化钌膜520的厚度可以在约5埃(以最小化或防止氧化钌膜520的不连续性)到约10埃(以实现双镶嵌结构500的低片电阻)的范围内。
钌衬层522可作为铜(Cu)层524的扩散阻障，此铜(Cu)层填充在钌衬层522上的双镶嵌结构500中(例如，在沟槽502和导孔504中)。通过这种方式，钌衬层522减少或防止铜原子扩散到介电层510中和介电层510下方的层。此外，钌衬层522可以降低双镶嵌结构500的整体电阻率，因为膜钌的片电阻比其他铜扩散阻障层如氮化钽(TaN)低。在侧壁512、底表面514和侧壁516上的钌衬层522的厚度可以在约5埃(以提供足够的铜扩散阻障)到约25埃(以实现双镶嵌结构500的低片电阻)的范围内。
在一些实施例中，氧化钌膜520和钌衬层522可以形成为从导孔504的底表面518省略，如图5的示例所示。在这些实施例中，铜层524直接包含在导孔504的底表面518上，这为双镶嵌结构500提供了低接触电阻。在一些实施例中，在形成氧化钌膜520期间，在导孔504的底表面518上形成剩余的氧化钌膜520，并且在形成钌衬层522期间在底表面518上形成剩余的钌衬层。在这些实施例中，铜层524形成在剩余的氧化钌膜520上，剩余的钌衬层522形成在导孔504的底表面518上。虽然铜的接触电阻低于钌的接触电阻，但导孔504的整体接触电阻仍然相对较低，因为剩余的氧化钌很小，而且钌的接触电阻低于其他铜扩散阻障层，如氮化钽(TaN)。
在底表面518上包含剩余的钌衬层522的实施例中，底表面518上的钌衬层522的厚度可以小于导孔504的侧壁516上的钌衬层522的厚度的50％，以实现低接触电阻。例如，钌衬层522的厚度可以大于0埃且小于约10埃，以实现双镶嵌结构500的低接触电阻。在底表面518上包含剩余的氧化钌膜520的实施例中，底表面518上的氧化钌膜520的厚度可以大于0埃且小于约3埃，以使氧化钌对双镶嵌结构500的接触电阻的影响最小化。
如如上所述，图5提供为一示例。其他例子可能与图5的描述不同。
图6A-图6H是本文所述的示例性实施例600的示意图。示例性实施例600可以是形成图5的双镶嵌结构500的一示例。在一些实施例中，一个或多个半导体制程机台102-116进行一个或多个与图6A-图6H有关的描述的制程及/或操作。如图6A所示，双镶嵌结构500可以在下金属化层506上方的介电层510中形成。蚀刻停止层508可以包含在介电层510和下金属化层506之间，以促进双镶嵌结构500在介电层510中形成。
如图6B所示，沟槽502可以在介电层510中形成。特别是，可以从介电层510的顶面至介电层510的一部分形成沟槽502。沉积机台102可以在介电层510上形成光阻层，曝光机台104可以将光阻层暴露于辐射源以对光阻层进行图案化，显影机台106可以显影并移除光阻层的部分以暴露图案，而蚀刻机台108可以蚀刻介电层510以在介电层510中形成沟槽502的侧壁512和底表面514。在一些实施例中，光阻移除机台移除光阻层的剩余部分(例如，使用化学剥离剂及/或另一种技术)。
如图6C所示，导孔504可以在沟槽502的底表面514的一部分中的介电层510形成。特别是，导孔504可以从介电层510中的沟槽502的底表面514形成并穿过介电层510。导孔504可以进一步形成，其穿过蚀刻停止层508并到下金属化层506。沉积机台102可在介电层510上形成光阻层，曝光机台104可将光阻层暴露于辐射源以对光阻层进行图案化，显影机台106可将光阻层的部分显影并移除以暴露图案，并且蚀刻机台108可蚀刻介电层510和蚀刻停止层508以形成穿过介电层510和蚀刻停止层508的导孔504的侧壁516。可以将导孔504蚀刻到下金属化层506上，使得下金属化层506的顶面是导孔504的底表面518。在一些实施例中，光阻移除机台移除光阻层的剩余部分(例如，使用化学剥离剂及/或另一种技术)。
图6B和图6C绘示了沟槽先行双镶嵌程序的例子，通过在形成导孔504之前形成沟槽502来形成双镶嵌结构500。在一些实施例中，在导孔先行双镶嵌程序中，通过在形成沟槽502之前形成导孔504(或另一种类型的双镶嵌程序)来形成双镶嵌结构500。
如图6D所示，可以修改导孔504的底表面518以抵制或防止钌衬层522在底表面518上形成。特别是，预处理机台114可以进行预处理操作以使导孔504的底表面518成为非金属性。此预处理操作可包含将导孔504的底表面518浸泡在苯并三唑(BTA)中一段时间，以使非金属钝化层602在底表面518上形成。可以将底表面518浸泡在BTA中，这使错合物在下金属化层506的金属材料(例如铜)和BTA之间形成，从而形成钝化层602。钝化层602中的铜-BTA错合物作为腐蚀抑制剂，防止或阻止钌前驱物被吸收到导孔504(如下金属化层506)的底表面518中。
如图6E所示，氧化钌膜520可以形成在沟槽502的侧壁512和底表面514上，以及导孔504的侧壁516上。沉积机台102可以通过进行ALD操作或CVD操作以将氧化钌膜520直接沉积在侧壁512上、底表面514上和侧壁516上。沉积机台102可以在侧壁512、底表面514和侧壁516上形成氧化钌膜520，其厚度在约5埃至约10埃的范围内。氧化钌膜520可以沉积在侧壁512、底表面514和侧壁516上，以精确控制氧化钌膜520的形成，并最小化氧化钌膜520的厚度变化。
如上所述，非金属钝化层602阻止或防止钌前驱物被吸收到下金属化层506中。因此，非金属钝化层602可以阻止或防止氧化钌膜520中的钌前驱物被吸收到导孔504的底表面518中。在一些实施例中，在底表面518上形成剩余的氧化钌膜520(例如，小于约3埃)。
如图6F所示，钌衬层522可以形成在沟槽502的侧壁512和底表面514上的氧化钌膜520上，以及在导孔504的侧壁516上的氧化钌膜520上。沉积机台102可以通过进行ALD操作或CVD操作来沉积钌衬层522。沉积机台102可以在沟槽502的侧壁512和底表面514上的氧化钌膜520上，以及在导孔504的侧壁516上的氧化钌膜520上形成钌衬层522，其厚度在约5埃到约25埃的范围内。
如上所述，非金属钝化层602阻止或防止钌前驱物被吸收到下金属化层506中。因此，非金属钝化层602可以阻止或防止钌衬层522沉积在导孔504的底表面518上。在一些实施例中，剩余的钌衬层522(例如，小于约10埃)形成在底表面518上。
如图6G所示，在形成氧化钌膜520和形成钌衬层522之后，可以将钝化层602从导孔504的底表面518上移除。等离子体机台116可以使用基于氨的等离子体、基于氧的等离子体、基于氢的等离子体或包括另一种离子类型的等离子体来进行等离子体处理操作，以将钝化层602从底表面518移除。例如，等离子体机台116可以用氨离子、氧离子或另一种离子类型撞击钝化层602，以从底表面518上溅射蚀刻钝化层602，从而使底表面518重新成为金属性。可以进行退火以汽化钝化层602的移除材料，可以从等离子体机台116的处理室中将汽化的材料抽真空。使导孔504的底表面518恢复金属特性可以提升底表面518的铜或钴与要填充在双镶嵌结构500中的铜层524之间的金属间附着力，这最小化或防止在铜层524中形成空隙、岛状物和其他缺陷。
如图6H所示，铜层524可以在双镶嵌结构500的剩余体积中形成(例如，在导孔504和沟槽502中)，这使双镶嵌结构500被铜填充。沉积机台102可进行沉积操作及/或电镀机台112可进行电镀操作(例如，电镀操作或无电解电镀操作)，以使铜在导孔504和沟槽502中的钌衬层522上产生铜层524。回焊操作可包含加热铜层524以允许铜层524流动。这使铜层524填充任何空隙或消除任何可能在电镀操作中形成的材料岛状物。在一些实施例中，双镶嵌结构500在电镀操作中加热，使回焊操作和电镀操作同时进行。在一些实施例中，可以进行多个电镀操作及/或多个回焊操作，以用铜层524填充双镶嵌结构500。在电镀操作和回焊操作之后，平坦化机台110可以进行CMP操作来平坦化铜层524。
如上所述，图6A-图6H提供为一示例。其他例子可能与图6A-图6H的描述不同。在一些实施例中，所述与图6A-图6H相关的制程技术可用于形成单镶嵌结构，例如在接触插塞上的M0 BEOL金属化层(例如，最接近MEOL区域230的金属化层)中的导孔。在这些实施例中，导孔504的侧壁516和底表面518可以在介电层510中形成，可以将底表面518修改成如上述的非金属性，可以将氧化钌膜520沉积在导孔504的侧壁516上。可以将钌衬层522沉积在氧化钌膜520上，在钌衬层522形成后底表面518可以恢复为金属性，并且导孔504可以在钌衬层522上填充铜层524。底表面518的修改在介电层510上提供无钌衬层选择性的同时，造成接触插塞上的无底钌衬层522。
图7是本文所述的示例双镶嵌结构700的示意图。双镶嵌结构700可以是可包含在装置200中的双镶嵌结构248的一示例。双镶嵌结构700可以包含沟槽702和导孔704。导孔704可以连接到下金属化层706，其可以由铜、钴或其他类型的金属材料形成。下金属化层706可以包含装置200的BEOL区域240中的另一个双镶嵌结构的沟槽、BEOL区域240中的单镶嵌结构的导孔、装置200的MEOL区域230中的接触插塞，或其他互连类型。在下金属化层706和下金属化层706上方的介电层710之间可以提供蚀刻停止层708，以促进双镶嵌结构700的形成。
双镶嵌结构700可以在介电层710中形成并穿过蚀刻停止层708。沟槽702可包含侧壁712和底表面714。导孔704也可包含侧壁716和底表面718。侧壁712、底表面714和侧壁716可包含围绕双镶嵌结构700的介电层710的部分。
导孔704的底表面718可以包含导孔704下方的下金属化层706的一部分。在一些实施例中，导孔704是电路导孔。在这些实施例中，对于M0层导孔，导孔704的底表面718的宽度可以在约8纳米至约12纳米的范围内，或者对于M1-M3层导孔(例如，M0层以上的金属化层)，其可以在约10纳米至约22纳米的范围内。在一些实施例中，导孔704是密封环导孔。在这些实施例中，导孔704的底表面718的宽度可在约100纳米至约180纳米的范围内。
氧化钌(RuOx)膜720可以包含在双镶嵌结构700的侧壁712、底表面714和侧壁716上。氧化钌膜720可以提升周围的介电层710与包含在双镶嵌结构700的侧壁712、底表面714和侧壁716上以及氧化钌膜720上的钌衬层722之间的附着力。通过这种方式，氧化钌膜720减少及/或防止在沉积钌衬层722期间在钌衬层722中形成不连续性。侧壁712上、底表面714上和侧壁716上的氧化钌膜720的厚度可以在约5埃(以最小化或防止氧化钌膜720中的不连续性)到约10埃(以实现双镶嵌结构700的低片电阻)的范围内。
钌衬层722可作为铜(Cu)层724的扩散阻障，此铜(Cu)层填充在钌衬层722上的双镶嵌结构700中(例如，在沟槽702和导孔704中)。通过这种方式，钌衬层722减少或防止铜原子扩散到介电层710中和介电层710下方的层。此外，钌衬层722可以降低双镶嵌结构700的整体电阻率，因为膜钌的片电阻比其他铜扩散阻障层如氮化钽(TaN)低。在装置200的BEOL区域240的M2层或M3层中，侧壁712、底表面714和侧壁716上的钌衬层722的厚度可以在约5埃(以提供足够的铜扩散阻障)到约15埃(以实现双镶嵌结构700的低片电阻)的范围内，并且在BEOL区域240的M1层中可以在约10埃到约35埃的范围内。
钌衬层722可以进一步包含在导孔704的底表面718上，并且可以填充导孔704中的体积的一部分。由于用于沉积导孔704中的铜层724的电镀制程，在导孔704中沉积铜层724可能造成铜层724中的空隙、岛状物和其他不连续性。钌衬层722可在超保形(super-conformal)(例如，由下而上)的沉积制程中形成在导孔704中，这可能导致相对于铜层724沉积制程的更少的空隙和其他不连续性，并可能实现较低的深宽比。导孔704的底表面718上的钌衬层722的厚度可以大于在侧壁712上、底表面714上和侧壁716上的钌衬层722的厚度，以最小化及/或防止空隙和其他不连续性的形成，并减少要在导孔704中形成的铜层724的数量。在侧壁712、底表面714和侧壁716上的钌衬层722可以形成得比导孔704的底表面718上的钌衬层722还薄，因为氧化钌膜720提升钌衬层722和介电层710之间的附着力，从而减少不连续性形成的可能性。
对于电路导孔，导孔704的底表面718上的钌衬层722的厚度可以在约20埃到约60埃的范围内，以使钌衬层722和铜层724中形成空隙和其他不连续性的可能性最小化(例如，通过减少需要填充导孔704的铜材料的量)。在一些实施例中，用于密封环导孔的导孔704的底表面718上的钌衬层722的厚度可以在电路导孔的底表面718上的钌衬层722的厚度的约50％至约80％的范围内(例如，在约16埃至约48埃的范围内)。在一些实施例中，由于钌衬层722的超适形沉积制程，底表面718上的钌衬层722与密封环导孔704的侧壁716上的钌衬层722之间的过渡角(transition angle)可在约30度至约60度的范围内。
在一些实施例中，可以形成氧化钌膜720，以使其从导孔704的底表面718省略，如图7的示例子所示。在这些实施例中，钌衬层722直接包含在导孔704的底表面718上，而铜层724部分地填充在钌衬层722上的导孔704。在一些实施例中，在形成氧化钌膜720期间，在导孔704的底表面718上形成了剩余的氧化钌膜720。在底表面718上包含剩余的氧化钌膜720的实施例中，底表面718上的氧化钌膜720的厚度可以大于0埃且小于约5埃，以使氧化钌对双镶嵌结构700的接触电阻的影响最小化。
如上所述，图7提供为一示例。其他例子可能与图7的描述不同。
图8A-图8G是本文所述的示例实施方式的示意图。示例性实施例800可以是形成图7的双镶嵌结构700的一示例。在一些实施例中，一个或多个半导体制程机台102-116进行一个或多个与图8A-图8G有关的描述的制程及/或操作。如图8A所示，双镶嵌结构700可以在下金属化层706上方的介电层710中形成。蚀刻停止层708可以包含在介电层710和下金属化层706之间，以促进在介电层710中形成双镶嵌结构700。
如图8B所示，双镶嵌结构700的沟槽702和导孔704可以在介电层710中形成。如上所述，一个或多个半导体制程机台102-116可以通过进行上述的导孔先行双镶嵌制程、沟槽先行双镶嵌制程，或另一种双镶嵌制成来形成介电层710中的沟槽702和导孔704。
如图8C所示，可以将导孔704的底表面718修改以抵制或防止在底表面718上形成钌衬层722。特别是，预处理机台114可以进行预处理操作以使导孔704的底表面718成为非金属性。此预处理操作可包含将导孔704的底表面718浸泡在苯并三唑(BTA)中一段时间，以使非金属钝化层602在底表面718上形成。底表面718可以浸泡在BTA中，使错合物形成于下金属化层706的金属材料(如铜)和BTA之间，从而形成钝化层802。钝化层802中的铜-BTA错合物作为腐蚀抑制剂，并防止或阻止钌前驱物被吸收到导孔704的底表面718(如下金属化层706)。
如图8D所示，氧化钌膜720可以形成在沟槽702的侧壁712和底表面714上，以及导孔704的侧壁716上。沉积机台102可以通过进行ALD操作或CVD操作将氧化钌膜720直接沉积在侧壁712、底表面714和侧壁716上。沉积机台102可以在侧壁712、底表面714和侧壁716上形成氧化钌膜720，其厚度在约5埃至约10埃的范围内。氧化钌膜720可以沉积在侧壁712、底表面714和侧壁716上，以精确控制氧化钌膜720的形成，并最小化氧化钌膜720的厚度变化。
如上所述，非金属钝化层802阻止或防止钌前驱物被吸收到下金属化层706中。相应地，非金属钝化层802可以阻止或防止氧化钌膜720中的钌前驱物被吸收到导孔704的底表面718中。在一些实施例中，在底表面718上形成剩余的氧化钌膜720(例如，小于约5埃)。
如图8E所示，在形成氧化钌膜720之后，可以将钝化层802从导孔704的底表面718上移除。等离子体机台116可以使用基于氨的等离子体、基于氧的等离子体、基于氢的等离子体或包含另一种离子类型的等离子体来进行等离子体处理操作，以将钝化层802从底表面718移除。例如，等离子体机台116可以用氨离子、氧离子或另一种离子类型撞击钝化层802，以从底表面718上溅射蚀刻钝化层802，从而使底表面718重新成为金属性。可以进行退火以汽化钝化层802的移除材料，可以从等离子体机台116的处理室将汽化的材料抽真空。使导孔704的底表面718恢复金属特性，可以提升底表面718的铜或钴与要在底表面718上形成的钌衬层722中的钌(其为过渡金属)之间的金属间附着力，这最小化或防止在钌衬层722中形成空隙和其他缺陷。
如图8F所示，钌衬层722可以在等离子体处理操作之后形成在底表面718上。钌衬层722可以形成在沟槽702的侧壁712和底表面714上的氧化钌膜720上，以及在导孔704的侧壁716上的氧化钌膜720上。钌衬层722也可以直接形成在导孔704的底表面718上。沉积机台102可以通过进行ALD操作或CVD操作来沉积钌衬层722。沉积机台102可以在沟槽702的侧壁712和底表面714上的氧化钌膜720上，以及在导孔704的侧壁716上的氧化钌膜720上形成钌衬层722，其厚度在约10埃至约35埃的范围内。沉积机台102可以在导孔704的底表面718上形成钌衬层722，其厚度在约16埃到约60埃的范围内。
如图8G所示，铜层724可以在双镶嵌结构700的剩余体积中(例如，在导孔704和沟槽702中)形成在钌衬层722上，这使双镶嵌结构700被铜填充。沉积机台102可进行沉积操作及/或电镀机台112可进行电镀操作(例如，电镀操作或无电解镀操作)，以使铜在导孔704和沟槽702中的钌衬层722上产生铜层724。回焊操作可包含加热铜层724以使铜层724流动。这使铜层724填充任何空隙或消除任何可能在电镀操作中形成的材料岛状物。在一些实施例中，双镶嵌结构700在电镀操作中加热，从而使回焊操作和电镀操作同时进行。在一些实施例中，可以进行多个电镀操作及/或多个回焊操作，以用铜层724填充双镶嵌结构700。在电镀操作和回焊操作之后，平坦化机台110可以进行CMP操作来平坦化铜层724。
如上所述，图8A-图8G提供为一示例。其他例子可能与图8A-图8G的描述不同。在一些实施例中，所述与图8A-图8G相关制程技术可用于形成单镶嵌结构，例如在M0 BEOL金属化层(例如，最接近MEOL区域230的金属化层)。在这些实施例中，导孔704的侧壁716和底表面718可以在介电层710中形成，可以将底表面718修改成如上述的非金属性，可以将氧化钌膜720沉积在导孔704的侧壁716上。在形成氧化钌膜720后，底表面718可恢复为金属，钌衬层722可沉积在底表面718上和侧壁716上的氧化钌膜720上，并且导孔704的剩余体积可用在钌衬层722上的铜层724填充。
图9是装置900的示例元件的示意图。在一些实施例中，半导体制程机台102-116及/或晶圆/晶片运输机台118中的一个或多个可以包含一个或多个装置900及/或装置900的一个或多个元件。如图9所示，装置900可以包含总线(bus)910、处理器920、存储器930、存储元件940、输入元件950、输出元件960和通信元件970。
总线910包含使装置900的元件之间进行有线及/或无线通信的元件。处理器920包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、场效可规划栅极阵列(field-programmable gate array)、特定应用集成电路及/或其他类型的处理元件。处理器920是以硬件、固件或硬件和软件的组合来实现。在一些实施例中，处理器920包含一个或多个能够被程序设计以执行功能的处理器。存储器930包含随机存取存储器、只读存储器及/或另一种类型的存储器(例如，快闪存储器、磁存储器及/或光学存储器)。
存储元件940存储与装置900操作相关的信息及/或软件。例如，存储元件940可以包含硬盘驱动器、磁性磁盘机、光盘驱动器、固态磁盘机、光盘、数字多功能光盘及/或另一种类型的非暂态电脑可读介质(non-transitory computer-readable medium)。输入元件950使装置900能够接收输入，例如使用者输入及/或感应输入。例如，输入元件950可以包含触控屏幕、键盘、鼠标、按钮、麦克风、开关、感测器、全球定位系统元件、加速度计、陀螺仪及/或致动器。输出元件960使得装置900能够提供输出，例如通过显示器、扬声器及/或一个或多个发光二极管。通信元件970使得装置900能够与其他装置进行通信，例如通过有线连接及/或无线连接。例如，通信元件970可以包含接收器、发射器、收发器、数据机、网络接口卡及/或天线。
装置900可以进行本文所述的一个或多个制程。例如，非暂态电脑可读介质(例如，存储器930及/或存储元件940)可以存储由处理器920执行的一组指令(例如，一个或多个指令、代码、软件代码及/或程序码)。处理器920可进行上述组指令以进行本文所述的一个或多个制程。在一些实施例中，由一个或多个处理器920进行上述组指令，使一个或多个处理器920及/或装置900进行本文所述的一个或多个制程。在一些实施例中，固线式电路可代替指令或与指令结合使用以进行本文所述的一个或多个制程。因此，本文所述的实施例不限于硬件电路和软件的任何具体组合。
图9中所示的元件的数量和排列提供为一示例。装置900可以包含额外的元件、更少的元件、不同的元件或与图9所示的元件不同的配置。此外，或替代地，装置900的一组元件(例如，一个或多个元件)可以进行描述为由装置900的另一组元件进行的一个或多个功能。
图10是与装置中的铜互连的钌衬层相关的示例制程1000的流程图。在一些实施例中，图10的一个或多个制程区块可由一个或多个半导体制程机台(例如，一个或多个半导体制程机台102-116)进行。此外，或替代地，图10的一个或多个处理区块可以由装置900的一个或多个元件进行，例如处理器920、存储器930、存储元件940、输入元件950、输出元件960及/或通信元件970。
如图10所示，制程1000可以包含在装置的一个或多个介电层中形成双镶嵌结构，其中此双镶嵌结构包含导孔和导孔上方的沟槽(区块1010)。例如，如上所述，一个或多个半导体制程机台可以在装置(例如，装置200)的一个或多个介电层(例如，介电层242、244、310、510及/或710)中形成双镶嵌状结构(例如，双镶嵌状结构248、300、500及/或700)。在一些实施例中，双镶嵌结构包含导孔(例如，导孔304、504及/或704)和导孔上方的沟槽(例如，沟槽302、502及/或702)。
如图10进一步所示，制程1000可以包含在导孔的底表面上进行预处理操作以使导孔的底表面成为非金属性(区块1020)。例如，如上所述，一个或多个半导体制程机台可以对导孔的底表面(例如，底表面318、518及/或718)进行预处理操作，以使导孔的底表面成为非金属性。
如图10进一步所示，制程1000可以包含在导孔的侧壁和沟槽的侧壁上形成钌衬层(区块1030)。例如，如上所述，一个或多个半导体制程机台可以在导孔的侧壁(例如侧壁316、516及/或716)和沟槽的侧壁(例如侧壁312、512及/或712)上形成钌衬层(例如钌衬层322、522及/或722)。
如图10进一步所示，制程1000可以包含在形成钌衬层之后，在导孔的底表面上进行等离子体处理操作，以使导孔的底表面成为金属性(区块1040)。例如，如上所述，一个或多个半导体制程机台可以在形成钌衬层后，对导孔的底表面进行等离子体处理操作，以使导孔的底表面成为金属性。
如图10中进一步所示，制程1000可以包含在等离子体处理操作之后用铜层填充导孔和沟槽(区块1050)。例如，如上所述，一个或多个半导体制程机台可以在等离子体处理操作之后用铜层(例如，铜层324、524及/或724)填充导孔和沟槽。
制程1000可包含额外的实施例，例如任何单一的实施例或下文描述的实施例的任何组合，及/或与本文其他地方描述的一个或多个其他制程有关的实施例。
在第一实施例中，进行预处理操作，包含将导孔的底表面浸入苯并三唑(BTA)中以在导孔的底表面上形成非金属钝化层。在第二实施例中，单独或与第一实施例结合，为非金属的导孔的底表面阻止了钌衬层的钌前驱物被吸收到导孔的底表面，并且为金属的导孔的底表面提升了铜层与导孔的底表面之间的附着力。
在第三实施例中，单独或与第一和第二实施例中的一个或多个结合，进行等离子体处理操作，包含使用基于氨的等离子体、基于氧的等离子体或基于氢的等离子体进行等离子体处理操作，并且等离子体处理操作导致等离子体穿透钌衬层，以及从一个或多个介电层移除表面碳。在第四实施例中，单独或与一个或多个第一至第三实施例结合，从一个或多个介电层中移除表面碳造成一个或多个介电层的富氧表面，其中富氧表面促进在一个或多个介电层和钌衬层之间形成氧化钌层。
在第五实施例中，单独或与第一至第四实施例中的一个或多个结合，制程1000包含将氧化钌膜(例如。氧化钌膜520及/或720)沉积在导孔的侧壁和沟槽的侧壁上，其中在导孔的侧壁和沟槽的侧壁上形成钌衬层，包含在导孔的侧壁上的氧化钌膜和沟槽的侧壁上的氧化钌膜上形成钌衬层。在第六实施例中，单独或与第一至第五实施例中的一个或多个结合，氧化钌膜的厚度在约5埃至约10埃的范围内，其中钌衬层的厚度在约5埃至约25埃的范围内。在第七实施例中，单独或与第一至第六实施例中的一个或多个结合，导孔的底表面的钌衬层的厚度等于或小于约8埃。
尽管图10显示了制程1000的示例性区块，但在一些实施例中，制程1000可以包含额外的区块、更少的区块、不同的区块或与图10所述不同排列的区块。此外，或替代地，制程1000的两个或更多的区块可以平行地进行。
图11是与装置中铜互连的钌衬层相关的示例制程1100的流程图。在一些实施例中，图11的一个或多个制程区块可以由一个或多个半导体制程机台(例如，一个或多个半导体制程机台102-116)进行。此外，或替代地，图11的一个或多个处理区块可以由装置900的一个或多个元件进行，例如处理器920、存储器930、存储元件940、输入元件950、输出元件960及/或通信元件970。
如图11所示，制程1100可以包含在装置的一个或多个介电层中形成双镶嵌结构，其中此双镶嵌结构包含导孔和导孔上方的沟槽(区块1110)。例如，如上所述，一个或多个半导体制程机台可以在装置(200)的一个或多个介电层(例如，介电层242、244及/或710)中形成双镶嵌结构(例如，双镶嵌结构248及/或700)。在一些实施例中，双镶嵌结构包含一个导孔(例如，导孔704)和导孔上方的沟槽(例如，沟槽702)。
如图11进一步所示，制程1100可以包含在导孔的底表面上进行预处理操作以使导孔的底表面成为非金属性(区块1120)。例如，一个或多个半导体制程机台可以对导孔的底表面(例如，底表面718)进行预处理操作，以使导孔的底表面成为非金属性，如上所述。
如图11进一步所示，制程1100可以包含在预处理操作之后，在导孔的侧壁和沟槽的侧壁上形成氧化钌膜(区块1130)。例如，如上面所述，一个或多个半导体制程机台可以在预处理操作之后，在导孔的侧壁(例如，侧壁716)和沟槽的侧壁(例如，侧壁712)上形成氧化钌膜(例如，氧化钌膜720)。
如图11进一步所示，制程1100可以包含在形成氧化钌膜之后，在导孔的底表面上进行等离子体处理操作，以使导孔的底表面成为金属性(区块1140)。例如，如上所述，一个或多个半导体制程机台可以在形成氧化钌膜之后，对导孔的底表面进行等离子体处理操作，使导孔的底表面成为金属性。
如图11进一步所示，制程1100可以包含在等离子体处理操作之后，在氧化钌膜上和导孔的底表面上形成钌衬层(区块1150)。例如，如上所述，一个或多个半导体制程机台可以在等离子体处理操作之后，在氧化钌膜上和导孔的底表面上形成钌衬层(例如钌衬层722)。
如图11进一步所示，制程1100可以包含在沟槽中的钌衬层上形成铜层(区块1160)。例如，如上所述，一个或多个半导体制程机台可以在沟槽中的钌衬层上形成铜层(例如，铜层724)。
制程1100可含额外的实施例，例如下文描述的任何单一实施例或任何实施例的组合及/或与本文其他地方描述的一个或多个其他制程相关的实施例。
在第一个实施例中，为金属性的导孔的底表面提升钌衬层和导孔的底表面之间的附着力。在第二种实施例中，单独或与第一种实施例结合，为非金属性的导孔的底表面阻止氧化钌膜的钌前驱物被吸收到导孔的底表面。在第三个实施例中，单独或与第一和第二实施例中的一个或多个结合，制程1100包含在导孔中部分地形成铜层。在第四个实施例中，单独或与第一至第三实施例中的一个或多个结合，形成钌衬层，包含在导孔的底表面上形成钌衬层，其厚度约等于或大于氧化钌膜上的钌衬层的厚度。
尽管图11显示了制程1100的示例区块，但在一些实施例中，制程1100可以包含比图11所述的更多的区块、更少的区块、不同的区块、或不同排列的区块。此外，或替代地，制程1100的两个或更多的区块可以平行地进行。
如此一来，钌和氧化钌可用于单镶嵌制程及/或双镶嵌制程，以形成电子装置的BEOL金属化层和导孔。形成钌衬层可使BEOL金属化层和导孔达到低接触电阻和低片电阻，提升BEOL金属化层和导孔中各层和材料之间的附着力，及/或减少或消除BEOL金属化层和导孔中的缺陷(如空隙和不连续性)。这可以提高电子装置的电气性能，并可以提高制造产量。
如上文更详细地描述，本文所述的一些实施例提供了一种装置，包括：双镶嵌结构，包含在一个或多个介电层中，包含导孔及沟槽；氧化钌膜，直接位于导孔的多个侧壁，且直接位于沟槽的多个侧壁；钌衬层，位于导孔的多个侧壁上的氧化钌膜上，且位于沟槽的多个侧壁上的氧化钌膜上；以及铜层，位于导孔中以及沟槽中的钌衬层上。
在一实施例中，钌衬层包含在导孔的底表面及铜层之间的底表面上。在一实施例中，导孔的底表面上的钌衬层的厚度大于约0埃并且小于约10埃。在一实施例中，导孔的底表面上的钌衬层的厚度小于在导孔的多个侧壁上的钌衬层的厚度的约50％。在一实施例中，导孔的底表面上的钌衬层的厚度在约16埃以及约48埃的范围之间。在一实施例中，导孔的底表面上的钌衬层的厚度约等于或大于在导孔的多个侧壁上的钌衬层的厚度。在一实施例中，氧化钌膜直接位于沟槽的底表面上；其中钌衬层位于在沟槽的底表面上的氧化钌膜上方；其中氧化钌膜的厚度在约2埃至约5埃的范围内；以及其中钌衬层的厚度在约10埃至约35埃的范围内。
如上文更详细地描述，本文所述的一些实施例提供了一种半导体装置的制造方法，包括：在装置的一个或多个介电层中形成双镶嵌结构，其中双镶嵌结构包含导孔及在导孔上的沟槽；在导孔的底表面上进行预处理操作，以使导孔的底表面成为非金属的；在导孔的多个侧壁及沟槽的多个侧壁上形成钌衬层；在形成钌衬层后，在导孔的底表面上进行等离子体处理操作，以使导孔的底表面成为金属的；以及在等离子体处理操作后，以铜层来填充导孔及沟槽。
在一实施例中，进行预处理操作的步骤包含：将此导孔的底表面浸入苯并三唑(benzotriazole；BTA)中，以使非金属的钝化层形成于导孔的底表面上。在一实施例中，作为非金属的导孔的底表面阻止钌衬层的钌前驱物被吸收至导孔的底表面中；以及其中作为金属的导孔的底表面提高铜层与导孔的底表面之间的粘着性。在一实施例中，进行等离子体处理操作的步骤包含：以氨基(ammnonia-based)等离子体、氧基等离子体、或氢基等离子体来进行等离子体处理操作；以及其中等离子体处理操作使等离子体穿透钌衬层并从所述一个或多个介电层移除表面碳。在一实施例中，从所述一个或多个介电层移除表面碳，造成所述一个或多个介电层的富氧表面；以及其中富氧表面提高所述一个或多个介电层及钌衬层之间的氧化钌层的形成。
在一实施例中，半导体装置的制造方法，更包括：在导孔的多个侧壁及沟槽的多个侧壁上沉积氧化钌膜，其中在导孔的多个侧壁及沟槽的多个侧壁上形成钌衬层的步骤包含：在导孔的多个侧壁上的氧化钌膜之上以及沟槽的多个侧壁上的氧化钌膜之上形成钌衬层。在一实施例中，氧化钌膜的厚度在约5埃至约10埃的范围；以及其中钌衬层的厚度在约5埃至约25埃的范围。在一实施例中，导孔的底表面上的钌衬层的厚度等于或小于约8埃。
如上文更详细地描述，本文所述的一些实施例提供了一种半导体装置的制造方法，包括：在装置的一个或多个介电层中形成双镶嵌结构，其中双镶嵌结构包含导孔及在导孔上的沟槽；在导孔的底表面上进行预处理操作，以使导孔的底表面成为非金属的；在预处理操作后，在导孔的多个侧壁及沟槽的多个侧壁上形成氧化钌膜；在形成氧化钌膜后，在导孔的底表面上进行等离子体处理操作，以使导孔的底表面成为金属的；在等离子体处理操作后，在氧化钌膜及导孔的底表面上形成钌衬层；以及在沟槽中的钌衬层上形成铜层。
在一实施例中，作为金属的导孔的底表面提高钌衬层及导孔的底表面之间的粘着性。在一实施例中，作为非金属的导孔的底表面阻止氧化钌膜的钌前驱物被导孔的底表面吸收。在一实施例中，半导体装置的制造方法，更包括：部分地在导孔中形成铜层。在一实施例中，钌衬层包含：在导孔的底表面上形成钌衬层，其厚度约等于或大于在氧化钌膜上的钌衬层的厚度。
以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。本发明所属技术领域中具有通常知识者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且可在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种半导体装置，包括：
一双镶嵌结构，包含在一个或多个介电层中，包含一导孔及一沟槽；
一氧化钌膜，直接位于该导孔的多个侧壁，且直接位于该沟槽的多个侧壁；
一钌衬层，位于该导孔的所述侧壁上的该氧化钌膜上，且位于该沟槽的所述侧壁上的该氧化钌膜上；以及
一铜层，位于该导孔中以及该沟槽中的该钌衬层上。
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