TWI835167B - 積體電路裝置的形成方法及半導體裝置 - Google Patents

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Abstract

在凹陷中形成內連線結構之前，在凹陷中的側壁厚度的一部分中形成阻障層。通過基於電漿的沉積操作在側壁的部分厚度中形成阻障層，其中前驅物與富矽表面反應以形成阻障層。阻障層形成在側壁的部分厚度中，因為前驅物由於電漿處理而消耗側壁的富矽表面的一部分。這使得阻障層能夠以這樣的方式形成，使阻障層造成在凹陷中的剖面寬度減小最小化，同時使阻障層能夠用於促進凹陷中的黏著性。

Description

積體電路裝置的形成方法及半導體裝置
本揭露是關於積體電路裝置的形成方法及半導體裝置，特別是關於積體電路裝置及半導體裝置的阻障層的形成方法。
電子裝置(例如，處理器、記憶體)可包括各個半導體裝置(例如，電晶體、電容、電阻)通過內連線結構內部連線的各種中間層和後段層或區域。內連線結構可包括金屬層(也稱為導線)、連接金屬層的通孔、接觸插塞及/或溝槽等。
本揭露一些實施例提供一種積體電路裝置的形成方法，方法包括形成開口，開口在金屬接觸上方且穿過一導體裝置的一或多個介電層；沿開口的一部分的多個側壁中形成阻障層，其中阻障層包括含鈦、矽和氧化物的化合物，並且其中阻障層的形成導致在金屬接觸上形成鈦層；以及在阻障層上方和鈦層上形成含釕(Ru)內連線結構。
本揭露另一些實施例提供一種積體電路裝置的形成方法，方法包 括形成開口，開口在金屬接觸上方且穿過半導體裝置的一或多個介電層；在沿著開口的一部分的多個側壁中形成阻障層，其中阻障層包括含鈦、矽和氧化物的化合物，以及其中阻障層的形成導致在金屬接觸上形成鈦層；形成阻障層後，從金屬接觸上移除鈦層；以及在移除鈦層之後，在阻障層上方和金屬接觸上形成一含釕(Ru)內連線結構。
本揭露又一些實施例提供一種半導體裝置，半導體裝置包括一或多個介電層；內連線結構，包括在一或多個介電層中；以及阻障層，位於內連線結構和一或多個介電層中的至少一個之間，其中阻障層包括含鈦、矽和氧化物的化合物。
100:環境
102,112:半導體製程機台
102:沉積機台
104:曝光機台
106:顯影機台
108:蝕刻機台
110:平坦化機台
112:電鍍機台
114:晶圓/晶片傳輸機台
200:半導體裝置
202:裝置基板
204:鰭結構
206,210,806:介電層
208,804:蝕刻停止層
212:金屬閘極結構
214:側壁間隔物
216:金屬覆蓋層
218:介電覆蓋層
218a,228a,616a,808a:第一部分
218b,228b,616b,808b:第二部分
220:源/汲極區
222:金屬源/汲極接觸
224:閘極內連線結構
226:源/汲極內連線結構
228,808:阻障層
230,810:底部金屬層
300,400,500,600,700,800:實施例
302,304,306,308,402,404,406,408,502,504,506,508,602,604,618,620,622,624,626,628:示例尺寸
410:凹陷
606,612:開口
608,614:底面
610,616:側壁
802:金屬閘極接觸
900:裝置
910:匯流排
920:處理器
930:記憶體
940:輸入組件
950:輸出組件
960:通訊組件
1000,1100:製程
1010,1020,1030,1110,1120,1130,1140:方框
由以下的詳細敘述配合所附圖式，可更加理解本揭露實施例的觀點。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。實施例中相似的元件符號表示相似的結構、特徵或元件。
第1圖是可在本文描述實現的系統及/或方法的示例環境的示意圖。
第2圖是本文描述的半導體裝置的一部分的示例的示意圖。
第3-5圖是本文描述的半導體結構的實施例的示意圖。
第6A-6J和7A-7E圖是本文描述的實施例的示意圖。
第8圖是第2圖的半導體裝置的一部分的另一實施例的示意圖。
第9圖是本文描述的第1圖的一或多個裝置的示例組件的示意圖。
第10和11圖是與形成本文描述的內連線結構有關的示例製程的流程圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明實施例的不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是說明書敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有額外部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下本揭露的不同範例中可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。
此外，其與空間相關用詞。例如「在...下方」、「之下」、「下」、「在...上方」、「上」及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被參考不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。
可增加積體電路中半導體裝置的密度以促進積體電路裝置的複雜性及/或性能的增加。增加的半導體裝置密度導致半導體裝置的結構及/或與半導體裝置相關的結構尺寸減小，其包括與半導體裝置相關的內連線結構的尺寸減小。內連線結構可形成在積體電路裝置的一或多個介電層中的凹陷中。隨著凹陷的直徑或剖面尺寸減小以促進內連線結構尺寸的減小，形成內連線結構變 得更加困難。舉例來說，用於形成內連線結構的製程可能導致內連線結構的側壁黏著性差和空隙的形成。在其他示例中，前述情形可能導致裝置失效、設備性能降低及/或良率降低。此外，使用阻障層來促進側壁黏著性可能會減小用於形成內連線結構的凹陷中的寬度(例如，「臨界尺寸」或CD)，其可能會降低內連線結構的凹陷填充性能，並可能增加內連線結構的接觸電阻。
本文描述的一些實施方式提供了積體電路裝置及其形成方法。在本文描述的一些實施方式中，在凹陷中形成內連線結構之前，在凹陷中的側壁厚度的一部分中形成阻障層。通過基於電漿的沉積操作(plasma-based deposition operation)在側壁的部分厚度中形成阻障層。在基於電漿的沉積操作中，將前驅物提供到側壁的表面上。電漿用於引起側壁中的矽(Si)原子向側壁表面擴散，以在側壁上形成富矽(silicon-rich)表面。前驅物與富矽表面反應形成阻障層。因為前驅物由於電漿處理而消耗側壁的富矽表面的一部分，所以阻障層形成在側壁的部分厚度中。換句話說，阻障層形成在側壁的一部分中，而不是阻障層生長在側壁的表面之上。這使得阻障層能夠以這樣的方式形成，其中使阻障層造成在凹陷中的剖面寬度減小最小化，同時使阻障層能夠用於促進凹陷中的黏著性。在其他示例中，前述實施方式降低形成在凹陷中的阻障層上方的內連線結構的粗糙度，降低內連線結構的接觸電阻，提高裝置性能，提高產量，減少缺陷，及/或減少裝置失效。
第1圖是示例的環境100的圖式，在上述環境中可實現本文描述的系統及/或方法。如第1圖顯示，環境100可包括多個半導體製程機台(semiconductor processing tool)102-112和晶圓/晶片傳輸機台(wafer/die transport tool)114。上述多個半導體製程機台102-112可包括沉積機台102、曝光機台104、 顯影機台106、蝕刻機台108、平坦化機台110、電鍍機台112及/或另一種類型的半導體製程機台。示例的環境100中包括的機台可包括在半導體無塵室、半導體代工廠、半導體製程設施及/或製造設施中，以及其他示例。
沉積機台102是包括半導體處理腔室和能夠將各種類型的材料沉積到基板上的一或多個裝置的半導體製程機台。在一些實施方式中，沉積機台102包括能夠在例如晶片的基板上沉積光阻層的旋塗機台。在一些實施方式中，沉積機台102包括化學氣相沉積(CVD)機台，例如電漿輔助化學氣相沉積(PECVD)機台、高密度電漿化學氣相沉積(HDP-CVD)機台、次常壓化學氣相沉積(SACVD)機台、原子層沉積(ALD)機台、電漿輔助原子層沉積(PEALD)機台或另一類型的化學氣相沉積機台。在一些實施方式中，沉積機台102包括物理氣相沉積(PVD)機台，例如濺鍍機台或另一類型的物理氣相沉積機台。在一些實施方式中，示例的環境100包括多種類型的沉積機台102。
曝光機台104是能夠將光阻層暴露於輻射源的半導體製程機台，例如紫外光(UV)源(例如，深紫外光源、極紫外光(EUV)源，以及/或類似輻射源)、x射線源、電子束(e-beam)源及/或類似輻射源。曝光機台104可將光阻層暴露於輻射源以將圖案從光罩轉移到光阻層。圖案可包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可包括用於形成半導體裝置的一或多個結構的圖案，可包括用於蝕刻半導體裝置的各種部分的圖案，及/或類似圖案。在一些實施方式中，曝光機台104包括掃描機(scanner)、步進機(stepper)或類似類型的曝光機台。
顯影機台106是能夠顯影已經暴露於輻射源的光阻層，以顯影從曝光機台104轉移到光阻層的圖案的半導體製程機台。在一些實施方式中，顯影 機台106顯影通過移除光阻層的未曝光部分來形成圖案。在一些實施方式中，顯影機台106通過移除光阻層的暴露部分來顯影圖案。在一些實施方式中，顯影機台106通過使用化學顯影劑溶解光阻層的曝光或未曝光部分來顯影圖案。
蝕刻機台108是能夠蝕刻基板、晶圓或半導體裝置的各種類型的材料的半導體製程機台。舉例來說，蝕刻機台108可包括濕蝕刻機台、乾蝕刻機台及/或類似蝕刻機台。在一些實施方式中，蝕刻機台108包括填充有蝕刻劑的腔室，並且基板被放置在腔室中持續特定時間段以移除基板的一或多個部分的特定量。在一些實施方式中，蝕刻機台108可使用電漿蝕刻或電漿輔助蝕刻來蝕刻基板的一或多個部分，其可涉及使用離子化氣體來同向性地或定向地蝕刻上述一或多個部分。
平坦化機台110是能夠研磨或平坦化晶圓或半導體裝置的各個層的半導體製程機台。舉例來說，平坦化機台110可包括化學機械平坦化(CMP)機台及/或研磨或平坦化沉積材料或電鍍材料的層或表面之另一類型的平坦化機台。平坦化機台110可使用化學力和機械力的組合(例如，化學蝕刻和游離研磨粒研磨(free abrasive polishing))來研磨或平坦化半導體裝置的表面。平坦化機台110可使用研磨和腐蝕性化學漿料結合研磨墊和保持環(例如，通常具有比半導體裝置更大的直徑)。研磨墊和半導體裝置可由動態研磨頭壓在一起並由保持環保持在適當位置。動態研磨頭可以不同的旋轉軸旋轉，以移除材料並平整半導體裝置的任何不規則形貌，使半導體裝置平坦化或平面化。
電鍍機台112是能夠用一種或多種金屬鍍覆基板(例如，晶圓、半導體裝置及/或類似物)或其一部分的半導體製程機台。舉例來說，電鍍機台112可包括電鍍銅裝置、電鍍鋁裝置、電鍍鎳裝置、電鍍錫裝置、複合材料或合金(例 如，錫-銀、錫-鉛等))電鍍裝置，及/或用於一種或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
晶圓/晶片運輸機台114包括移動機器人、機械臂、有軌電車或軌道車、高架懸掛式運輸(OHT)系統、自動物料搬運系統(AMHS)及/或使用的另一種類型的設備，以在半導體製程機台102-112之間及/或往來於例如晶圓架、儲藏室及/或類似位置的其他位置來運輸晶圓及/或晶片。在一些實施方式中，晶圓/晶片傳送機台114可是被配置為行進特定路徑及/或可半自主或自主操作的程式化裝置(programmed device)。
第1圖中顯示的裝置的數量和佈置提供作為一或多個示例。實際上，與第1圖顯示的裝置相比，可能存在更多的裝置、更少的裝置、不同的裝置或不同排列的裝置。此外，第1圖中顯示的兩個或更多個裝置可實現為多單個裝置，或第1圖顯示的單個裝置可實現為多個分佈式設備。另外或替代地，環境100的一組裝置(例如，一或多個裝置)可執行被描述為由環境100的另一組裝置執行的一或多個功能。
第2圖是本文描述的半導體裝置200的一部分的示意圖。半導體裝置200的部分包括記憶體裝置(例如，靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM))、邏輯裝置、處理器、環式振盪器(RO)裝置的示例、輸入/輸出(I/O)裝置或包括一或多個電晶體的另一種類型的半導體裝置。
如第2圖顯示，半導體裝置200包括裝置基板202，裝置基板202包括矽(Si)基板、由包括矽的材料形成的基板、III-V族化合物半導體材料基板例如砷化鎵(GaAs)、絕緣體上覆矽(SOI)基板、矽鍺(SiGe)基板或另一類型的半導體基板。在一些實施方式中，鰭結構204形成在裝置基板202中。在一些實施方式 中，多個鰭結構204包括在裝置基板202中。如此，包括在半導體裝置200上的電晶體包括鰭式場效電晶體(finFET)。在一些實施方式中，半導體裝置200包括其他類型的電晶體，例如全繞式閘極(GAA)電晶體(例如，奈米片電晶體、奈米線電晶體、奈米結構電晶體)、平面電晶體及/或其他類型的電晶體。鰭結構204通過介入的淺溝槽隔離(STI)結構或區域(圖未顯示)電性隔離。可回蝕淺溝槽隔離結構，使得淺溝槽隔離結構的高度小於鰭結構204的高度。如此，電晶體的閘極結構可形成在鰭結構204的至少三個側面周圍。
如第2圖所示，在其他示例中，在裝置基板202及/或鰭結構204上包括多個層，包括介電層206、蝕刻停止層(ESL)208和介電層210。介電層206和210包括以電性隔離半導體裝置200的各種結構。介電層206和介電層210包括層間介電層(ILD)。舉例來說，介電層206可包括ILD0層，並且介電層210可包括ILD1層或ILD2層(在一些情況下，跳過ILD1層)。
介電層210的厚度可包括在約3奈米至約40奈米的範圍內，以提供足夠的高度或深度來形成半導體裝置200的內連線結構，而不會過度增加半導體裝置200的高度。然而，蝕刻停止層208的厚度的其他值也在本揭露的範圍內。介電層206和介電層210各自包括(例如，相同材料或不同材料)氧化鑭(LaxOy)、氧化鋁(AlxOy)、氧化釔(YxOy)、碳氮化鉭(TaCN)、矽化鋯(ZrSix)、氮碳氧化矽(SiOCN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TixOy)、氧化鉭(TaxOy)、氧化鋯(ZrxOy)、氧化鉿(HfxOy)、氮化矽(SixNy)、矽化鉿(HfSix)、氧氮化鋁(AlON)、氧化矽(SixOy)、碳化矽(SiC)、氧化鋅(ZnxOy)及/或另一介電材料。
蝕刻停止層208的厚度可包括在約3奈米至約20奈米的範圍內，以 提供足夠的蝕刻選擇比而不會過度增加半導體裝置200的高度。然而，蝕刻停止層208的厚度的其他值也在本揭露的範圍內。蝕刻停止層208包括材料層，其配置為允許選擇性地蝕刻或防止蝕刻半導體裝置200的各個部分(或其中包括的層)，以形成包括在裝置基板202上的一或多個結構。蝕刻停止層208可包括氧化鑭(LaxOy)、氧化鋁(AlxOy)、氧化釔(YxOy)、氮碳化鉭(TaCN)、矽化鋯(ZrSix)、氮碳氧化矽(SiOCN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氧氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TixOy)、鉭氧化物(TaxOy)、氧化鋯(ZrxOy)、氧化鉿(HfxOy)、氮化矽(SixNy)、矽化鉿(HfSix)、氮氧化鋁(AlON)、氧化矽(SixOy)、碳化矽(SiC)及/或氧化鋅(ZnxOy)及其他示例。
如第2圖進一步顯示，可在鰭結構204的一部分上方、上及/或周圍包括多個閘極堆疊。閘極堆疊包括在側壁間隔物214之間的金屬閘極(MG)結構212。金屬覆蓋層216在金屬閘極結構212上方及/或上，以及介電覆蓋層218在金屬覆蓋層216上方及/或上。金屬閘極結構212包括例如鈷的導電金屬材料(或金屬合金)(Co)、鎢(W)、釕(Ru)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、另一種金屬材料及/或上述之組合。包括側壁間隔物214以將閘極疊層與包括在半導體裝置200上的相鄰導電結構電性隔離，因此可稱為閘極間隔物。側壁間隔物214包括氧化矽(SiOx)、氮化矽(SixNy)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)及/或另一種合適的材料。
包括金屬覆蓋層216以保護金屬閘極結構212在半導體裝置200的製程期間免受氧化及/或蝕刻損傷，其保持了金屬閘極結構212的低接觸電阻。金屬覆蓋層216包括導電的金屬材料(或金屬合金)，例如鈷(Co)、鎢(W)、釕(Ru)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、另一種金屬材料及/或上述之組合。介電覆蓋層 218包括介電材料，例如氧化鑭(LaxOy)、氧化鋁(AlxOy)、氧化釔(YxOy)、氮碳化鉭(TaCN)、矽化鋯(ZrSix)、氮碳氧化矽(SiOCN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TixOy)、氧化鉭(TaxOy)、氧化鋯(ZrxOy)、氧化鉿(HfxOy)、氮化矽(SixNy)、矽化鉿(HfSix)、氧氮化鋁(AlON)、氧化矽(SixOy)、碳化矽(SiC)及/或氧化鋅(ZnxOy)及其他示例。
介電覆蓋層218可被稱為犧牲(SAC)層，其在半導體裝置200的製程期間保護閘極堆疊免受製程損傷。在一些實施方式中，介電覆蓋層218包括在一對側壁間隔物214之間的第一部分218a(例如，下部)，其中第一部分218a從相關的金屬覆蓋層216的頂面延伸到與側壁間隔物214大致相同的高度或頂面水平。在這些實施方式中，介電覆蓋層218更包括第二部分218b(例如，上部)，其在第一部分218a上方和側壁間隔物214的頂面上方延伸，如第2圖所示。在一些其他實施方式中，側壁間隔物214完全在鰭結構204(或裝置基板202)和蝕刻停止層208之間延伸，並且介電覆蓋層218完全包含在相關金屬覆蓋層216的頂面和蝕刻停止層208的底面之間的側壁間隔物214之間。
如第2圖進一步顯示，在鰭結構204的部分上及/或周圍包括多個源/汲極區220。源/汲極區220包括通過磊晶成長生長及/或以其他方式形成的p摻雜及/或n摻雜磊晶(epi)區域。在一些實施方式中，源/汲極區220形成在鰭結構204的蝕刻部分上方。蝕刻部分可通過鰭結構204的應變源汲極(SSD)蝕刻及/或另一類型的蝕刻操作來形成。
金屬源/汲極接觸(MD)222包括在源/汲極區220上方及/或上。在一些實施方式中，金屬矽化物層(圖未顯示)由於源/汲極區220和金屬源/汲極接觸222之間的反應而包括在源/汲極區220和金屬源/汲極接觸222之間。可包括金屬 矽化物層以降低源/汲極區220和金屬源/汲極接觸222之間的接觸電阻及/或降低源/汲極區220與金屬源/汲極接觸222之間的蕭特基能障高度(SBH)。金屬源/汲極接觸222包括導電金屬材料(或金屬合金)，例如鈷(Co)、鎢(W)、釕(Ru)、銅(Cu)、另一種金屬材料及/或上述之組合。
在一些實施方式中，接觸蝕刻停止層(CESL)包括在閘極堆疊的側壁間隔物和金屬源/汲極接觸222之間。可包括蝕刻停止層，以在形成金屬源/汲極接觸222形成於其中的開口的蝕刻操作期間為側壁間隔物214提供蝕刻選擇比或蝕刻停止點。
如第2圖進一步顯示，金屬閘極結構212(例如，直接或經由金屬覆蓋層216)和金屬源/汲極接觸222電性及/或物理連接至內連線結構。舉例來說，金屬閘極結構212可電性連接至閘極內連線結構224(例如，閘極通孔、通孔到閘極(via-to-gate)或VG)。金屬閘極結構212直接電性及/或物理連接至閘極內連線結構224、通過中間的金屬覆蓋層216電性及/或物理連接至閘極內連線結構224及/或通過金屬閘極接觸(MP)電性及/或物理連接至閘極內連線結構224。作為另一示例，金屬源/汲極接觸222電性及/或物理連接至源/汲極內連線結構226(例如，源/汲極通孔、通孔到源/汲極(via-to-source/drain)或VD)。
內連線結構(例如，閘極內連線結構224、源/汲極內連線結構226及其他示例)電性連接半導體裝置200上的電晶體及/或將電晶體電性連接至半導體的其他區域及/或組件。在一些實施方式中，內連線結構將電晶體電性連接至半導體裝置200的後段製程(BEOL)區域。閘極內連線結構224和源/汲極內連線結構226包括例如鎢的導電材料、鈷、釕、銅及/或其他類型的導電材料。閘極內連線結構224包括導電材料，例如鎢(W)、釕(Ru)、鉬(Mo)、鈷(Co)、銅(Cu)、鈦(Ti)、 鋁(Al)、另一種導電材料、導電材料組合物或上述之組合。源/汲極內連線結構226包括導電材料，例如鎢(W)、釕(Ru)、鉬(Mo)、鈷(Co)、銅(Cu)、鈦(Ti)、鋁(Al)、另一種導電材料、導電材料組合物或上述之組合。
如第2圖進一步顯示，阻障層228包括在源/汲極內連線結構226和包括蝕刻停止層208和介電層210的一或多個介電層之間。阻障層228的第一部分228a包括在源/汲極內連線結構226的一部分和介電層210之間。阻障層228的第二部分228b(位於介電層210下方和第一部分228a下方)包括在源/汲極內連線結構226和蝕刻停止層208之間。阻障層228配置為促進源/汲極內連線結構226與阻障層208和介電層210之間的黏著度。阻障層228包括矽化鈦(TiSix)、氧化鈦矽(TiSixOy)、氮氧化鈦矽(TiSixNyOz)及/或另一種材料。
底部金屬層230可包括在金屬源/汲極接觸222之上及/或上。源/汲極內連線結構226可包括在底部金屬層230上。底部金屬層230可包括鈦(Ti)，釕(Ru)、鎢(W)及/或另一金屬層。在一些實施方式中，底部金屬層230從半導體裝置200中省略，源/汲極內連線結構226包括在金屬源/汲極接觸222上。
如上所述，提供第2圖作為示例。其他示例可能與關於第2圖所描述的不同。
第3圖是本文描述的半導體結構的實施例300的示意圖。實施例300包括包含在半導體裝置200中的金屬閘極結構212、多個側壁間隔物214、金屬覆蓋層216和介電覆蓋層218的各種尺寸及/或參數。
如第3圖所示，示例尺寸302包括金屬閘極結構212的寬度。在一些實施方式中，金屬閘極結構212的寬度包括在約2奈米至約50奈米的範圍內，以在使電晶體能夠密集積集到半導體裝置200中的同時提供足夠的電晶體通道 控制。然而，金屬閘極結構212的寬度的其他值也在本揭露的範圍內。在一些實施方式中，金屬閘極結構212的寬度和金屬閘極結構212的高度之間的高寬比率包括在約1：1至約1：3的範圍內，以在使電晶體能夠密集積集到半導體裝置200中的同時提供足夠的電晶體通道控制。然而，上述比率的其他值也在本揭露的範圍內。
如第3圖進一步顯示，示例尺寸304包括金屬覆蓋層216的厚度。在一些實施方式中，金屬覆蓋層216的厚度包括在約1奈米至約10奈米的範圍內，以實現金屬覆蓋層216的連續性和均勻性，以提供對金屬閘極結構212的充分保護，及/或在金屬閘極結構212和閘極內連線結構224之間實現足夠低的接觸電阻。然而，金屬覆蓋層216的厚度的其他值在本揭露的範圍內。
如第3圖進一步顯示，示例尺寸306包括介電覆蓋層218的第一部分218a的厚度。在一些實施方式中，第一部分218a的厚度包括在約1奈米至約50奈米的範圍內，使得第一部分218a的高度約等於側壁間隔物214的頂面的高度。然而，第一部分218a的厚度的其他值在本揭露的範圍內。
如第3圖中進一步顯示，示例尺寸308包括介電覆蓋層218的第二部分218b的厚度。在一些實施方式中，第二部分218b的厚度包括在約1奈米至約30奈米的範圍內，使得介電覆蓋層218的總厚度為金屬閘極結構212及/或金屬覆蓋層216提供足夠的保護。然而，第二部分218b的厚度的其他值在本揭露的範圍內.
如上所述，提供第3圖作為示例。其他示例可能與關於第3圖所描述的不同。
第4圖是本文描述的半導體結構的實施例400的圖。實施例400包 括包含在半導體裝置200中的金屬源/汲極接觸222的各種尺寸及/或參數。
如第4圖顯示，示例尺寸402包括金屬源/汲極接觸222的厚度或高度。在一些實施方式中，金屬源/汲極接觸222的厚度或高度包括在約10奈米至約80奈米的範圍內，以將金屬源/汲極接觸222連接至相關的源/汲極區220，並且使得包括在半導體裝置200中的金屬源/汲極接觸222的頂面的高度和相關的介電覆蓋層218的頂面的高度大致相等。然而，金屬源/汲極接觸222的厚度或高度的其他值在本揭露的範圍內。
如第4圖進一步顯示，示例尺寸404包括金屬源/汲極接觸222的底部寬度。在一些實施方式中，金屬源/汲極接觸222的底部寬度包括在約10奈米至約25奈米的範圍內，以在半導體裝置200的金屬源/汲極接觸222和相關源/汲極區220之間提供足夠的接觸面積，以實現接觸電阻性能，同時增加半導體裝置200中的電晶體積集度。然而，金屬源/汲極接觸222的底部寬度在本揭露的範圍內。
如第4圖中進一步顯示，示例尺寸406包括金屬源/汲極接觸222的頂部寬度。在一些實施方式中，金屬源/汲極接觸222的頂部寬度包括在約11奈米至約27奈米的範圍內，以在金屬源/汲極接觸222和相關的源/汲極內連線結構226之間提供足夠的接觸面積，以實現接觸電阻性能，同時增加半導體裝置200中的電晶體積集度。然而，金屬源/汲極接觸222的頂部寬度的其他值在本揭露的範圍內。
在一些實施方式中，金屬源/汲極接觸222的寬度(例如，底部寬度或頂部寬度)與金屬源/汲極接觸222的厚度或高度之間的高寬比率包括在約1：1至約1：3的範圍內，以增加半導體裝置200中的電晶體積集度，同時為金屬源/汲極接觸222實現足夠的間隙填充性能。然而，上述比率的其他值在本揭露的範圍 內。
如第4圖進一步顯示，示例尺寸408包括包含在金屬源/汲極接觸222中(例如，包括在金屬源/汲極接觸222的頂部)中的凹陷410的深度。凹陷410可包括在金屬源/汲極接觸222的頂部，以在金屬源/汲極接觸222和相關的源/汲極內連線結構226之間的連接提供增加的表面積。在一些實施方式中，凹陷410包括在約0.5奈米至約3奈米的範圍內，以為相關的源/汲極內連線結構226提供足夠的表面接觸面積，同時最小化對金屬源/汲極接觸222的損傷。然而，深度的其他值都在本揭露的範圍內。
如上所述，提供第4圖作為示例。其他示例可能與關於第4圖所描述的不同。
第5圖是這裡描述的半導體結構的實施例500的圖。實施例500包括包含在半導體裝置200中的源/汲極內連線結構226的各種尺寸及/或參數。
如第5圖顯示，示例尺寸502包括源/汲極內連線結構226的厚度或高度。在一些實施方式中，源/汲極內連線結構226的厚度或高度包括在約50奈米至約80奈米的範圍內，上述源/汲極內連線結構226的厚度或高度的值基於蝕刻停止層208的厚度、介電層210的厚度、相關的金屬源/汲極接觸222的高度、源/汲極內連線結構226要實現的高寬比、及/或一或多個其他參數。然而，源/汲極內連線結構226的厚度或高度的其他值在本揭露的範圍內。
如第5圖中進一步顯示，示例尺寸504包括源/汲極內連線結構226的底部寬度。在一些實施方式中，源/汲極內連線結構226的底部寬度包括在約5奈米至約15奈米的範圍內，以在半導體裝置200的源/汲極內連線結構226和相關的金屬源/汲極接觸222之間提供足夠的接觸面積，以實現接觸電阻性能，同時增 加半導體裝置200中的電晶體積集度。然而，源/汲極內連線結構226的底部寬度在本揭露的範圍內。
如第5圖中進一步顯示，示例尺寸506包括源/汲極內連線結構226的頂部寬度。在一些實施方式中，源/汲極內連線結構226的頂部寬度包括在約10奈米至約20奈米的範圍內，上述源/汲極內連線結構226的頂部寬度的值基於源/汲極內連線結構226的厚度或高度，基於源/汲極內連線結構226要實現的高寬比，及/或基於一或多個其他參數。然而，源/汲極內連線結構226的頂部寬度的其他值也在本揭露的範圍內。
如第5圖進一步顯示，示例尺寸508包括源/汲極內連線結構226的中間寬度。在一些實施方式中，源/汲極內連線結構226的中間寬度包括在約8奈米至約11奈米的範圍內。上述源/汲極內連線結構226的中間寬度的值基於源/汲極內連線結構226的厚度或高度、基於源/汲極內連線結構226要實現的高寬比、及/或基於一或多個其他參數。然而，源/汲極內連線結構226的中間寬度的其他值也在本揭露的範圍內。
如第5圖進一步顯示，源/汲極內連線結構226在源/汲極內連線結構226的頂面和源/汲極內連線結構226的底面之間呈錐形(逐漸變細)。在一些實施方式中，源/汲極如第5圖中的示例顯示，內連線結構226在頂面和底面之間以大致連續和均勻的方式逐漸變細。然而，在其他實施方式中，源/汲極內連線結構226在頂面和底面之間以以非線性及/或非均勻方式逐漸變細。錐形可包括彎曲錐形(curved taper)、分層錐形(tiered taper)或另一種類型的非線性及/或非均勻錐形。舉例來說，在通過具有不同蝕刻選擇比及/或不同蝕刻率的多個不同層蝕刻其中要形成源/汲極內連線結構226的凹陷的情況下，可能會出現非線性及/或不 均勻錐形。
在一些實施方式中，源/汲極內連線結構226的寬度(例如，源/汲極內連線結構226的底部寬度，其對應於示例尺寸504)、源/汲極內連線結構226的頂部寬度(對應於源/汲極內連線結構226的頂部寬度和示例尺寸506)、源/汲極內連線結構226的中間寬度(對應於示例尺寸508))和源/汲極內連線結構226的總厚度或高度(例如，其對應於示例尺寸502)的高寬比率包括在大於約1：7至約1：10的範圍內，以增加半導體裝置200中的電晶體積集度，同時為源/汲極內連線結構226實現足夠的間隙填充性能。然而，高寬比的其他值在本揭露的範圍內。
如上所述，提供第5圖作為示例。其他示例可能與關於第5圖所描述的不同。
第6A-6J圖是本文描述的實施例600的示意圖。實施例600包括形成第2圖及/或本文其他地方顯示的閘極內連線結構224和源/汲極內連線結構226的示例。此外，實施例600包括形成第8圖及/或本文其他地方顯示的阻障層228的示例。參考第6A圖，可執行一或多個操作以形成鰭結構204、金屬閘極結構212、金屬覆蓋層216、介電覆蓋層218、介電層206、源/汲極區220、及/或金屬源/汲極接觸222。
如第6B圖顯示，蝕刻停止層208形成在半導體裝置200上，並且介電層210形成在蝕刻停止層208上方及/或上。在一些實施方式中，沉積機台102使用化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)及/或另一種沉積技術來沉積蝕刻停止層208和介電層210。蝕刻停止層208的示例尺寸602包括厚度。在一些實施方式中，蝕刻停止層208形成為包括在約10奈米至約20奈米的範圍內的厚度，以提供足夠的蝕刻停止性能，從而實現閘極內連線結構224的 特定厚度或高度、及/或源/汲極內連線結構226的特定厚度或高度、及/或基於一或多個其他參數。然而，蝕刻停止層208的厚度的其他值在本揭露的範圍內。介電層210的示例尺寸604包括厚度。在一些實施方式中，介電層210形成為包括在約40奈米至約60奈米的範圍內的厚度以提供層間隔離，從而實現閘極內連線結構224的特定厚度或高度、及/或特定的源/汲極內連線結構226的厚度或高度、及/或基於一或多個其他參數。然而，介電層210的厚度的其他值在本揭露的範圍內。
如第6C圖所示，開口(或凹陷)606形成在介電層210和蝕刻停止層208中。特別地，開口606形成在介電層210中並且穿過介電層210、在蝕刻停止層208中並且穿過蝕刻停止層208，且在介電覆蓋層218中和穿過介電覆蓋層218，並到達導電層，例如在金屬閘極結構212上方及/或上的金屬覆蓋層216。在一些實施方式中，開口606直接形成到金屬閘極結構212。如第6C圖所示，開口606包括底面608(對應金屬覆蓋層216或金屬閘極結構212)和側壁610(對應蝕刻停止層208、介電層210和介電覆蓋層218)。
在一些實施方式中，光阻層中的圖案用於蝕刻介電層210、蝕刻停止層208和介電覆蓋層218以形成開口606。在這些實施方式中，沉積機台102在介電層210上形成光阻層。曝光機台104將光阻層暴露於輻射源以圖案化光阻層。顯影機台106顯影並移除部分光阻層以暴露圖案。蝕刻機台108基於圖案蝕刻介電層210、蝕刻停止層208及/或介電覆蓋層218以形成開口606。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕化學蝕刻技術及/或其他類型的蝕刻技術。在一些實施方式中，光阻移除機台移除光阻層的剩餘部分(例如，使用化學剝離劑、電漿灰化及/或另一種技術)。在一些實施方式中，使用硬遮罩層為用於基於圖案蝕刻開口606的替代技術。
如第6D圖顯示，開口606填充有導電材料(或導電材料組合物)以形成閘極內連線結構224。具體而言，導電材料沉積在開口606中的導電結構(例如，金屬覆蓋層216或金屬閘極結構212)上方。在一些實施方式中，沉積機台102執行物理氣相沉積(PVD)操作、化學氣相沉積(CVD)操作或其他類型的沉積操作，以在開口606中形成閘極內連線結構224。在實施方式中，電鍍機台112執行鍍覆操作，例如電鍍操作，以在開口606的第一部分中形成閘極內連線結構224。在一些實施方式中，沉積機台102執行沉積操作，以在開口606中沉積晶種層。開口606以促進側壁610的黏著性並且沉積機台102執行另一沉積操作(或電鍍機台112執行鍍覆操作)，以填充晶種層上方的閘極內連線結構224的剩餘部分。
如第6E圖顯示，另一個開口(或另一個凹陷)612形成在介電層210和蝕刻停止層208中。特別地，開口612形成在介電層210中並且穿過介電層210、在蝕刻停止層208中並且穿過蝕刻停止層208，並到達例如為金屬源/汲極接觸222的導電層(例如金屬層、金屬接觸)。如第6E圖顯示，開口612包括底面614(其對應金屬源/汲極接觸222的頂面)和側壁616(其對應蝕刻停止層208和介電層210)。開口612可形成為一或多個示例尺寸618，包括底部寬度、中間寬度及/或頂部寬度。在一些實施方式中，開口612形成為包括在約6奈米至約15奈米的範圍內的底部寬度，以為將形成在開口612中以連接至金屬源/汲極接觸222(例如，落在金屬源/汲極接觸222的頂面上)的源/汲極內連線結構226提供足夠的接觸面積。然而，底部寬度的其他值在本揭露的範圍內。
在一些實施方式中，使用光阻層中的圖案蝕刻介電層210和蝕刻停止層208以形成開口612。在這些實施方式中，沉積機台102在介電層210上形成光阻層。曝光機台104將光阻層暴露於輻射源以圖案化光阻層。顯影機台106 顯影並移除部分光阻層以暴露圖案。蝕刻機台108基於圖案蝕刻介電層210和蝕刻停止層208以形成開口612。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕化學蝕刻技術及/或另一類型的蝕刻技術。在一些實施方式中，光阻移除機台移除光阻層的剩餘部分(例如，使用化學剝離劑、電漿灰化及/或另一種技術)。在一些實施方式中，硬遮罩層作為用於基於圖案蝕刻開口612的替代技術。
如第6F圖顯示，開口612的側壁616包括多個部分。多個部分中的每一個沿著開口612的高度或深度的一部分(例如，沿著底面614和介電層210的頂面之間的高度或深度的一部分)延伸。側壁616的多個部分可對應開口612形成於其中的層。舉例來說，側壁616的第一部分616a對應於介電層210。作為另一示例，側壁616的第二部分616b對應於蝕刻停止層208。在一些實施方式中，介電層210和蝕刻停止層208由不同的材料形成。作為示例，介電層210可由氧化矽(SiOx，例如SiO2)形成，並且蝕刻停止層208可由氮化矽(SixNy，例如Si3N4)形成。在這些實施方式中，側壁616的第一部分616a和側壁616的第二部分616b包括不同的材料。特別地，側壁616的第一部分616a包括氧化矽(SiOx，例如SiO2)，而側壁616的第二部分616b包括氮化矽(SixNy，例如Si3N4)。然而，用於側壁616的多個部分的其他含矽材料在本揭露的範圍內。
如第6G圖顯示，阻障層228形成於開口612中。特別地，阻障層228形成於側壁616中。在開口612中形成源/汲極內連線結構226之前，阻障層228形成於開口612中的側壁616的部分厚度中。通過基於電漿的沉積操作，在側壁616的部分厚度中形成阻障層228。基於電漿的沉積操作可包括由沉積機台102(例如，電漿輔助化學氣相沉積(PECVD)機台)執行的電漿輔助化學氣相沉積(PECVD)操作。
在基於電漿的沉積操作中，在開口612中的側壁616的表面上提供前驅物。電漿(例如，定向電漿)用於用離子轟擊側壁616以提供能量，以激發或引起側壁616中的矽(Si)原子向開口612中的側壁616的表面擴散以在側壁616上產生富矽表面(silicon-rich surface)。前驅物與開口中的側壁616的富矽表面反應612，以在側壁616中形成阻障層228。因為前驅物由於電漿處理而消耗側壁616的富矽表面的一部分，所以阻障層228形成在側壁616的厚度部分中。換句話說，阻障層228形成在側壁616的一部分中，而不是阻障層228生長在凹陷中的側壁616的表面的頂部上。結果，阻障層228的形成不會減小或減少開口612的剖面寬度，或者只少量減小開口612的剖面寬度。作為示例，形成阻障層228之後開口612的示例尺寸620(例如，底部寬度、中間寬度、頂部寬度)可約等於形成開口612之前的示例尺寸618。作為另一示例，形成阻障層228之後開口612的寬度與形成阻障層228之前的開口612的寬度的比率(例如，示例尺寸620對示例尺寸618的比率)可在約1：0.83至約1：0.973的範圍內，以為源/汲極內連線結構226提供足夠的間隙填充性能。
示例的基於電漿的沉積操作包括提供鈦前驅物例如氯化鈦(TiClx)或另一種類型的鈦前驅物流，以及反應氣體(例如氫氣(H2)或另一種氣體類型的反應氣體或處理氣體)流，進入半導體裝置200位於其中的沉積機台102的沉積腔室。氯化鈦流和反應氣體流以各自的流速提供到沉積腔室中。氯化鈦與提供給腔室的反應氣體的比率可包括在大於約1：1至約1：1.25的範圍內，以向沉積腔室提供足夠的氯化鈦，同時保持在開口612中的側壁616上形成純鈦(Ti)的可能性較低。然而，上述比率的其他值在本揭露的範圍內。可將氯化鈦流和氫氣流提供到沉積腔室中持續約10秒至約80秒範圍內的持續時間，以形成足夠厚度的阻 障層228。然而，持續時間的其他值在本揭露的範圍內。
可將氯化鈦流和氫氣流提供到沉積腔室中，同時沉積腔室中的溫度在約攝氏350度至約攝氏500度的範圍內，以提供充分的阻障層形成，同時保持足夠低的鈦沉積速率(例如，使得側壁616上鈦的蝕刻速率大於側壁616上的鈦沉積速率)。然而，溫度的其他值在本揭露的範圍內。沉積腔室中的壓力可在大於0Torr至小於約5Torr的範圍內，以提供足夠的壓力以促進氯化鈦和側壁616之間的反應，同時使沉積腔室中氯化鈦縮合(condensation)的可能性最小化。然而，壓力的其他值在本揭露的範圍內。
將電漿(例如，基於氬(Ar)的電漿、基於氮(N2)的電漿、另一種類型的電漿)提供到(或形成於)沉積腔室中。可在氯化鈦流和氫氣流被提供到腔室之前、期間及/或之後提供電漿到沉積腔室中(或形成於沉積腔室中)。電漿可通過電容耦合、電感耦合或另一種電漿產生技術產生。
電漿用於處理側壁616的表面。使用電漿的表面處理導致側壁616中矽原子的遷移。舉例來說，電漿轟擊對應於介電層210(其可包括例如氧化矽(SiOx))的側壁616的第一部分616a的表面。這導致在介電層210中的矽原子開始移動，朝著側壁616的第一部分616a的表面擴散並且導致形成側壁616的第一部分616a中的富矽表面。作為另一個示例，電漿轟擊對應於蝕刻停止層208(其可包括例如氮化矽(SixNy))的側壁616的第二部分616b的表面，這導致在蝕刻停止層208中的矽原子開始移動，向側壁616的第二部分616b的表面擴散並且導致形成在側壁616的第二部分616b中的富矽表面。
氯化鈦、氫氣和側壁616的第一部分616a的富矽表面反應，以在側壁616的第一部分616a中形成阻障層228的第一部分228a。示例性反應包括： TiCl x +H 2+SiO x → TiSi x O y +HCL
其中氯化鈦、氫氣和富矽表面中的矽反應在側壁616的第一部分616a中形成氧化鈦矽(TiSixOy)。氯化鈦中的氯和氫氣中的氫也會發生反應，導致形成鹽酸(HCL)作為基於電漿的沉積操作中的副產物，其將從沉積腔室中移除。
氯化鈦、氫氣和側壁616的第二部分616b的富矽表面反應，以在側壁616的第二部分616b中形成阻障層228的第二部分228b。示例性反應包括：TiCl x +H 2+Si x N y → TiSi x N y +HCL
其中氯化鈦、氫氣和富矽表面中的矽反應以在側壁616的第二部分616b中形成氮化鈦矽(TiSixNy)。氯化鈦中的氯和和氫氣中的氫也會發生反應，導致形成鹽酸(HCL)作為基於電漿的沉積操作中的副產物，其將從沉積腔室中移除。第二部分228b位於開口612中第一部分228a的下方。第二部分228b與開口612中的底面614相鄰。
如第6G圖進一步顯示，底部金屬層230在基於電漿的沉積操作中形成。底部金屬層230形成在金屬源/汲極接觸222的頂面上。氯化鈦和氫氣可反應以在金屬源/汲極接觸222的頂面上形成底部金屬層230。示例反應包括：TiCl x +H 2 → Ti+HCL
其中氯化鈦和氫氣反應在金屬源/汲極接觸222的頂面上形成鈦(Ti)。氯化鈦中的氯和氫氣中的氫也發生反應，這導致形成鹽酸(HCL)作為基於電漿的沉積操作中的副產品，其將從沉積腔室中移除。
如第6G圖進一步顯示，阻障層和底部金屬層230可包括一或多個示例尺寸。阻障層228的第一部分228a的示例尺寸622包括在側壁616的第一部分616a中(例如，在側壁616的介電層210部分中)的阻障層228的第一部分228a的厚 度。在一些實施方式中，側壁616的第一部分616a中的阻障層228的第一部分228a的厚度包括在約0.2奈米至約0.5奈米的範圍內，以提供足夠的厚度來促進阻障層228以及將在開口612中形成的源/汲極內連線結構226之間的黏著性(例如，以在阻障層228中提供足夠數量的原子層以促進源/汲極內連線結構226的導電材料與阻障層228的成核)。然而，側壁616的第一部分616a中的阻障層228的第一部分228a的厚度的其他值在本揭露的範圍內。
阻障層228的第二部分228b的示例尺寸624包括在側壁616的第二部分616b中(例如，在側壁616的蝕刻停止層208部分中)的阻障層228的第二部分228b的厚度。在一些實施方式中，側壁616的第二部分616b中的阻障層228的第二部分228b的厚度包括在約0.2奈米至約0.5奈米的範圍內，以提供足夠的厚度來促進阻障層228以及將在開口612中形成的源/汲極內連線結構226(例如，以在阻障層228中提供足夠數量的原子層以促進源/汲極內連線結構226的導電材料與阻障層228的成核)之間的黏著性。然而，側壁616的第二部分616b中的阻障層228的第二部分228b的厚度的其他值在本揭露的範圍內。
介電層210的頂面中的阻障層228的示例尺寸626包括介電層210的頂面中的阻障層228的厚度。在一些實施方式中，由於用於形成阻障層228的電漿的方向特性，介電層210的頂面中的阻障層228的厚度相對大於側壁616的第一部分616a中的阻障層228的第一部分228a的厚度及/或相對大於側壁616的第二部分616b中的阻障層228的第二部分228b的厚度。舉例來說，在介電層210的頂面中的阻障層228的厚度可包括在為約1奈米至約2奈米範圍內。在一些實施方式中，介電層210的頂面中的阻障層228的厚度與側壁616的第一部分616a中的阻障層228的第一部分228a的厚度及/或與第二部分228b的厚度的比率包括在約2：1至 約10：1的範圍內。
底部金屬層230的示例尺寸628包括底部金屬層230的厚度。在一些實施方式中，底部金屬層230的厚度包括在約1奈米至約3奈米的範圍內，以在金屬源/汲極接觸222和將形成在開口612中的源/汲極內連線結構226之間提供足夠低的的電阻。
如第6H和6I圖所示，開口612填充有導電材料(或導電材料組合物)以形成源/汲極內連線結構226。具體而言，導電材料沉積在在開口612中的金屬源/汲極接觸222上方的底部金屬層230上，並且在開口612中的阻障層228上。導電材料可包括釕(Ru)(例如，使得源/汲極內連線結構226包括釕內連線結構)或其他類型的導電材料。在一些實施方式中，沉積機台102執行物理氣相沉積(PVD)操作、化學氣相沉積(CVD)操作或其他類型的沉積操作，以在開口612中形成源/汲極內連線結構226。在一些實施方式中，電鍍機台112執行鍍覆操作，例如作為電鍍操作，以在開口612中形成源/汲極內連線結構226。在一些實施方式中，沉積機台102執行沉積操作，以在開口612中沉積晶種層以進一步促進導電材料對阻障層228的黏著性，並且沉積機台102執行另一沉積操作(或電鍍機台112執行鍍覆操作)以填充晶種層上方的源/汲極內連線結構226的剩餘部分。
如第6H和6I圖進一步顯示，形成源/汲極內連線結構226的沉積操作可包括保形(或超保形)沉積操作。在這些實施方式中，當以導電材料填充開口612時，導電材料以其符合開口612的形狀及/或輪廓的方式成長在底面614上方的底部金屬層230上和側壁616中的阻障層228上。
如第6I圖進一步顯示，開口612可被過度填充以確保以源/汲極內連線結構226完全填充開口612。因此，如第6J圖顯示，執行化學機械平坦化操作， 以平坦化閘極內連線結構224。在這些實施方式中，平坦化機台110可執行化學機械平坦化操作，以平坦化介電層210的頂面和源/汲極內連線結構226的頂面。執行化學機械平坦化操作，以移除從介電層210的頂面移除源/汲極內連線結構226的多餘導電材料。此外，執行化學機械平坦化操作，以移除形成在介電層210的頂面中的阻障層228的材料。
結合第1圖和第2圖描述的技術。第6A-6J圖使阻障層228能夠用於促進開口612中的黏著性，同時使隨後將在開口612中形成的源/汲極內連線結構226的剖面寬度的減小最小化。在其他示例中，這降低粗糙度、降低源/汲極內連線結構226的接觸電阻、增加裝置性能、增加產量、減少缺陷、及/或減少半導體裝置200的裝置失效。
如上所述，提供第6A-6J圖作為示例。其他示例可能與關於第6A-6J圖所描述的不同。
第7A-7E圖是本文描述的實施例700的示意圖。實施例700包括形成源/汲極內連線結構226的另一示例，其中在形成阻障層228之後並且在形成源/汲極內連線結構226之前從開口612中的底面614移除底部金屬層230。
參考第7A圖，可執行一種或多種操作以形成開口612、形成阻障層228和形成底部金屬層230。在一些實施方式中，結合描述的一種或多種操作及/或技術與執行第6A-6G圖以形成開口612、形成阻障層228和形成底部金屬層230。
如第7A圖進一步顯示，形成開口612的製程可能導致介電層210的一些蝕刻，這可能導致介電層210的頂面朝向開口612向下傾斜。在一些實施方式中，類似的傾斜可能出現在第6A-6G圖的實施例600中。阻障層228的第一部 分228a可順應介電層210的傾斜頂面。
如第7B圖所示，在形成阻障層228之後，將底部金屬層230從金屬源/汲極接觸222的頂面移除。底部金屬層230可從金屬源/汲極接觸222的頂面移除，以減少從金屬源/汲極接觸222到將形成在開口612中的源/汲極內連線結構226的不同類型金屬層之間的界面數量。金屬源/汲極接觸222和源/汲極內連線結構226之間的接觸電阻可隨著金屬對金屬界面的數量增加而增加。從金屬源/汲極接觸222的頂面移除底部金屬層230減少了界面的數量，其可降低金屬源/汲極接觸222和源/汲極內連線結構226之間的接觸電阻。可在蝕刻操作中移除金屬層230，其中蝕刻機台108執行基於電漿的蝕刻操作以使用電漿(例如，氬(Ar)電漿、氮(N2)電漿，或其他類型的電漿)移除底部金屬層230。
如第7C和7D圖所示，以導電材料(或導電材料組合物)填充開口612，以形成源/汲極內連線結構226。具體而言，導電材料沉積在開口612中的金屬源/汲極接觸222上，以及在開口612中的阻障層228上。導電材料可包括釕(Ru)(例如，使得源/汲極內連線結構226包括釕內連線結構)或其他類型的導電材料。在一些實施方式中，沉積機台102執行物理氣相沉積(PVD)操作、化學氣相沉積(CVD)操作或其他類型的沉積操作，以在開口612中形成源/汲極內連線結構226。在一些實施方式中，電鍍機台112執行鍍覆操作，例如作為電鍍操作，以在開口612中形成源/汲極內連線結構226。在一些實施方式中，沉積機台102執行沉積操作，以在開口612中沉積晶種層以進一步促進導電材料對阻障層228的黏著性，並且沉積機台102執行另一沉積操作(或電鍍機台112執行電覆操作)，以填充晶種層上方的源/汲極內連線結構226的剩餘部分。
如第7C和7D圖所示，形成源/汲極內連線結構226的沉積操作可 包括保形(或超保形)沉積操作。在這些實施方式中，當導電材料填充開口612時，導電材料以導電材料符合的開口612的形狀及/或輪廓的方式，在金屬源/汲極接觸222和側壁616中的阻障層228上成長。
如第7D圖進一步顯示，開口612可被過度填充，以確保用源/汲極內連線結構226完全填充開口612。因此，如第7E圖顯示，執行化學機械平坦化操作，以平坦化閘極內連線結構224。在這些實施方式中，平坦化機台110可執行化學機械平坦化操作，以平坦化介電層210的頂面和源/汲極內連線結構226的頂面。執行化學機械平坦化操作，以從介電層210的頂面移除源/汲極內連線結構226多餘的導電材料。此外，執行化學機械平坦化操作，以移除形成在介電層210的頂面中的阻障層228的材料。化學機械平坦化操作可還導致介電層210的傾斜頂面被移除，使得介電層的頂面大致平坦。
如上所述，第7A-7E圖提供作為示例。其他示例可能與關於第7A-7E圖所描述的不同。
第8圖是第2圖的半導體裝置200的一部分的另一實施例800的圖。如第8圖所示，半導體裝置200的上述部分包括與第2圖顯示相似的結構。然而，在實施例800中，半導體裝置200更包括金屬閘極接觸802。在實施例800中，可從半導體裝置200中省略金屬覆蓋層216及/或介電覆蓋層218，並且側壁間隔物214可約從鰭結構204延伸到另一個蝕刻停止層804。類似地，金屬閘極結構212可約從鰭結構204延伸到另一個蝕刻停止層804。另一個介電層806(例如，ILD1層)可包括在介電層206(例如，ILD0層)和介電層210(例如，ILD2層)之間。金屬源/汲極接觸222可從源/汲極區220延伸至約介電層806的頂面，類似於金屬閘極接觸802(其可被稱為MP)。如此，金屬閘極接觸802的頂面高度與金屬源/汲極接 觸222的頂面高度大致相同。因此，半導體裝置200中金屬閘極接觸802的頂面的垂直位置與金屬源/汲極接點222的頂面的垂直位置大致相等。
如第8圖進一步顯示，閘極內連線結構224電性及/或物理連接至金屬閘極接觸802。源/汲極內連線結構226電性及/或物理連接至金屬源/汲極接觸222。閘極內連線結構224和源/汲極內連線結構226可位於蝕刻停止層208中及/或穿過蝕刻停止層208，且可位於介電層210中及/或穿過介電層210。如此，閘極內連線結構224的高度和源/汲極內連線結構226的高度大致相同。
如第8圖進一步顯示，阻障層228包括在源/汲極內連線結構226與包括介電層210的一或多個介電層和蝕刻停止層208之間。此外，底部金屬層230可包括在源/汲極內連線結構226和金屬源/汲極接觸222之間。然而，在其他實施方式中，底部金屬層230從半導體裝置200中省略，如關於第7A-7E圖之前文所述。
如第8圖進一步顯示，另一個阻障層808包括在閘極內連線結構224與包括介電層210的一或多個介電層和蝕刻停止層208之間。此外，另一個底部金屬層810可包括在閘極內連線結構224和金屬閘極接觸802之間。然而，在其他實施方式中，底部金屬層810從半導體裝置200中省略。阻障層808可包括第一部分808a和第二部分808b，類似阻障層228的第一部分228a和第二部分228b。阻障層808(包括第一部分808a和第二部分808b)和底部金屬層810可通過結合第6A-6J及/或7A-7E圖所述的類似操作及/或技術形成。
如上所述，提供第8圖作為示例。其他示例可能與關於第8圖所描述的不同。
第9圖是裝置900的示例組件的示意圖。在一些實施方式中，半導體製程機台102-112及/或晶圓/晶片傳輸機台114中的一或多個可包括一或多個裝 置900及/或裝置900的一或多個組件。如第9圖所示，裝置900可包括匯流排910、處理器920、記憶體930、輸入組件940、輸出組件950和通訊組件960。
匯流排910包括實現裝置900的組件之間的有線及/或無線通訊的一或多個組件。匯流排910可將第9圖的兩個或更多個組件耦合在一起，例如通過操作耦合、通訊耦合、電子耦合及/或電性耦合。處理器920包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數字信號處理器、現場可程式化邏輯閘陣列(field-programmable gate array)、特定應用積體電路(application-specific integrated circuit)及/或其他類型的處理組件。處理器920以硬體、韌體、或硬體和軟體的組合來實現。在一些實施方式中，處理器920包括一或多個處理器，該處理器能夠被程式化以執行本文別處描述的一或多個操作或製程。
記憶體930包括揮發性及/或非揮發性記憶體。舉例來說，記憶體930可包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟及/或另一種類型的記憶體(例如，快閃記憶體、磁記憶體及/或光學記憶體))。記憶體930可包括內部記憶體(例如，隨機存取記憶體、唯讀記憶體或硬碟)及/或可移除記憶體(例如，通過通用序列匯流排(USB)連接來移除)。記憶體930可是非暫態電腦可讀取媒體(non-transitory computer-readable medium)。記憶體930儲存與裝置900的操作相關的資訊、指令及/或軟體(例如，一或多個軟體應用程式)。在一些實施方式中，記憶體930包括一或多個記憶體，其通過例如匯流排910耦合到一或多個處理器(例如，處理器920)。
輸入組件940使裝置900能夠接收輸入，例如使用者輸入及/或感測輸入。舉例來說，輸入組件940可包括觸控螢幕、鍵盤、數字小鍵盤、滑鼠、 按鈕、麥克風、開關、感應器、全球定位系統(GPS)感應器、加速度計、陀螺儀及/或致動器。輸出組件950使裝置900能夠提供輸出，例如通過顯示器、揚聲器及/或發光二極體。通訊組件960使裝置900能夠通過有線連接及/或無線連接與其他設備通訊。舉例來說，通訊組件960可包括接收器、發射器、收發器、數據機、網路卡及/或天線。
裝置900可執行本文描述的一或多個操作或製程。舉例來說，非暫態電腦可讀取媒體(例如，記憶體930)可儲存一組指令(例如，一或多個指令或代碼)以供處理器920執行。處理器920可執行上述組指令以執行本文描述的一或多個操作或製程。在一些實施方式中，由一或多個處理器920執行上述組指令，致使一或多個處理器920及/或裝置900執行本文描述的一或多個操作或製程。在一些實施方式中，電路架構(hardwired circuitry)可用於代替指令或與指令組合來執行本文所述的一或多個操作或製程。附加地或替代地，處理器920可配置為執行這裡描述的一或多個操作或製程。因此，這裡描述的實現不限於硬體電路和軟體的任何特定組合。
第9圖中顯示的部件的數量和配置提供作為示例。裝置900可包括與第9圖中顯示的組件相比有額外的組件、更少的組件、不同的組件或不同配置的組件。另外或替代地，裝置900的一組組件(例如，一或多個組件)可執行一或多個被描述為由裝置900的另一組組件執行的功能。
第10圖是與形成內連線結構相關聯的示例的製程1000的流程圖。在一些實施方式中，可由一或多個半導體製程機台(例如，一或多個半導體製程機台102-112)執行第10圖的一或多個製程方框。另外或替代地，可由裝置900的一或多個組件，例如處理器920、記憶體930、輸入組件940、輸出組件950及/ 或通訊組件960，執行第10圖的一或多個製程方框。
如第10圖顯示，製程1000可包括形成開口，上述開口在金屬接觸上方且穿過半導體裝置的一或多個介電層(方框1010)。舉例來說，一或多個半導體製程機台102-112可形成在金屬接觸(例如，金屬源/汲極接觸222、金屬閘極接觸802)上方且穿過一或多個半導體裝置200的介電層(例如，蝕刻停止層208、介電層210)的開口(例如，開口612)，如上所述。
如第10圖進一步顯示，製程1000可包括沿開口的一部分的多個側壁中形成阻障層(方框1020)。舉例來說，一或多個半導體製程機台102-112可在沿著開口(例如，開口612)的一部分的多個側壁(例如，側壁616)中形成阻障層(例如，阻障層228、阻障層808)，如上所述。在一些實施方式中，阻障層包括含鈦、矽和氧化物的化合物。在一些實施方式中，阻障層(例如，阻障層228、阻障層808)的形成導致在金屬接觸(例如，金屬源/汲極接觸222、金屬閘極接觸802)上形成鈦層(例如，底部金屬層230)。在一些實施方式中，阻障層包括氧化鈦矽(TiSixOy)阻障層。
如第10圖進一步顯示，製程1000可包括在阻障層上方和鈦層上形成含釕(Ru)內連線結構(方框1030)。舉例來說，一或多個半導體製程機台102-112可在阻障層(例如，阻障層228、阻障層808)上方和鈦層(例如，底部金屬層230)上形成含釕(Ru)內連線結構(例如，源/汲極內連線結構226、閘極內連線結構224)，如上所述。
製程1000可包括另外的實施方式，例如下文描述的任何單個實施方式或實施方式的任何組合及/或結合本文別處描述的一或多個其他製程。
在第一實施方式中，開口的部分包括開口的第一部分，上述開口 的第一部分包括在一或多個介電層的的氧化矽(SiOx)層(例如，側壁616的對應於介電層210的第一部分616a)中。並且製程1000包括在沿著與第一部分相鄰的開口的第二部分的多個側壁中形成另一阻障層(例如，阻障層228的第二部分228b、阻障層808的第二部分808b)，其中開口的第二部分包括在氧化矽層下方的一或多個介電層的氮化矽(SixNy)層(例如，蝕刻停止層208)中。另一個阻障層可包括氮化鈦矽(TiSixNy)阻障層，可包括含鈦、矽和氮化物的化合物，及/或可包括另一種類型的阻障層。
在第二實施方式中，單獨或與第一實施方式組合，形成另一阻障層包括將氯化鈦(TiClx)和氫氣流提供到開口中，其中氯化鈦中的鈦和氮化矽層中的氮化矽在氮化矽層中沿開口的第二部分在多個側壁中反應形成另一阻障層的氮化鈦矽，其中氯化鈦的氯和氫氣反應形成鹽酸副產物。
在第三實施方式中，單獨或與第一實施方式和第二實施方式中的一或多個組合，形成阻障層包括提供氯化鈦(TiClx)和氫氣流到開口中，其中氯化鈦中的鈦和一或多個介電層的氧化矽層的氧化矽(SiOx)反應，以在氧化矽層中沿開口的部分的多個側壁中形成阻障層的氧化鈦矽，並且氯化鈦中的氯和氫氣反應生成鹽酸副產物。在第四實施方式中，單獨或與第一至第三實施方式中的一或多個組合，氯化鈦與氫氣之間的比率在大於1：1至約1：1.25的範圍內。
在第五實施方式中，單獨或與第一至第四實施方式中的一或多個組合，提供氯化鈦和氫氣流包括將氯化鈦和氫氣流提供到其中設置有半導體裝置200的沉積腔室(例如，沉積機台102的沉積腔室)，而沉積腔室中的溫度在約攝氏350度至約攝氏500度的範圍內。在第六實施方式中，單獨或與第一至第五實施方式中的一或多個結合，形成阻障層之後的開口的寬度(例如，示例尺寸620) 與形成阻障層之前的開口的寬度(例如，示例尺寸618)的比率在約1：0.83至約1：0.973的範圍內。
儘管第10圖示出了製程1000的示例方框，但在一些實施方式中，製程1000可包括與第10圖中所描繪的方框相比額外的方框、更少的方框、不同的方框或不同排列的方框。另外或替代地，可並行執行製程1000的兩個方框或更多個方框。
第11圖是與形成內連線結構相關聯的示例製程1100的流程圖。在一些實施方式中，第11圖的一或多個方框可由一或多個半導體製程機台(例如，半導體製程機台102-112中的一或多個)執行。另外或替代地，第11圖的一或多個方框可由裝置900的一或多個組件執行，例如處理器920、記憶體930、輸入組件940、輸出組件950及/或通訊組件960。
如第11圖顯示，製程1100可包括形成開口，上述開口在金屬接觸上方並穿過半導體裝置的一或多個介電層(框1110)。舉例來說，一或多個半導體製程機台102-112可形成在金屬接觸(例如，金屬源/汲極接觸222、金屬閘極接觸802)上方並穿過半導體裝置200的一或多個介電層(例如，蝕刻停止層208、介電層210)的開口(例如，開口612)，如上所述。
如第11圖進一步顯示，製程1100可包括在沿開口的一部分的多個側壁中形成阻障層，其中氧化鈦矽阻障層的形成導致在金屬接觸上形成鈦層(方框1120)。舉例來說，一或多個半導體製程機台102-112可在沿著開口(舉例來說，開口612)的一部分的多個側壁(例如，側壁616)中形成阻障層(例如，阻障層228、阻障層808)，如上所述。在一些實施方式中，阻障層包括含鈦、矽和氧化物的化合物。在一些實施方式中，阻障層包括氧化鈦矽(TiSixOy)阻障層。在一些實施 方式中，阻障層(例如，阻障層228、阻障層808)的形成導致在金屬接觸(例如，金屬源/汲極接觸222、金屬閘極接觸802)上形成鈦層(例如，底部金屬層230)。
如第11圖中進一步顯示，製程1100可包括在形成阻障層之後，從金屬接觸移除鈦層(方框1130)。舉例來說，在形成阻障層(例如，阻障層228、阻障層808)之後，一或多個半導體製程機台102-112可從金屬接觸(例如，金屬源/汲極接觸222、金屬閘極接觸802)移除鈦層(例如，底部金屬層230、810)，如上所述。
如第11圖進一步顯示，製程1100可包括在移除鈦層之後，在阻障層上方和金屬接觸上形成釕(Ru)內連線結構(方框1140)。舉例來說，一或多個半導體製程機台102-112可在移除鈦層之後，在阻障層上方和金屬接觸上形成釕(Ru)內連線結構(例如，閘極內連線結構224、源/汲極內連線結構226)，如上所述。
製程1100可包括額外的實施方式，例如下文描述的及/或結合本文別處描述的一或多個其他製程的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，移除鈦層包括使用氬(Ar)電漿執行電漿蝕刻操作以從金屬接觸移除鈦層。在第二實施方式中，單獨或與第一實施方式結合，形成阻障層包括將氯化鈦(TiClx)和氫氣流提供到開口中持續約10秒至約80秒範圍內的持續時間。
在第三實施方式中，單獨或與第一實施方式和第二實施方式中的一或多個組合，形成阻障層包括執行電漿輔助化學氣相沉積(PECVD)操作以形成阻障層，其中電漿輔助化學氣相沉積(PECVD)操作中的電漿轟擊一或多個介電層，其導致在一或多個介電層中形成移動的矽原子，並且移動的矽原子向一或多個介電層的表面擴散，其中移動的矽原子和鈦前驅物反應以形成阻障層。 在第四實施方式中，單獨或與第一至第三實施方式中的一或多個組合，形成釕內連線結構包括執行保形沉積操作以在阻障層上方和金屬接觸上沉積釕。
儘管第11圖顯示製程1100的示例方框，但在一些實施方式中，製程1100可包括與第11圖中所描繪的方框相比額外的方框、更少的方框、不同的方框或不同排列的方框。另外或替代地，可並行執行製程1100的兩個方框或更多個方框。
如此，在凹陷中形成內連線結構之前，在凹陷中的側壁厚度的一部分中形成阻障層。通過基於電漿的沉積操作在側壁的部分厚度中形成阻障層。在基於電漿的沉積操作中，將前驅物提供到側壁的表面上。電漿用於引起側壁中的矽(Si)原子向側壁表面擴散，以在側壁上形成富矽表面。前驅物與富矽表面反應形成阻障層。因為前驅物由於電漿處理而消耗側壁的富矽表面的一部分，所以阻障層形成在側壁的部分厚度中。換句話說，阻障層形成在側壁的一部分中，而不是阻障層生長在側壁的表面之上。這使得阻障層能夠以這樣的方式形成，使阻障層在凹陷中的剖面寬度減小最小化，同時使阻障層能夠用於促進凹陷中的黏著性。在其他示例中，前述實施方式降低形成在凹陷中的阻障層上方的內連線結構的粗糙度，降低了內連線結構的接觸電阻，提高裝置性能，提高產量，減少缺陷，及/或減少裝置失效。
如上面更詳細地描述的，本文描述的一些實施方式提供了一種積體電路裝置的形成方法。方法包括形成開口，開口在金屬接觸上方並穿過半導體裝置的一或多個介電層。方法包括在沿開口的一部分的多個側壁中形成阻障層，其中阻障層包括含鈦、矽和氧化物的化合物，並且其中(鈦矽氧化物阻障層)阻障層的形成導致在金屬接觸上形成鈦層。方法包括在阻障層上方和鈦層上形 成含釕(Ru)內連線結構。
在一些實施例中，開口的該部分包括開口的第一部分，第一部分包括在一或多個介電層的氧化矽(SiOx)層中；以及其中方法更包括在沿著與第一部分相鄰的開口的第二部分的多個側壁中形成另一阻障層，其中另一阻障層包括含鈦、矽和氮化物的化合物，以及其中開口的第二部分包括在一或多個介電層中且位於氧化矽層下方的氮化矽(SixNy)層中。
在一些實施例中，其中形成另一阻障層包括將氯化鈦(TiClx)和氫氣流提供到開口中，其中氯化鈦的鈦和氮化矽層的氮化矽反應，以在氮化矽層中沿開口的第二部分的該多個側壁中形成另一阻障層的氮化鈦矽，以及其中氯化鈦的鈦和氮化矽層的氮化矽反應，以在氮化矽層中沿開口的第二部分的多個側壁中形成另一阻障層的氮化鈦矽，以及其中氯化鈦的氯和氫氣反應生成鹽酸副產物。
在一些實施例中，其中形成阻障層包括提供氯化鈦(TiClx)和氫氣流到開口中，其中氯化鈦的鈦和一或多個介電層的氧化矽層的氧化矽(SiOx)反應，以在沿著氧化矽層中開口的部分的多個側壁中形成阻障層的氧化鈦矽，以及其中氯化鈦的氯和氫氣反應生成鹽酸副產物。
在一些實施例中，其中氯化鈦與氫氣的比率在大於1：1至約1：1.25的範圍內。
在一些實施例中，其中提供氯化鈦(TiClx)和氫氣流包括將氯化鈦和氫氣流提供到半導體裝置位於其中的沉積腔室中，同時沉積腔室中的溫度在約攝氏350度至約攝氏500度的範圍內。
在一些實施例中，其中形成阻障層之後的開口的寬度與形成阻障 層之前的開口的寬度的比率在約1：0.83至約1：0.973的範圍內。
如上面更詳細地描述的，本文描述的一些實施方式提供了一種積體電路裝置的形成方法。方法包括形成開口，開口在金屬接觸上方並穿過半導體裝置的一或多個介電層。方法包括在沿著開口的一部分的多個側壁中形成阻障層，其中阻障層包括含鈦、矽和氧化物的化合物，並且其中阻障層的形成導致在金屬接觸上形成鈦層。方法包括在形成阻障層之後從金屬接觸移除鈦層。方法包括在移除鈦層之後，在阻障層上方和金屬接觸上形成含釕(Ru)內連線結構。
在一些實施例中，其中移除鈦層包括使用氬(Ar)電漿執行電漿蝕刻操作，以從金屬接觸上移除鈦層。
在一些實施例中，其中形成阻障層包括提供氯化鈦(TiClx)和氫氣流到開口中持續約10秒至約80秒的範圍內的持續時間。
在一些實施例中，其中形成阻障層包括執行電漿輔助化學氣相沉積(PECVD)操作以形成阻障層，其中電漿輔助化學氣相沉積操作中的電漿轟擊一或多個介電層，其導致在一或多個介電層中形成多個移動的矽原子，以及其中多個移動的矽原子向一或多個介電層的表面擴散，其中多個移動的矽原子和鈦前驅物反應形成阻障層。
在一些實施例中，其中形成釕內連線結構包括：執行保形沉積操作以在阻障層和金屬接觸上方沉積釕。
如上面更詳細地描述的，本文描述的一些實施方式提供了一種半導體裝置。半導體裝置包括一或多個介電層。半導體裝置包括包含在一或多個介電層中的內連線結構。半導體裝置包括位於內連線結構和一或多個介電層中 的至少一個之間的阻障層，其中阻障層包括含鈦、矽和氧化物的化合物。
在一些實施例中，半導體裝置更包括金屬層，位於內連線結構下方，其中金屬層包括電性連接至該半導體裝置的源/汲極區的接觸；以及鈦(Ti)層，位於金屬層上，其中內連線結構包括在鈦層上。
在一些實施例中，其中鈦層與一或多個介電層中的氮化矽層相鄰；以及其中鈦層在一或多個介電層的氧化矽層之下。
在一些實施例中，半導體裝置更包括金屬源/汲極接觸，其中內連線結構包括直接在金屬源/汲極接觸上。
在一些實施例中，其中內連線結構包括釕。
在一些實施例中，其中一或多個介電層包括氮化矽(SixNy)層；氧化矽(SiOx)層；以及其中阻障層位於內連線結構與氧化矽層之間；以及其中半導體裝置更包括位於內連線結構與氮化矽層之間的另一阻障層，其中另一阻障層包括含有鈦、矽和氮化物的化合物。
在一些實施例中，其中氧化矽層位於氮化矽層之上；以及其中阻障層位於另一阻障層(氮化鈦矽阻障層)之上。
在一些實施例中，半導體裝置更包括一金屬閘極結構；以及金屬閘極接觸，位於金屬閘極結構上方，其中一或多個介電層包括在金屬閘極接觸之上，以及其中內連線結構包括在金屬閘極接觸上方。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也 應理解，此類均等的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
200:半導體裝置
202:裝置基板
204:鰭結構
206,210:介電層
208:蝕刻停止層
212:金屬閘極結構
214:側壁間隔物
216:金屬覆蓋層
218:介電覆蓋層
218a,228a:第一部分
218b,228b:第二部分
220:源/汲極區
222:金屬源/汲極接觸
224:閘極內連線結構
226:源/汲極內連線結構
228:阻障層
230:底部金屬層

Claims (10)

  1. 一種積體電路裝置的形成方法，包括：形成一開口，該開口在一金屬接觸上方且穿過一半導體裝置的一或多個介電層；沿該開口的一部分的多個側壁中形成一阻障層，其中該阻障層包括含鈦、矽和氧化物的一化合物，其中該阻障層包括氧化鈦矽，並且其中該阻障層的形成導致在該金屬接觸上形成一鈦層；以及在該阻障層上方和該鈦層上形成一含釕(Ru)內連線結構。
  2. 如請求項1之積體電路裝置的形成方法，其中該開口的該部分包括該開口的一第一部分，該第一部分包括在該或該些介電層的一氧化矽(SiOx)層中；以及其中該積體電路裝置的形成方法更包括：在沿著與該第一部分相鄰的該開口的一第二部分的該些側壁中形成一另一阻障層，其中該另一阻障層包括含鈦、矽和氮化物的一化合物，以及其中該開口的該第二部分包括在該或該些介電層中且位於該氧化矽層下方的一氮化矽(SixNy)層中。
  3. 如請求項2之積體電路裝置的形成方法，其中形成該另一阻障層包括：將一氯化鈦(TiClx)和氫氣流提供到該開口中，其中氯化鈦的鈦和該氮化矽層的氮化矽反應，以在該氮化矽層中沿該開口的 該第二部分的該些側壁中形成該另一阻障層的氮化鈦矽，以及其中氯化鈦的氯和氫氣反應生成一鹽酸副產物。
  4. 如請求項1至3中任一項之積體電路裝置的形成方法，其中形成該阻障層包括：提供一氯化鈦(TiClx)和氫氣流到該開口中，其中氯化鈦的鈦和該或該些介電層的該氧化矽層的氧化矽(SiOx)反應，以在沿著該氧化矽層中該開口的該部分的該些側壁中形成該阻障層的氧化鈦矽，以及其中氯化鈦的氯和氫氣反應生成一鹽酸副產物。
  5. 一種積體電路裝置的形成方法，包括：形成一開口，該開口在一金屬接觸上方且穿過一半導體裝置的一或多個介電層；在沿著該開口的一部分的多個側壁中形成一阻障層，其中該阻障層包括含鈦、矽和氧化物的一化合物，其中該阻障層包括氧化鈦矽，以及其中該阻障層的形成導致在該金屬接觸上形成一鈦層；形成該阻障層後，從該金屬接觸上移除該鈦層；以及在移除該鈦層之後，在該阻障層上方和該金屬接觸上形成一含釕(Ru)內連線結構。
  6. 如請求項5之積體電路裝置的形成方法，其中移除該鈦層包括：使用一氬(Ar)電漿執行一電漿蝕刻操作，以從該金屬接觸上移除該鈦層。
  7. 如請求項5或6之積體電路裝置的形成方法，其中形成該阻障層 包括：執行一電漿輔助化學氣相沉積(PECVD)操作以形成該阻障層，其中該電漿輔助化學氣相沉積操作中的一電漿轟擊該或該些介電層，其導致在該或該些介電層中形成多個移動的矽原子，以及其中該些移動的矽原子向該或該些介電層的一表面擴散，其中該些移動的矽原子與一鈦前驅物反應形成該阻障層。
  8. 一種半導體裝置，包括：一或多個介電層；一內連線結構，包括在該或該些介電層中；以及一阻障層，位於該內連線結構和該或該些介電層中的至少一個之間，其中該阻障層包括含鈦、矽和氧化物的一化合物，以及其中該阻障層包括氧化鈦矽。
  9. 如請求項8之半導體裝置，更包括：一金屬層，位於該內連線結構下方，其中該金屬層包括電性連接至該半導體裝置的一源/汲極區的一接觸；以及一鈦(Ti)層，位於該金屬層上，其中該內連線結構包括在該鈦層上。
  10. 如請求項8或9之半導體裝置，其中該或該些介電層包括：一氮化矽(SixNy)層；一氧化矽(SiOx)層；以及其中，該阻障層包括位於該內連線結構與該氧化矽層之間；以及其中該半導體裝置更包括： 一另一阻障層，位於該內連線結構與該氮化矽層之間，其中該另一阻障層包括含鈦、矽和氮化物的一化合物。
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