TWI850952B - 半導體裝置及其製造方法 - Google Patents
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Abstract
在一些實施方式中，在裝置的源極/汲極區下方形成緩衝層。緩衝層的形狀可以包含彎曲頂表面，其具有延伸以增加裝置的鰭片結構的奈米片的覆蓋率的高度。形狀也包含具有向裝置的淺溝槽隔離區延伸的寬度的區域。形狀降低摻質從源極/汲極區擴散到鰭片結構的台面區的可能性。結果，可以藉由降低短通道效應、降低裝置的截止電流和降低裝置內的滲漏以及其他範例來提升裝置的效能。
Description
本發明實施例關於半導體製造技術，特別關於半導體裝置及其製造方法。
以鰭片為主的電晶體，例如鰭式場效電晶體(fin field effect transistors，finFETs)和奈米結構電晶體(例如奈米線電晶體、奈米片電晶體、全繞式閘極(gate-all-around，GAA)電晶體、多橋通道電晶體、奈米帶電晶體)是三維結構，其包含在半導體基底之上延伸的鰭片(或其一部分)中的通道區作為三維結構。閘極結構被配置為控制通道區內的電荷載子的流動，包覆環繞半導體材料的鰭片。作為範例，在鰭式場效電晶體中，閘極結構包覆環繞鰭片的三個側面(以及因此通道區)，藉此能夠增加對通道區的控制(以及因此鰭式場效電晶體的開關)。作為另一範例，在奈米結構電晶體中，閘極結構包覆環繞鰭片結構中的多個通道區，使得閘極結構圍繞多個通道區中的每一個。
根據一些實施例提供半導體裝置。此半導體裝置包含基底上方的多個奈米結構通道，其中在垂直於基底的方向上配置多個奈米結構通道；閘極結構包覆環繞基底上方的多個奈米結構通道；源極/汲極區鄰近多個奈米結構通道和閘極結構；設置在台面區的頂表面和多個奈米結構通道的底部奈米結構通道之間的內間隔層；以及源極/汲極區下方的緩衝區，其中緩衝區的彎曲頂表面包含頂點高度，頂點高度大於內間隔層的底表面的高度，並且其中彎曲頂表面的頂點高度小於內間隔層的頂表面的高度。
根據另一些實施例提供半導體裝置的製造方法。此方法包含在基底上方形成多個奈米結構通道，其中在垂直於基底的方向上配置多個奈米結構通道；在鄰近奈米結構通道的凹槽中形成磊晶材料的一層，其中磊晶材料的一層的一部分朝向鄰近鰭片結構的混合鰭片結構延伸並進入淺溝槽隔離區；移除多個奈米結構通道之間的多個犧牲層；以及在移除多個犧牲層之後，形成閘極結構包覆環繞多個奈米結構通道。
根據又一些實施例提供半導體裝置。此半導體裝置包含基底上方的底部奈米結構通道；鄰近底部奈米結構通道的第一側的第一混合鰭片結構；鄰近底部奈米結構通道之與第一側相反的第二側的第二混合鰭片結構；以及介於第一混合鰭片結構和第二混合鰭片結構之間的緩衝區，其中緩衝區的第一部分延伸到介於底部奈米結構通道的第一側和第一混合鰭片結構之間的第一淺溝槽隔離區中，其中緩衝區的第二部分延伸到介於底部奈米結構通道的第二側和第二混合鰭片結構之間的第二淺溝槽隔離區中，並且其中緩衝區的彎曲頂表面包含頂點高度，頂點高度大於第一淺溝槽隔離區的頂表面的高度、大於第二淺溝槽隔離區的頂表面的高度、並且小於底部奈米結構通道的底表面的高
度。
100:環境
102:沉積工具
104:曝光工具
106:顯影工具
108:蝕刻工具
110:平坦化工具
112:鍍覆工具
114:晶圓/晶粒傳輸工具
200:半導體裝置
202:半導體基底
204:鰭片結構
204a:鰭片結構的第一子集
204b:鰭片結構的第二子集
206,206a,206b:淺溝槽隔離區
208,208a,208b,208c:通道
210:源極/汲極區
212:閘極結構
212a,212b,212c,212d,316,318,414a,414b:部分
214:層間介電層
300,400,500,600:實施方式
302:層堆疊
304:第一層
304a:底部第一層
306:第二層
306a,306b,306c:底部第二層
308:硬遮罩層
310,424:蓋層
312:氧化物層
314:氮化物層
320,328,328a:襯墊
322,330:介電層
324:覆層
326,326a,326b:覆側壁層
332:高介電常數層
334,334a,334b:混合鰭片結構
336:虛設閘極結構
338:閘極電極層
340:硬遮罩層
342:間隔層
344:閘極介電層
402:源極/汲極凹槽
404,404a,404b,404c:內間隔層
406:緩衝層
408:彎曲頂表面
410,412,610,612,614:距離
416,418:高度
420,422:層
502:開口
504:高介電常數介電襯墊
506,508:寬度
602:源極/汲極接觸件
604:金屬矽化物層
608:厚度
700:裝置
710:匯流排
720:處理器
730:記憶體
740:輸入組件
750:輸出組件
760:通訊組件
800:製程
810,820,830,840:方框
A-A,B-B,C-C:剖面
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是可以在其中實施本文描述的系統及/或方法之例示性環境的示意圖。
第2圖是本文描述的例示性半導體裝置的示意圖。
第3A~3U、4A~4I、5A~5D和6圖是本文描述的例示性實施方式的示意圖。
第7圖是本文描述的一或多個裝置的例示性組件的示意圖。
第8圖是與形成本文所述之半導體裝置相關的例示性製程的流程圖。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不
同實施例及/或組態之間有特定的關係。
另外，本文可能使用空間相對用語，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」及類似的用詞，以便於描述如圖所示之一個(些)元件或部件與另一個(些)元件或部件之間的關係。這些空間相對用語係為了涵蓋使用中或操作中的裝置之不同方位以及圖式中描繪的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則在此使用的空間相對形容詞也將依轉向後的方位來解釋。
例如奈米結構電晶體之裝置的源極/汲極區可以包含摻雜的磊晶材料。在一些情況下，來自摻雜的磊晶材料的摻質可能擴散到裝置中包含的鰭片結構的台面(mesa)區中。摻質可以增加台面區內的電子穿隧，以藉由增加短通道效應(例如汲極引發能障降低(drain-induced barrier lowering，DIBL))、增加裝置的截止電流及增加裝置內的滲漏來降低裝置的效能。
本文描述的一些實施方式提供技術和半導體裝置，其中在裝置的源極/汲極區下方形成緩衝層。緩衝層被配置為降低、防止及/或阻擋摻質從源極/汲極區滲漏或擴散到裝置的其他區域，例如相鄰的裝置的鰭片結構的台面區。緩衝層的形狀可以包含彎曲頂表面，其高度被配置為增加鰭片結構的奈米片的覆蓋率。緩衝層的形狀也包含具有在裝置的淺溝槽隔離區上方並朝向相鄰混合鰭片結構延伸之寬度的區域。
緩衝層的高度、寬度和整體形狀進一步降低、防止及/或阻止摻質從源極/汲極區滲漏或擴散到鰭片結構的台面區。具體而言，緩衝區的高度、寬度和整體形狀被配置為使得緩衝層完全介於鰭片結構的台面區和源極/汲極區之間(例如使得源極/汲極區不直接接觸台面區)。這防止源極/汲極區的磊晶
材料的摻質滲漏或擴散到鰭片結構的奈米片下方的台面區的角落中。結果，可以藉由降低短通道效應(例如汲極引發能障降低(DIBL))、降低裝置的截止電流及降低裝置內的滲漏來提高裝置的效能。
第1圖是例示性環境100的示意圖，在環境100中可以實施本文描述的系統及/或方法。如第1圖所示，環境100可以包含多個半導體製程工具102~112和晶圓/晶粒傳輸工具114。多個半導體製程工具102~112可以包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍覆工具112及/或其他類型的半導體製程工具。例示性環境100中包含的工具可以包含在半導體清潔室、半導體製造廠、半導體製程設施及/或加工設施以及其他範例中。
沉積工具102是半導體製程工具，其包含半導體製程腔室和能夠將各種類型的材料沉積到基底上的一或多個裝置。在一些實施方式中，沉積工具102包含能夠在例如晶圓的基底上沉積光阻層的旋塗工具。在一些實施方式中，沉積工具102包含化學氣相沉積(chemical vapor deposition，CVD)工具，例如電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)工具、高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)工具、次大氣壓化學氣相沉積(sub-atmospheric CVD，SACVD)工具、低壓化學氣相沉積(low-pressure CVD，LPCVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿輔助原子層沉積(plasma-enhanced atomic layer deposition，PEALD)工具或其他類型的化學氣相沉積工具。在一些實施方式中，沉積工具102包含物理氣相沉積(physical vapor deposition，PVD)工具，例如濺鍍工具或其他類型的物理氣相沉積工具。在一些實施方式中，沉積工具102包含被配置為藉由
磊晶成長形成裝置的層及/或區域的磊晶工具。在一些實施方式中，例示性環境100包含多種類型的沉積工具102。
曝光工具104是能夠將光阻層暴露於輻射源的半導體製程工具，輻射源例如紫外光(ultraviolet light，UV)源(例如深紫外光源、極紫外光(extreme UV light，EUV)源及/或類似的光源)、X射線源、電子束源及/或類似的光源。曝光工具104可以將光阻層暴露於輻射源以將圖案從光罩轉移到光阻層。圖案可以包含用於形成一或多個半導體裝置的一或多個半導體裝置層圖案、可以包含用於形成半導體裝置的一或多個結構的圖案、可以包含用於蝕刻半導體裝置的各個部分之圖案及/或類似的圖案。在一些實施方式中，曝光工具104包含掃描儀、步進器或類似類型的曝光工具。
顯影工具106是能夠顯影已暴露於輻射源的光阻層以顯影從曝光工具104轉移到光阻層的圖案的半導體製程工具。在一些實施方式中，顯影工具106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影工具106藉由移除光阻層的曝光部分來顯影圖案。在一些實施方式中，顯影工具106經由使用化學顯影劑溶解光阻層的曝光或未曝光部分來顯影圖案。
蝕刻工具108是能夠蝕刻基底、晶圓或半導體裝置的各種類型的材料的半導體製程工具。舉例來說，蝕刻工具108可以包含濕式蝕刻工具、乾式蝕刻工具及/或類似的工具。在一些實施方式中，蝕刻工具108包含填充蝕刻劑的腔室，並且基底被放置在腔室中持續特定時間段以移除特定量的基底的一或多個部分。在一些實施方式中，蝕刻工具108可以使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底的一或多個部分，這可以涉及使用游離氣體來等向性或定向地蝕刻一或多個部分。
平坦化工具110是能夠研磨或平坦化晶圓或半導體裝置的各個層的半導體製程工具。舉例來說，平坦化工具110可以包含化學機械平坦化(chemical mechanical planarization，CMP)工具及/或研磨或平坦化沉積或鍍覆材料的層或表面的其他類型的平坦化工具。平坦化工具110可以用化學和機械力的組合(例如化學蝕刻和自由磨料研磨)來研磨或平坦化半導體裝置的表面。平坦化工具110可以利用磨料和腐蝕性化學漿料結合研磨墊和固定環(例如通常具有比半導體裝置更大的直徑)。研磨墊和半導體裝置可以由動態研磨頭壓在一起並由固定環保持在適當位置。動態研磨頭可以以不同的旋轉軸旋轉，以移除材料並平整化半導體裝置的任何不規則形貌，使半導體裝置平坦或平面。
鍍覆工具112是能夠用一或多個金屬鍍覆基底(例如晶圓、半導體裝置及/或類似的基底)或基底的一部分之半導體製程工具。舉例來說，鍍覆工具112可以包含銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料或合金(例如錫-銀、錫-鉛及/或類似的材料)電鍍裝置及/或用於一或多個其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
晶圓/晶粒傳輸工具114包含移動機器人、機器人手臂、有軌電車(tram)或軌道車、架空起重運輸(overhead hoist transport，OHT)系統、自動化物料搬運系統(automated materially handling system，AMHS)及/或其他類型的裝置，其被配置為在半導體製程工具102~112之間傳輸基底及/或半導體裝置、被配置為在同一半導體製程工具的製程腔室之間傳輸基底及/或半導體裝置、及/或被配置為傳輸基底及/或半導體裝置往返於其他位置，例如晶圓架、儲藏室及/或類似的位置。在一些實施方式中，晶圓/晶粒傳輸工具114可以是被
配置為行進特定路徑及/或可以半自動或自動操作的程式化裝置。在一些實施方式中，環境100包含多個晶圓/晶粒傳輸工具114。
晶圓/晶粒傳輸工具114可以被包含在集群工具或包含多個製程腔室的其他類型的工具中，並且可以被配置為在多個製程腔室之間傳輸基底及/或半導體裝置、在製程腔室和緩衝區域之間傳輸基底及/或半導體裝置、在製程腔室和界面工具(例如設備前端模組(equipment front end module，EFEM))之間傳輸基底及/或半導體裝置、及/或在製程腔室和運輸載體(例如前開式晶圓傳送盒(front opening unified pod，FOUP))之間運輸基底及/或半導體裝置以及其他範例。在一些實施方式中，晶圓/晶粒傳輸工具114可以被包含在多腔室(或集群)沉積工具102中，其可以包含預清潔製程腔室(例如用於清潔或移除氧化物、氧化及/或來自基底及/或半導體裝置之其他類型的副產物或污染物)和多種類型的沉積製程腔室(例如用於沉積不同類型材料的製程腔室、用於進行不同類型沉積操作的製程腔室)。在這些實施方式中，晶圓/晶粒傳輸工具114被配置為在沉積工具102的製程腔室之間運輸基底及/或半導體裝置，而不破壞或移除製程腔室之間及/或在沉積工具102中的製程操作之間的真空(或至少部分真空)，如本文所述。
在一些實施方式中，並且如結合第2、3A~3U、4A~4I、5A~5D圖和本文其他地方所述，半導體製程工具102~112可以進行包含一或多個製程操作的方法。方法可以形成奈米結構電晶體的結構及/或區域。
舉例來說，方法可以包含在基底上方形成多個奈米結構通道。在一些實施方式中，在垂直於基底的方向上形成多個奈米結構通道。方法可以更包含在鄰近奈米結構通道的凹槽中形成磊晶材料的一層。在一些實施方式
中，磊晶材料的一層的一部分朝向鄰近多個奈米結構通道之混合鰭片結構延伸並進入淺溝槽隔離區。方法更包含移除多個奈米結構通道之間的多個犧牲層。方法更包含在移除多個犧牲層之後，形成閘極結構包覆環繞多個奈米結構通道。
提供第1圖所示之裝置的數量和配置作為一或多個範例。實際上，可能存在比第1圖所示之裝置更多裝置、更少裝置、不同裝置或不同排列的裝置。此外，可以在單個裝置內實施第1圖所示之兩個或更多個裝置、或者可以將第1圖所示之單個裝置實施為多個分散式裝置。額外地或替代地，環境100的一組裝置(例如一或多個裝置)可以進行一或多個功能，這些功能被描述為由環境100的另一組裝置進行。
第2圖是本文描述的例示性半導體裝置200的示意圖。半導體裝置200包含一或多個電晶體。一或多個電晶體可以包含奈米結構電晶體，例如奈米線電晶體、奈米片電晶體、全繞式閘極(GAA)電晶體、多橋通道電晶體、奈米帶電晶體及/或其他類型的奈米結構電晶體。半導體裝置200可以包含一或多個未繪示於第2圖的額外裝置、結構及/或層。舉例來說，半導體裝置200可以包含額外層及/或晶粒，其形成在第2圖所示之半導體裝置200的一部分之上及/或之下的層上。額外地或替代地，可以在包含半導體裝置的電子裝置或積體電路(integrated circuit，IC)的同一層中形成一或多個額外的半導體結構及/或半導體裝置，其具有橫向位移，如第2圖所示之半導體裝置200。第3A~3U圖是第2圖所示之半導體裝置200的各個部分的示意性剖面圖，並對應形成半導體裝置200的奈米結構電晶體的各個製程階段。
半導體裝置200包含半導體基底202。半導體基底202包含矽
(Si)基底、由包含矽的材料形成的基底、III-V化合物半導體材料基底，例如砷化鎵(GaAs)、絕緣體上覆矽(silicon on insulator，SOI)基底、鍺(Ge)基底、矽鍺(SiGe)基底、碳化矽(SiC)基底或其他類型的半導體基底。半導體基底202可以包含各種層，包含形成在半導體基底上的導電層或絕緣層。半導體基底202可以包含化合物半導體及/或合金半導體。半導體基底202可以包含各種摻雜配置以滿足一或多個設計參數。舉例來說，可以在設計為不同裝置類型(例如p型金屬氧化物半導體(p-type metal-oxide semiconductor，PMOS)奈米結構電晶體、n型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)奈米結構電晶體)的區域中的半導體基底202上形成不同的摻雜分佈(例如n井、p井)。合適的摻雜可以包含摻質的離子佈植及/或擴散製程。此外，半導體基底202可以包含磊晶層，可以被應變以增強效能及/或可以具有其他合適的增強部件。半導體基底202可以包含其上形成其他半導體裝置之半導體晶圓的一部分。
鰭片結構204被包含在半導體基底202之上(及/或在半導體基底202上方延伸)。鰭片結構204提供一種結構，在其上形成半導體裝置200的層及/或其他結構，例如磊晶區及/或閘極結構以及其他範例。在一些實施方式中，鰭片結構204包含與半導體基底202相同的材料並由半導體基底202形成。在一些實施方式中，鰭片結構204包含矽(Si)材料或其他元素半導體材料，例如鍺(Ge)。在一些實施方式中，鰭片結構204包含合金半導體材料，例如矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、砷磷化鎵銦(GaInAsP)或前述之組合。
鰭片結構204的製造藉由合適的半導體製程技術，例如遮罩、光微影及/或蝕刻製程以及其他範例。作為範例，鰭片結構204的形成可以藉由蝕刻掉半導體基底202的一部分以在半導體基底202中形成凹槽。然後，可以用凹蝕或回蝕刻的隔離材料填充凹槽以在半導體基底202之上和鰭片結構204之間形成淺溝槽隔離(shallow trench isolation，STI)區206。可以使用用於淺溝槽隔離區206及/或鰭片結構204的其他製造技術。淺溝槽隔離區206可以電隔離相鄰的鰭片結構204並可以提供在其上形成半導體裝置200的其他層及/或結構的層。淺溝槽隔離區206可以包含介電材料，例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料及/或其他合適的絕緣材料。淺溝槽隔離區206可以包含多層結構，例如具有一或多個襯層。
半導體裝置200包含多個通道208，其在源極/汲極區210之間延伸並電耦合至源極/汲極區210。通道208包含以矽為主的奈米結構(例如奈米片或奈米線以及其他範例)，其作為半導體裝置200的奈米結構電晶體的半導體通道。通道208可以包含矽鍺(SiGe)或其他以矽為主的材料。源極/汲極區210包含具有一或多個摻質的矽(Si)，例如p型材料(例如硼(B)或鍺(Ge)以及其他範例)、n型材料(例如磷(P)或砷(As)以及其他範例)及/或其他類型的摻質。因此，半導體裝置200可以包含p型金屬氧化物半導體(PMOS)奈米結構電晶體(包含p型源極/汲極區210)、n型金屬氧化物半導體(NMOS)奈米結構電晶體(包含n型源極/汲極區210)及/或其他類型的奈米結構電晶體。
在一些實施方式中，半導體裝置200包含多種類型的鰭片結構。
舉例來說，鰭片結構204可被稱為主動鰭片，因為通道208和源極/汲極區210形成並包含在鰭片結構204上方。另一類型的鰭片結構包含混合鰭片結構。混合鰭片結構也可被稱為虛設鰭片、H鰭片或非主動鰭片以及其他範例。混合鰭片結構可以包含在相鄰鰭片結構204之間(例如在相鄰主動鰭片結構之間)。混合鰭片在大致平行於鰭片結構204的方向上延伸。
混合鰭片結構被配置為在包含在半導體裝置200中的兩個或更多個結構及/或組件之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在兩個或更多個鰭片結構204(例如兩個或多個主動鰭片結構)之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在兩個或更多個源極/汲極區210之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在兩個或更多個閘極結構或閘極結構的兩個或更多個部分之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在源極/汲極區210和閘極結構之間提供電隔離。
混合鰭片結構可以包含多種類型的介電材料。混合鰭片結構可以包含一或多個低介電常數(low-k)介電材料(例如氧化矽(SiOx)及/或氮化矽(SixNy)以及其他範例)和一或多個高介電常數(high-k)介電材料的組合(例如氧化鉿(HfOx)及/或其他高介電常數介電材料)。
通道208的至少一個子集延伸穿過一或多個閘極結構212。閘極結構212可以由一或多個金屬材料、一或多個高介電常數(high-k)材料及/或一或多個其他類型的材料形成。在一些實施方式中，虛設閘極結構(例如多晶矽(polysilicon，PO)閘極結構或其他類型的閘極結構)形成在閘極結構212的位置(例如在形成之前)，使得可以在形成閘極結構212之前形成半導體裝置200的一或多個其他層及/或結構。這減少及/或防止對閘極結構212的損壞，否則將
由一或多個層及/或結構的形成引起此損壞。然後，進行替換閘極製程(replacement gate process，RGP)以移除虛設閘極結構並用閘極結構212(例如替換閘極結構)替換虛設閘極結構。
如第2圖進一步所示，閘極結構212的一部分以交替的垂直配置形成於多對通道208之間。換言之，半導體裝置200包含一或多個垂直堆疊的交替的通道208和閘極結構212的一部分，如第2圖所示。以此方式，閘極結構212在通道208的所有側面上包覆環繞相關的通道208，其增加通道208的控制、增加半導體裝置200的奈米結構電晶體的驅動電流、以及降低半導體裝置200的奈米結構電晶體的短通道效應(short channel effects，SCEs)。
可以在半導體裝置200的兩個或更多個奈米級電晶體之間共享一些源極/汲極區210和閘極結構212。在這些實施方式中，一或多個源極/汲極區210和閘極結構212可以連接或耦合至多個通道208，如第2圖的範例所示。這使得多個通道208能夠由單個閘極結構212和一對源極/汲極區210控制。
半導體裝置200也可以包含淺溝槽隔離區206之上的層間介電(inter-layer dielectric，ILD)層214。層間介電層214可被稱為ILD0層。層間介電層214環繞閘極結構212以提供閘極結構212及/或源極/汲極區210之間的電隔離及/或絕緣以及其他範例。可以形成例如接觸件及/或互連的導電結構穿過層間介電層214到源極/汲極區210和閘極結構212，以提供對源極/汲極區210和閘極結構212的控制。
在一些實施方式中，半導體裝置200包含在半導體基底202上方的第一鰭片結構(例如第一鰭片結構204)、鄰近第一鰭片結構並且在半導體基底202之上的第二鰭片結構(例如第二鰭片結構204)、以及在第一鰭片結構
和第二鰭片結構之間的淺溝槽隔離區(例如淺溝槽隔離區206)。半導體裝置200可以包含沿著第一鰭片結構的第一側壁之第一覆側壁層，第一側壁面向第二鰭片結構。半導體裝置200可以包含沿著第二鰭片結構的第二側壁之第二覆側壁層，第二側壁面向第一鰭片結構。在一些實施方式中，第一覆側壁層的第一底邊緣低於第二覆側壁層的第二底邊緣。第一覆側壁層和第二覆側壁層的底邊緣的不同深度為不同類型的鰭片結構(例如用於p型奈米結構電晶體的鰭片結構和用於n型奈米結構電晶體的鰭片結構)提供足夠的電隔離，同時減少及/或最小化淺溝槽隔離區206上的第一覆側壁層和第二覆側壁層的基腳(footing)。減少及/或最小化的基腳可以降低半導體裝置200中電短路的可能性。
額外地或替代地，半導體裝置200可以包含鰭片結構204和沿著鰭片結構204的第一側壁之第一覆側壁層。在一些實施方式中，第一覆側壁層包含第一垂直位置處的第一底邊緣。半導體裝置200可以包含沿著鰭片結構204之與第一側壁相對的第二側壁之第二覆側壁層。在一些實施方式中，第二覆側壁層包含第二垂直位置處的第二底邊緣，第二垂直位置低於第一底邊緣的第一垂直位置。第一覆側壁層和第二覆側壁層的底邊緣的不同垂直位置為不同類型的鰭片結構(例如用於p型奈米結構電晶體的鰭片結構和用於n型奈米結構電晶體的鰭片結構)提供足夠的電隔離，同時降低及/或最小化淺溝槽隔離區206上的第一覆側壁層和第二覆側壁層的基腳。降低及/或最小化的基腳可以降低半導體裝置200中電短路的可能性。
半導體裝置200可以包含區域和部件的不同組合。作為範例，並且如結合第3A~3U、4A~4I、5A~5D、6圖和本文其他地方所述，半導體裝
置200可以包含基底上方的多個奈米結構通道。在一些實施方式中，多個奈米結構通道配置在垂直於基底的方向上。半導體裝置200可以包含閘極結構包覆環繞基底上方的多個奈米結構通道。半導體裝置200可以包含鄰近多個奈米結構通道且鄰近閘極結構的多個部分之源極/汲極區。半導體裝置200可以包含設置在台面區的頂表面和多個奈米結構通道的底部奈米結構通道之間的內間隔物。半導體裝置200可以更包含在源極/汲極區下方的緩衝區。在一些實施方式中，緩衝區的彎曲頂表面包含頂點高度，頂點高度大於內間隔層的底表面的高度。在一些實施方式中，彎曲頂表面的頂點高度小於內間隔層的頂表面的高度。
額外地或替代地，半導體裝置200可以包含基底上方的底部奈米結構通道。半導體裝置200可以包含鄰近底部奈米結構通道的第一側之第一混合鰭片結構和鄰近底部奈米結構通道的第二側之第二混合鰭片結構，第二側與第一側相反。半導體裝置200可以包含在第一混合鰭片結構和第二混合鰭片結構之間的緩衝區。在一些實施方式中，緩衝區的第一部分延伸到底部奈米結構通道的第一側與第一混合鰭片結構之間的第一淺溝槽隔離區中。在一些實施方式中，緩衝區的第二部分延伸到底部奈米結構通道的第二側和第二混合鰭片結構之間的第二淺溝槽隔離區中。在一些實施方式中，緩衝區的彎曲頂表面包含頂點高度，頂點高度大於第一淺溝槽隔離區的頂表面的高度、大於第二淺溝槽隔離區的頂表面的高度、並小於底部奈米結構通道的底表面的高度。
如上所述，提供第2圖作為範例。其他範例可能與關於第2圖描述的不同。
第3A~3U圖是本文描述的例示性實施方式300的示意圖。例示
性實施方式300所示之操作可以以不同於第3A~3U圖所示之順序來進行。例示性實施方式300包含形成半導體裝置200或其一部分的範例(例如形成半導體裝置200的奈米結構電晶體的範例)。半導體裝置200可以包含未繪示於第3A~3U圖的一或多個額外裝置、結構及/或層。半導體裝置200可以包含在第3A~3U圖所示之半導體裝置200的部分之上及/或之下的層上形成的額外層及/或晶粒。額外地或替代地，可以在包含半導體裝置200的電子裝置的同一層中形成一或多個額外半導體結構及/或半導體裝置。
第3A和3B圖分別繪示半導體裝置200的透視圖和沿第3A圖中的線A-A的剖面圖。如第3A和3B圖所示，結合半導體基底202進行半導體裝置200的製程。在半導體基底202上形成層堆疊302。層堆疊302可被稱為超晶格。在一些實施方式中，在形成層堆疊302之前，結合半導體基底202進行一或多個操作。舉例來說，可以進行抗衝穿(anti-punch through，APT)佈植操作。可以在將在其上形成通道208之半導體基底202的一或多個區域中進行抗衝穿佈植操作。進行抗衝穿佈植操作以例如減少及/或防止衝穿或不希望的擴散到半導體基底202中。
層堆疊302包含多個交替層。交替層包含多個第一層304和多個第二層306。第3A和3B圖所示之第一層304的數量和第二層306的數量是範例，並且第一層304和第二層306的其他數量在本發明實施例的範圍內。在一些實施方式中，第一層304和第二層306形成為不同的厚度。舉例來說，第二層306的厚度可以形成為大於第一層304的厚度。在一些實施方式中，第一層304(或其子集)形成為約4奈米至約7奈米的厚度。在一些實施方式中，第二層306(或其子集)形成為約8奈米至約12奈米的厚度。然而，第一層304的厚度和第二層
306的厚度的其他值在本發明實施例的範圍內。
第一層304包含第一材料組成，並且第二層306包含第二材料組成。在一些實施方式中，第一材料組成和第二材料組成是相同的材料組成。在一些實施方式中，第一材料組成和第二材料組成是不同的材料組成。作為範例，第一層304可以包含矽鍺(SiGe)且第二層306可以包含矽(Si)。在一些實施方式中，第一材料組成和第二材料組成具有不同的氧化速率及/或蝕刻選擇性。
如本文所述，第一層304最終被移除並用於界定相鄰通道208之間的垂直距離，通道208用於隨後形成的半導體裝置200的奈米結構電晶體。因此，第一層304也可被稱為犧牲層，而第二層306可被稱為通道層或奈米結構通道。
沉積工具102在半導體基底202上沉積及/或成長交替層以包含奈米結構(例如奈米片)。舉例來說，沉積工具102藉由磊晶成長來成長交替層。然而，可以使用其他製程來形成層堆疊302的交替層。可以藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)及/或其他合適的磊晶成長製程來進行層堆疊302的交替層的磊晶成長。在一些實施方式中，例如第二層306的磊晶成長層包含與半導體基底202的材料相同的材料。在一些實施方式中，第一層304及/或第二層306的材料包含不同於半導體基底202的材料。如上所述，在一些實施方式中，第一層304包含磊晶成長的矽鍺(SiGe)層且第二層306包含磊晶成長的矽(Si)層。或者，第一層304及/或第二層306可以包含其他材料，例如鍺(Ge)、化合物半導體材料，例如碳化矽(SiC)、砷化鎵
(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、合金半導體，例如矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化銦鎵(GaInP)、砷磷化鎵銦(GaInAsP)及/或前述之組合。可以基於提供不同的氧化特性、不同的蝕刻選擇特性及/或其他不同的特性來選擇第一層304的材料及/或第二層306的材料。
如第3A和3B圖進一步所示，沉積工具102可以在層堆疊302上方及/或上形成一或多個額外層。舉例來說，可以在層堆疊302上方及/或上形成硬遮罩(hard mask，HM)層308(例如在層堆疊302的最頂部第二層306上)。作為另一範例，可以在硬遮罩層308上方及/或上形成蓋層310。作為另一範例，可以在蓋層310上方及/或上形成另一硬遮罩層，包含氧化物層312和氮化物層314。一或多個硬遮罩(HM)層308、312和314可用於形成半導體裝置200的一或多個結構。氧化物層312可以作為層堆疊302和氮化物層314之間的黏著層，並且可以作為用於蝕刻氮化物層314的蝕刻停止層。一或多個硬遮罩層308、312和314可以包含矽鍺(SiGe)、氮化矽(SixNy)、矽氧化物(SiOx)及/或其他材料。蓋層310可以包含矽(Si)及/或其他材料。在一些實施方式中，蓋層310由與半導體基底202相同的材料形成。在一些實施方式中，熱成長一或多個額外層、藉由化學氣相沉積、物理氣相沉積、原子層沉積來沉積一或多個額外層及/或使用其他沉積技術來形成一或多個額外層。
第3C和3D圖分別繪示半導體裝置200的透視圖和沿著第3C圖中的線A-A的剖面圖。如第3C和3D圖所示，在半導體裝置200的半導體基底202之上形成鰭片結構204。鰭片結構204包含層堆疊302的部分316，部分316位於形
成於半導體基底202中及/或之上的部分318(例如鰭片結構204的台面區)上方及/或上。可以藉由任何合適的半導體製程技術形成鰭片結構204。舉例來說，鰭片結構204可以使用一或多個光微影製程來圖案化，包含雙重圖案化或多重圖案化製程。通常而言，雙重圖案化或多重圖案化製程結合光微影和自對準製程，允許產生的圖案的例如節距(pitches)小於使用單一、直接光微影製程可獲得的圖案的節距。舉例來說，可以在基底上方形成犧牲層並使用光微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物將鰭片結構圖案化。
隨後可以使用包含光微影和蝕刻製程的合適製程來製造鰭片結構204。在一些實施方式中，沉積工具102在包含氧化物層312和氮化物層314的硬遮罩層上方及/或上形成光阻層，曝光工具104將光阻層暴露於輻射(例如深紫外(UV)輻射、極紫外(EUV)輻射)、進行曝光後烘烤製程(例如以從光阻層移除殘留溶劑)、以及顯影工具106使光阻層顯影以形成光阻層中的遮罩元件(或圖案)。在一些實施方式中，圖案化光阻層以形成遮罩元件使用電子束微影製程進行。然後遮罩元件可用於在蝕刻操作中保護半導體基底202的一部分和層堆疊302的一部分，使得半導體基底202的一部分和層堆疊302的一部分保持未蝕刻以形成鰭片結構204。蝕刻(例如藉由蝕刻工具108)基底的未保護部分和層堆疊302的未保護部分以在半導體基底202中形成溝槽。蝕刻工具可以使用乾式蝕刻技術(例如反應離子蝕刻)、濕式蝕刻技術及/或前述之組合蝕刻基底的未保護部分和層堆疊302的未保護部分。
在一些實施方式中，使用另一鰭片形成技術以形成鰭片結構204。舉例來說，可以界定鰭片區(例如藉由遮罩或隔離區)，並且部分316可
以以鰭片結構204的形式磊晶成長。在一些實施方式中，形成鰭片結構204包含修整製程以降低鰭片結構204的寬度。修整製程可以包含濕式及/或乾式蝕刻製程以及其他範例。
如第3D圖進一步所示，可以形成鰭片結構204用於半導體裝置200的不同類型的奈米結構電晶體。具體而言，可以形成鰭片結構的第一子集204a用於p型奈米結構電晶體(例如p型金屬氧化物半導體(PMOS)奈米結構電晶體)，並且可以形成鰭片結構的第二子集204b用於n型奈米結構電晶體(例如n型金屬氧化物半導體(NMOS)奈米結構電晶體)。鰭片結構的第一子集204a的底部可以摻雜n型摻質(例如磷(P)及/或砷(As)以及其他範例)，n型摻質與p型奈米結構電晶體的摻質相反。鰭片結構的第二子集204b的底部可以摻雜p型摻質(例如硼(B)及/或鍺(Ge)以及其他範例)，p型摻質與n型奈米結構電晶體的摻質相反。額外地或替代地，可以隨後形成p型源極/汲極區210用於包含鰭片結構的第一子集204a之p型奈米結構電晶體，並且可以隨後形成n型源極/汲極區210用於包含鰭片結構的第二子集204b之n型奈米結構電晶體。
鰭片結構的第一子集204a(例如PMOS鰭片結構)和鰭片結構的第二子集204b(例如NMOS鰭片結構)可以形成為包含相似的特性及/或不同的特性。舉例來說，鰭片結構的第一子集204a可以形成為第一高度且鰭片結構的第二子集204b可以形成為第二高度，其中第一高度和第二高度是不同的高度。作為另一範例，鰭片結構的第一子集204a可以形成為第一寬度且鰭片結構的第二子集204b可以形成為第二寬度，其中第一寬度和第二寬度是不同的寬度。在第3D圖所示之範例中，鰭片結構的第二子集204b(例如對於NMOS奈米結構電
晶體)的第二寬度大於鰭片結構的第一子集204b(例如對於PMOS奈米結構電晶體)的第一寬度。然而，其他範例在本發明實施例的範圍內。
第3E和3F圖分別繪示半導體裝置200的透視圖和沿第3E圖中的線A-A的剖面圖。如第3E和3F圖所示，襯墊320和介電層322形成於半導體基底202之上並插入鰭片結構204(例如在鰭片結構204之間)。沉積工具102可以將襯墊320和介電層322沉積在半導體基底202上方和鰭片結構204之間的溝槽中。沉積工具102可以形成介電層322，使得介電層322的頂表面的高度和氮化物層314的頂表面的高度為約略相同的高度。
或者，沉積工具102可以形成介電層322，使得介電層322的頂表面的高度大於氮化物層314的頂表面的高度，如第3E和3F圖所示。以此方式，介電層322過填充鰭片結構204之間的溝槽以確保介電層322完全填充溝槽。隨後，平坦化工具110可以進行平坦化或研磨操作(例如化學機械平坦化操作)以平坦化介電層322。硬遮罩層的氮化物層314可以在操作中作為化學機械平坦化停止層。換言之，平坦化工具110平坦化介電層322直到到達硬遮罩層的氮化物層314。因此，介電層322的頂表面的高度與氮化物層314的頂表面的高度在操作後大致相等。
沉積工具102可以使用順應性(conformal)沉積技術來沉積襯墊320。沉積工具102可以使用化學氣相沉積技術(例如可流動式化學氣相沉積(flowable CVD，FCVD)技術或其他化學氣相沉積技術)、物理氣相沉積技術、原子層沉積技術及/或其他沉積技術來沉積介電層。在一些實施方式中，在沉積介電層322之後，將半導體裝置200退火，例如以增加介電層322的品質。
襯墊320和介電層322各自包含介電材料，例如氧化矽(SiOx)、
氮化矽(SixNy)、氮氧化矽(SiON)、摻雜氟的矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他合適的絕緣材料。在一些實施方式中，介電層322可以包含多層結構，例如具有一或多個襯層。
第3G和3H圖分別繪示半導體裝置200的透視圖和沿第3G圖中的線A-A的剖面圖。如第3G和3H圖所示，進行回蝕刻操作以移除襯墊320的一部分和介電層322的一部分以形成淺溝槽隔離區206。蝕刻工具108可以在回蝕刻操作中蝕刻襯墊320和介電層322以形成淺溝槽隔離區206。蝕刻工具108基於硬遮罩層(例如包含氧化物層312和氮化物層314的硬遮罩層)蝕刻襯墊320和介電層322。蝕刻工具108蝕刻襯墊320和介電層322，使得淺溝槽隔離區206的高度小於或近似於層堆疊302的部分316的底部的高度。因此，層堆疊302的部分316在淺溝槽隔離區206之上延伸。在一些實施方式中，蝕刻襯墊320和介電層322使得淺溝槽隔離區206的高度小於部分318的頂表面的高度。
在一些實施方式中，蝕刻工具108使用以電漿為主的乾式蝕刻技術來蝕刻襯墊320和介電層322。可以使用氨(NH3)、氫氟酸(HF)及/或其他蝕刻劑。以電漿為主的乾式蝕刻技術可以導致蝕刻劑與襯墊320和介電層322的材料之間的反應，包含：SiO2+4HF→SiF4+2H2O
其中襯墊320和介電層322的二氧化矽(SiO2)與氫氟酸反應形成包含四氟化矽(SiF4)和水(H2O)的副產物。四氟化矽進一步被氫氟酸和氨分解形成氟矽酸銨((NH4)2SiF6)副產物：SiF4+2HF+2NH3→(NH4)2SiF6
從蝕刻工具108的製程腔室移除氟矽酸銨副產物。在移除氟矽酸銨之後，
使用約攝氏200度至約攝氏250度的後製程溫度將氟矽酸銨昇華成四氟化矽、氨和氫氟酸的成分。
如第3H圖進一步所示，蝕刻工具108可以蝕刻襯墊320和介電層322，使得鰭片結構204a的第一子集(例如對於PMOS奈米結構電晶體)之間的淺溝槽隔離區206的高度大於鰭片結構的第二子集204b(例如對於NMOS奈米結構電晶體)之間的淺溝槽隔離區206的高度。這主要是因鰭片結構204b的寬度大於鰭片結構204a的寬度而發生。此外，這導致鰭片結構204a和鰭片結構204b之間的淺溝槽隔離區206的頂表面傾斜或偏斜(例如從鰭片結構204a向下傾斜到鰭片結構204b，如第3H圖的範例所示)。由於蝕刻劑與襯墊320和介電層322的表面之間的凡得瓦力，用於蝕刻襯墊320和介電層322的蝕刻劑先經歷物理吸附(例如物理接合至襯墊320和介電層322)。蝕刻劑被偶極移動力捕捉。然後蝕刻劑附著到襯墊320和介電層322的懸鍵上，並且化學吸附開始。在此，蝕刻劑在襯墊320和介電層322的表面上的化學吸附導致襯墊320和介電層322的蝕刻。鰭片結構的第二子集204b之間的溝槽的較大寬度提供較大的發生化學吸附的表面區域，這使鰭片結構的第二子集204b之間的蝕刻速率更大。較大的蝕刻速率導致鰭片結構的第二子集204b之間的淺溝槽隔離區206的高度小於鰭片結構的第一子集204a之間的淺溝槽隔離區206的高度。
第3I和3J圖分別繪示半導體裝置200的透視圖和沿第3I圖中的線A-A的剖面圖。如第3I和3J圖所示，在鰭片結構204上方(例如在鰭片結構204的頂表面上方和側壁上方)以及在鰭片結構204之間的淺溝槽隔離區206上方形成覆層324。覆層324包含矽鍺(SiGe)或其他材料。沉積工具102可以沉積覆層324。在一些實施方式中，沉積工具102在鰭片結構204上方(例如在鰭片結
構204的頂表面上方和側壁上方)以及鰭片結構204之間的淺溝槽隔離區206上方沉積晶種層(例如矽(Si)晶種層或其他類型的晶種層)。然後，沉積工具102在晶種層上沉積矽鍺以形成覆層324。晶種層促進覆層324的成長和黏著。
晶種層的沉積可以包含使用載氣向沉積工具102的製程腔室提供矽前驅物，載氣例如氮(N2)或氫(H2)以及其他範例。在一些實施方式中，在沉積晶種層之前進行預清潔操作以減少氧化鍺(GeOx)的形成。矽前驅物可以包含二矽烷(Si2H6)或其他矽前驅物。二矽烷的使用可以使晶種層能夠形成為約0.5奈米至約1.5奈米的厚度。
晶種層的沉積可以在約攝氏450度至約攝氏500度的溫度(或在其他範圍的溫度)、約30托至約100托的壓力(或在其他範圍的壓力)下進行及/或進行約100秒至約300秒的持續時間(或其他範圍的持續時間)以及其他範例。
覆層324的矽鍺的沉積可以包含形成覆層324以包含非晶組織以促進覆層324的順應性沉積。矽鍺可以包含約15%鍺至約25%鍺的鍺含量。然而，鍺含量的其他值在本發明實施例的範圍內。覆層324的沉積可以包含使用載氣提供矽前驅物(例如二矽烷(Si2H6)或四氫化矽(SiH4)以及其他範例)和鍺前驅物(例如四氫化鍺(GeH4)或其他鍺前驅物)至沉積工具102的製程腔室，載氣例如氮氣(N2)或氫氣(H2)以及其他範例。覆層324的沉積可以在約攝氏500度至約攝氏550度的溫度(或其他範圍的溫度)及/或約5托至約20托的壓力(或其他範圍的壓力)下進行。
第3K和3L圖分別繪示半導體裝置200的透視圖和沿著第3K圖中的線A-A的剖面圖。如第3K和3L圖所示，進行回蝕刻操作以蝕刻覆層324以形
成覆側壁層326。蝕刻工具108可以使用以電漿為主的乾式蝕刻技術或其他蝕刻技術來蝕刻覆層324。蝕刻工具108可以進行回蝕刻操作以從鰭片結構204的頂部和從淺溝槽隔離區206的頂部移除覆層324的一部分。
在一些實施方式中，蝕刻工具108使用以氟為主的蝕刻劑來蝕刻覆層324。以氟為主的蝕刻劑可以包含六氟化硫(SF6)、氟甲烷(fluoromethane，CH3F3)及/或其他以氟為主的蝕刻劑。其他反應物及/或載體可用於回蝕刻操作中，例如甲烷(CH4)、氫氣(H2)、氬氣(Ar)及/或氦氣(He)。在一些實施方式中，回蝕刻操作的進行使用約500伏特至約2000伏特的電漿偏壓。然而，電漿偏壓的其他值在本發明實施例的範圍內。
在一些實施方式中，從淺溝槽隔離區206的頂部移除覆層324的部分包含移除(例如選擇性地蝕刻)一或多個基腳。在一些實施方式中，由於淺溝槽隔離區206內的襯墊320的品質，一或多個基腳從覆層324形成於淺溝槽隔離區206上方。在一些實施方式中，在覆層324的順應性沉積期間，一或多個基腳形成於淺溝槽隔離區206上方。
第3M和3N圖分別繪示半導體裝置200的透視圖和沿著第3M圖中的線A-A的剖面圖。如第3M和3N圖所示，移除硬遮罩層(包含氧化物層312和氮化物層314)和蓋層310以暴露出硬遮罩層308。在一些實施方式中，使用蝕刻操作(例如由蝕刻工具108進行)、平坦化技術(例如由平坦化工具110進行)及/或其他半導體製程技術移除蓋層310、氧化物層312和氮化物層314。
第3O和3P圖分別繪示半導體裝置200的透視圖和沿著第3O圖中的線A-A的剖面圖。如第3O和3P圖所示，襯墊328和介電層330形成於半導體基底202之上並插入鰭片結構204(例如在鰭片結構204之間)。沉積工具102可以
將襯墊328和介電層330沉積在半導體基底202上方以及鰭片結構204之間的溝槽中的覆側壁層326之間。沉積工具102可以形成介電層330，使得介電層330的頂表面的高度和硬遮罩層308的頂表面的高度大致相同。
或者，沉積工具102可以形成介電層330，使得介電層330的頂表面的高度大於硬遮罩層308的頂表面的高度，如第3O和3P圖所示。以此方式，以介電層330過填充鰭片結構204之間的溝槽以確保介電層330完全填充溝槽。隨後，平坦化工具110可以進行平坦化或研磨操作(例如化學機械平坦化操作)以平坦化介電層330。
沉積工具102可以使用順應性沉積技術來沉積襯墊328。沉積工具102可以使用化學氣相沉積技術(例如可流動式化學氣相沉積(FCVD)技術或其他化學氣相沉積技術)、物理氣相沉積技術、原子層沉積技術及/或其他沉積技術來沉積介電層330。在一些實施方式中，在沉積介電層330之後，將半導體裝置200退火，例如以增加介電層330的品質。
襯墊328和介電層330各自包含介電材料，例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、氮碳化矽(SiCN)、摻雜氟化物的矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他合適的絕緣材料。在一些實施方式中，介電層330可以包含多層結構，例如具有一或多個襯墊層。
第3Q和3R圖分別繪示半導體裝置200的透視圖和沿著第3Q圖中的線A-A的剖面圖。如第3Q和3R圖所示，進行回蝕刻操作以移除介電層330的一部分。蝕刻工具108可以在回蝕刻操作中蝕刻介電層330以降低介電層330的頂表面的高度。具體而言，蝕刻工具108蝕刻介電層330，使得介電層330在鰭片結構204之間的部分的高度小於硬遮罩層308的頂表面的高度。在一些實施方
式中，蝕刻工具108蝕刻介電層330，使得介電層330在鰭片結構204之間的部分的高度約等於部分316的最頂部第二層306的頂表面的高度。
第3S和3T圖分別繪示半導體裝置200的透視圖和沿著第3S圖中的線A-A的剖面圖。如第3S和3T圖所示，在鰭片結構204之間的介電層330的部分上方沉積高介電常數(high-k)層332。沉積工具102可以使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術及/或其他沉積技術沉積高介電常數介電材料(例如氧化鉿(HfOx)及/或其他高介電常數介電材料)以形成高介電常數層332。鰭片結構204之間的高介電常數層332和鰭片結構204之間的介電層330的部分的組合稱為混合鰭片結構334(或虛設鰭片結構)。在一些實施方式中，平坦化工具110可以進行平坦化操作以平坦化高介電常數層332，使得高介電常數層332的頂表面的高度和硬遮罩層308的高度大致相等。
隨後，如第3S和3T圖所示，移除硬遮罩層308。硬遮罩層308的移除可以包含使用蝕刻技術(例如電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術)或其他移除技術。
第3U圖繪示半導體裝置200的透視圖。如第3U圖所示，在鰭片結構204上方和混合鰭片結構334上方形成虛設閘極結構336(也稱為虛設閘極堆疊)。虛設閘極結構336是犧牲結構，在半導體裝置200的後續製程階段將由替換閘極結構(或替換閘極堆疊)替換。鰭片結構204在虛設閘極結構336底下的部分可被稱為通道區。虛設閘極結構336也可以界定鰭片結構204的源極/汲極(source/drain，S/D)區，例如鰭片結構204的鄰近且在通道區的兩側上的區域。
虛設閘極結構336可以包含閘極電極層338、在閘極電極層338上
方及/或上的硬遮罩層340、以及在閘極電極層338的兩側上和硬遮罩層340的兩側上的間隔層342。虛設閘極結構336可以形成於混合鰭片結構334和虛設閘極結構336之間以及鰭片結構204和虛設閘極結構336之間的閘極介電層344上。閘極電極層338包含多晶矽(polysilicon或PO)或其他材料。硬遮罩層340包含一或多層，例如氧化物層(例如可以包含二氧化矽(SiO2)或其他材料的墊氧化物層)和形成在氧化物層上方的氮化物層(例如可以包含氮化矽(Si3N4)或其他材料的墊氮化物層)。間隔層342包含碳氧化矽(SiOC)、無氮SiOC或其他合適的材料。閘極介電層344可以包含氧化矽(例如SiOx，例如SiO2)、氮化矽(例如SixNy，例如Si3N4)、高介電常數介電材料及/或其他合適的材料。
虛設閘極結構336的層的形成可以使用各種半導體製程技術，例如沉積(例如藉由沉積工具102)、圖案化(例如藉由曝光工具104和顯影工具106)及/或蝕刻(例如藉由蝕刻工具108)以及其他範例。範例包含化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍、光微影、電子束微影、光阻塗佈(例如旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如旋轉乾燥及/或硬烘烤)、乾式蝕刻(例如反應離子蝕刻)及/或濕式蝕刻以及其他範例。
在一些實施方式中，在半導體裝置200上順應性地沉積閘極介電層344，然後從半導體裝置200的一部分(例如源極/汲極區域)選擇性地移除。然後將閘極電極層338沉積於閘極介電層344的剩餘部分上。然後將硬遮罩層340沉積於閘極電極層338上。可以用與閘極介電層344類似的方式順應性地沉積間隔層342。在一些實施方式中，間隔層342包含多種類型的間隔層。舉例來說，間隔層342可以包含形成在虛設閘極結構336的側壁上的密封間隔層和形成
在密封間隔層上的塊體間隔層。密封間隔層和塊體間隔層可以由相似的材料或不同的材料形成。在一些實施方式中，在沒有用於密封間隔層的電漿表面處理之下形成塊體間隔層。在一些實施方式中，塊體間隔層形成為厚度大於密封間隔層的厚度。
第3U圖進一步繪示用於後圖(包含第4A~4D圖)的參考剖面。剖面A-A位於x-z平面中(稱為y切面)，跨過半導體裝置200的源極/汲極區域中的鰭片結構204和混合鰭片結構334。剖面B-B位於y-z平面中(稱為x切面)垂直於剖面A-A，並跨過半導體裝置200的源極/汲極區域中的虛設閘極結構336。剖面C-C位於x-z平面中平行於剖面A-A且垂直於剖面B-B，並沿著虛設閘極結構336。為了清楚，後續圖式參照這些參考剖面。在一些圖式中，可以省略其中繪示的部件或組件的一些參考標號以避免混淆其他部件或組件以便於描繪圖式。
如上所述，第3A~3U圖所示之操作和裝置的數量和配置被提供為一或多個範例。實際上，相較於第3A~3U圖所示之那些，可能存在額外的操作和裝置、更少的操作和裝置、不同的操作和裝置、或不同配置的操作和裝置。
第4A~4I圖是本文描述的例示性實施方式400的示意圖。例示性實施方式400包含在半導體裝置200的源極/汲極區域中形成源極/汲極區的範例。從第3U圖所示之多個透視視角繪示第4A~4I圖，包含第3U圖中的剖面A-A的透視視角、第3U圖中的剖面B-B的透視視角、以及第3U圖中的剖面C-C的透視視角。在一些實施方式中，在結合第3A~3U圖描述的操作之後進行結合例示性實施方式400描述的操作。
如第4A圖所示，在鰭片結構204之上形成虛設閘極結構336。如第4A圖的剖面C-C所示，在鰭片結構204之上的凹槽中形成閘極介電層344的一部分和閘極電極層338的一部分，由於移除硬遮罩層308而形成凹槽。結合第3U圖描述虛設閘極結構336的形成。
如第4B圖的剖面A-A和剖面B-B所示，在蝕刻操作中，在鰭片結構204的部分316中形成源極/汲極凹槽402。形成源極/汲極凹槽402以在虛設閘極結構336的兩側提供將形成源極/汲極區210的空間。可以由蝕刻工具108進行蝕刻操作，並且蝕刻操作可被稱為應變源極/汲極(strained source/drain，SSD)蝕刻操作。在一些實施方式中，蝕刻操作包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。如第4B圖的剖面A-A所示，覆側壁層326的一部分保留在源極/汲極凹槽402中的混合鰭片結構334的側壁上方。
如第4B圖的剖面A-A和剖面B-B進一步所示，源極/汲極凹槽402可以進一步形成到鰭片結構204的部分318中(例如形成到鰭片結構204的台面區中)。在這些實施方式中，源極/汲極凹槽402穿入鰭片結構204的井部分(例如p井、n井)。在半導體基底202包含具有(100)取向的矽(Si)材料的實施方式中，在源極/汲極凹槽402的底部形成(111)面，使得在源極/汲極凹槽402的底部形成V形或三角形剖面。在一些實施方式中，使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)的濕式蝕刻及/或使用鹽酸(HCl)的化學乾式蝕刻用於形成V形輪廓。
如第4B圖的剖面B-B和剖面C-C所示，在蝕刻操作以形成源極/汲極凹槽402之後，層堆疊302的第一層304的一部分和第二層306的一部分留在虛設閘極結構336下方。在虛設閘極結構336下方的第二層306的一部分形成半導
體裝置200的奈米結構電晶體的通道208。
如第4C圖的剖面B-B進一步所示，在形成源極/汲極區210於源極/汲極凹槽402中之前，沉積工具102在通道208之間的空腔中形成內間隔(inner spacer，InSP)層404。包含內間隔層404以在閘極結構212(例如替換閘極結構)和將形成在源極/汲極凹槽402中的源極/汲極區210之間提供增加的隔離，以降低寄生電容。內間隔層404包含氮化矽(SixNy)、氧化矽(SiOx)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)及/或其他介電材料。內間隔層404和間隔層342可以由相同材料或不同材料形成。
內間隔層404的形成可以藉由蝕刻(例如藉由蝕刻工具108)第一層304的端部以在相鄰奈米結構通道208之間形成空腔。蝕刻工具108可以在蝕刻操作中橫向蝕刻(例如在約平行於第一層304的長度的方向上)第一層304，藉此在通道208的一部分之間形成空腔(或凹槽)。在第一層304是矽鍺(SiGe)且第二層306是矽(Si)的實施方式中，蝕刻工具108可以使用濕式蝕刻劑選擇性地蝕刻第一層304，濕式蝕刻劑例如包含過氧化氫(H2O2)、醋酸(CH3COOH)及/或氟化氫(HF)的混合溶液，然後用水(H2O)清洗。可以將混合溶液和晶圓提供到源極/汲極凹槽402中以從源極/汲極凹槽402蝕刻第一層304。在一些實施方式中，重複混合溶液的蝕刻和水的清洗約10次至約20次。在一些實施方式中，混合溶液的蝕刻時間為約1分鐘至約2分鐘。混合溶液可以在約攝氏60°至約攝氏90°的溫度下使用。然而，蝕刻操作的參數的其他值在本發明實施例的範圍內。然後在空腔中的第一層304的端部上形成內間隔層404。在一些實施方式中，在源極/汲極凹槽402中沉積(例如藉由沉積工具
102)順形層，並且蝕刻工具108移除順形層的多餘材料以形成內間隔層404。
如第4D圖的剖面A-A和剖面B-B所示，沉積工具102在源極/汲極凹槽402的底部形成緩衝層406(例如緩衝區)。緩衝層406可以被視為源極/汲極區210的一部分、或在其上形成源極/汲極區210的單獨層。緩衝層406可以包含在源極/汲極凹槽402中以減少將在源極/汲極凹槽402中形成的源極/汲極區210下方的漏電流。在一些實施方式中，包含緩衝層406以控制源極/汲極區210的接近度及/或形狀。
沉積工具102可以使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術及/或其他沉積技術來沉積緩衝層406。緩衝層406的沉積可以在約攝氏650度至約攝氏750度的溫度、約10托至約300托的壓力下及/或使用一或多種其他製程參數來進行。可用於沉積緩衝層406的前驅物及/或製程氣體包含四氫化鍺(GeH4)、鹽酸(HCl)、四氫化矽(SiH4)、二氯矽烷(dichlorosilane，DCS或SiH2Cl2)、膦(phosphine，PH3)、二硼烷(B2H6)、三氯化硼(BCl3)、氫氣(H2)及/或氮氣(N2)以及其他範例。在一些實施方式中，形成緩衝層406使得暴露在源極/汲極凹槽402中的緩衝層406的頂表面包含(100)晶粒取向。
緩衝層406可以包含磊晶材料，例如矽(Si)、矽鍺(SiGe)、摻雜硼的矽(SiB)或其他摻質、及/或其他材料。在緩衝層406包含矽鍺的實施方式中，緩衝層406中的鍺(Ge)濃度可以為約1%鍺至約10%鍺。然而，鍺濃度的其他值在本發明實施例的範圍內。
緩衝層406包含彎曲頂表面408。沉積工具102和蝕刻工具108可以進行多個沉積和蝕刻循環以在緩衝層406(例如在磊晶材料上)上形成彎曲
頂表面408(例如凸頂表面)。在一些實施方式中，先進行沉積操作，再進行蝕刻操作。在一些實施方式中，先進行蝕刻操作，再進行沉積操作。
第4D圖繪示與底部內間隔層404a、底部第一層304a(例如犧牲層)和底部第二層306a(例如奈米結構通道)相關的緩衝層406。彎曲頂表面408可以包含具有頂點高度的凸形狀，頂點高度大於底部內間隔層404a的底表面及/或大於底部第一層304a的底表面。頂點高度也可以小於底部第二層306a的底表面及/或小於底部內間隔層404a的頂表面。
彎曲頂表面408可以包含在緩衝層406的成形區中，其防止摻質(例如來自隨後形成於緩衝層406之上的源極/汲極區210的摻質)遷移到部分318(例如台面區)。因為彎曲頂表面408的頂點高度(例如彎曲頂表面408的最高部分的高度)由於用於形成緩衝層406的循環沉積和蝕刻技術而位於緩衝層406的中心或附近，所以鄰近鰭片結構204的部分318(例如台面部分)之緩衝層406的側邊及/或端部的高度小於緩衝層406的中心的高度。因此，形成緩衝層406使得頂點高度大於底部內間隔層404a的底表面及/或大於底部第一層304a的底表面，以確保緩衝層406的側邊或端部形成得足夠高，以防止鰭片結構204在緩衝層406和底部內間隔層404a(以及在源極/汲極凹槽402的其他側邊上之相反的底部內間隔層)之間的部分318(例如台面部分)暴露出來。換言之，形成緩衝層406使得頂點高度大於底部內間隔層404a的底表面及/或大於底部第一層304a的底表面，以確保緩衝層406的側邊或端部完全覆蓋鰭片結構204的部分318(例如台面部分)。這確保緩衝層406和底部內間隔層404a之間沒有間隙，否則間隙將提供用於摻質遷移和滲漏到鰭片結構204的部分318(例如台面部分)的路徑。藉由防止這種遷移，降低滲漏到部分318中的可能性。
第4E圖繪示緩衝層406(例如緩衝區)和源極/汲極凹槽402在剖面A-A上的投影。換言之，緩衝層406、多個混合鰭片結構334、多個淺溝槽隔離區206和源極/汲極凹槽402在第4E圖的前景中，而多個覆側壁層326和包含第二層306和奈米結構通道208之交替層的層堆疊在第4E圖的背景中。如結合第4B圖所述，在形成源極/汲極凹槽402之後，覆側壁層326的一部分可以保留在混合鰭片結構334的側壁上方。然而，在蝕刻操作期間，可以在源極/汲極凹槽402中移除一些覆側壁層326的剩餘部分(例如覆側壁層326a和覆側壁層326b)，以形成其中形成內間隔層404的空腔。結果，混合鰭片結構334a和混合鰭片結構334b的側壁暴露在凹槽402中。
在第4E圖中，底部第二層306a(例如底部奈米結構通道)在鰭片結構204的一部分之上。混合鰭片結構334a(例如第一混合鰭片結構)鄰近鰭片結構204的第一側，並且混合鰭片結構334b(例如第二混合鰭片結構)鄰近鰭片結構204之與第一側相反的第二側。緩衝層406介於混合鰭片結構334a和混合鰭片結構334b之間。
在一些實施方式中，並且如第4E圖所示，緩衝層406的一部分414a(例如第一部分)延伸到鰭片結構204的第一側和混合鰭片結構334a之間的淺溝槽隔離區206a(例如第一淺溝槽隔離區)中。鰭片結構204的第一側可以對應於底部第二層306a(例如底部奈米結構通道)的第一側。額外地或替代地，部分414a可以延伸到混合鰭片結構334a的側壁上的襯墊328a中。因此，部分414a可以物理接觸混合鰭片結構334a。額外地或替代地，部分414a可以沿著覆側壁層326a的剖面延伸。
緩衝層406的部分414a可以從鰭片結構204的第一側向淺溝槽隔
離區206a延伸距離410，距離410距鰭片結構204的第一側約3奈米至約10奈米。如果距離410小於此範圍，則緩衝層406可能無法有效降低部分318(例如台面區)及/或底部第二層306a(例如底部奈米結構通道)附近的滲漏。如果距離410大於此範圍，則緩衝層406和混合鰭片結構334a之間可能會產生干擾。然而，距離410的其他值和範圍在本發明實施例的範圍內。
緩衝層406的一部分414b(例如第二部分)可以延伸到介於鰭片結構204的第二側和混合鰭片結構334b之間的淺溝槽隔離區206b(例如第二淺溝槽隔離區)中。鰭片結構204的第二側可以對應於底部第二層306a(例如底部奈米結構通道)的第二側。額外地或替代地，部分416b可以延伸到混合鰭片結構334b的側壁上的襯墊328b中。因此，部分414b可以物理接觸混合鰭片結構334b。額外地或替代地，部分416b可以沿著覆側壁層326b的剖面延伸。
緩衝層406的部分414b可以從鰭片結構204的第二側向淺溝槽隔離區206b延伸距離412，距離412距鰭片結構204的第二側約3奈米至約10奈米。如果距離412小於此範圍，則緩衝層406可能無法有效地降低進入鰭片結構204的滲漏(例如以完整形式來自半導體裝置200的源極/汲極區210的滲漏)。如果距離412大於此範圍，則緩衝層406和混合鰭片結構334b之間可能會產生干擾。然而，距離412的其他值和範圍在本發明實施例的範圍內。
在一些實施方式中，並且如第4E圖所示，彎曲頂表面408包含頂點高度，其大於淺溝槽隔離區206a和淺溝槽隔離區206b的高度416。頂點高度小於底部第二層306a的底表面(例如底部奈米結構通道的底表面)的高度418。
第4F圖繪示半導體裝置200的上視圖。如圖所示，緩衝層406的
周邊介於混合鰭片結構334a和混合鰭片結構334b之間。緩衝層406的周邊也包含在由覆側壁層326a、虛設閘極結構336和覆側壁層326b界定的覆蓋區內。
如第4G圖所示，在緩衝層406上方及/或上的源極/汲極凹槽402中形成層420(例如磊晶材料的第二層)。可以包含層420以作為屏蔽層以減少半導體裝置200中的短通道效應。層420順應性地沉積在源極/汲極凹槽402的底部和源極/汲極凹槽402的側壁上(例如內間隔層404a、404b和404c)。
沉積工具102可以使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術及/或其他沉積技術來沉積層420。層420的沉積可以在約攝氏600度至約攝氏700度的溫度、在約10托至約300托的壓力下及/或使用一或多個其他製程參數來進行。可用於沉積層420的前驅物及/或製程氣體包含四氫化鍺(GeH4)、鹽酸(HCl)、四氫化矽(SiH4)、二氯矽烷(DCS或SiH2Cl2)、膦(PH3)、二硼烷(B2H6)、三氯化硼(BCl3)、氫氣(H2)及/或氮氣(N2)以及其他範例。
沉積工具102和蝕刻工具108可以進行多個沉積和蝕刻循環以形成層420。每個沉積和蝕刻循環包含沉積操作和蝕刻操作。在一些實施方式中，先進行沉積操作，再進行蝕刻操作。在一些實施方式中，先進行蝕刻操作，再進行沉積操作。在一些實施方式中，沉積工具102和蝕刻工具108進行一定量的沉積和蝕刻循環，約50個循環至約60個循環，以將層420形成為足夠的厚度，並使得材料的連續層為層420而形成，而不會使層420形成得太厚，進而導致將源極/汲極區210的剩餘部分填充在源極/汲極凹槽402中的問題。
沉積操作可以包含沉積工具102使用製程氣體(例如氫氣(H2)及/或其他製程氣體)沉積一或多個矽前驅物(例如四氫化矽(SiH4)及/或其
他矽前驅物)、一或多個鍺前驅物(例如四氫化鍺(GeH4)及/或其他鍺前驅物)及/或一或多個摻質(例如二硼烷(B2H6)及/或其他摻質)。蝕刻操作可以包含蝕刻工具108使用蝕刻劑，例如鹽酸(HCl)及/或其他蝕刻劑。以循環方式的沉積操作和蝕刻操作的組合增加對層420的連續性的控制和對層420的厚度的控制。具體而言，在沉積操作中使用四氫化矽作為矽前驅物增加層420的沉積速率、增加為層420形成材料的連續層的可能性，並且使用鹽酸作為蝕刻劑有助於保持層420的相對小的厚度。
在一些實施方式中，四氫化矽和二氯矽烷(DCS或SiH2Cl2)的組合用於沉積層420。在這些實施方式中，四氫化矽與二氯矽烷的比例可以在大於約5：1至約7：1的範圍以增加形成用於層420的材料的連續層的可能性。然而，比例的其他值在本發明實施例的範圍內。在摻質(例如二硼烷)和矽前驅物之間的比例在特定範圍(例如約0.1：1至約0.3：1或其他範圍)的實施方式中，二氯矽烷與四氫化矽的比例可以在約5：1至約10：1的範圍，以減少缺陷形成並提供足夠的沉積選擇性。然而，比例的其他值在本發明實施例的範圍內。
在一些實施方式中，可以使用相同的製程參數(例如相同的壓力、相同的溫度)來進行沉積和蝕刻循環的沉積操作和蝕刻操作。在一些實施方式中，可以使用不同的製程參數來進行沉積和蝕刻循環的沉積操作和蝕刻操作。舉例來說，可以在高於沉積操作的溫度下進行蝕刻操作。作為另一範例，可以在大於沉積操作的壓力下進行蝕刻操作。在一些實施方式中，沉積操作在約攝氏600度至約攝氏650度的溫度下進行，而蝕刻操作在約攝氏630度至約攝氏680度的溫度下進行。然而，沉積操作和蝕刻操作的溫度的其他值在本發明實施例的範圍內。在一些實施方式中，蝕刻操作在約兩倍於蝕刻操作的壓力下
進行以控制蝕刻操作中的蝕刻方向。
層420可以包含矽(Si)、矽鍺(SiGe)、摻雜的矽(例如摻雜砷(SiAs)或其他摻質的矽)、摻雜的矽鍺(例如摻雜硼(SiGe：B)或其他摻質的矽鍺)及/或其他材料。在層420包含矽鍺的實施方式中，層420中的鍺(Ge)濃度可以為約20%鍺至約40%鍺。然而，鍺濃度的其他值在本發明實施例的範圍內。層420可以包含輕摻雜的層。舉例來說，層420(例如在層420包含矽的情況下)的砷(As)的摻雜濃度可以為約每立方公分5×1020原子至約每立方公分2×1021原子。作為另一範例，層420(例如在層420包含矽鍺的情況下)的硼(B)的摻雜濃度可以為約每立方公分1×1020原子至約每立方公分8×1020原子。然而，摻質範圍的其他值在本發明實施例的範圍內。
如第4H圖所示，在層420上方及/或上的源極/汲極凹槽402中形成層422(例如第三磊晶材料的第三層)。沉積工具102可以使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術及/或其他沉積技術來沉積層422。層422的沉積可以在約攝氏600度至約攝氏700度的溫度、約10托至約300托的壓力及/或使用一或多個其他製程參數來進行。可用於沉積層422的前驅物及/或製程氣體包含四氫化鍺(GeH4)、鹽酸(HCl)、四氫化矽(SiH4)、二氯矽烷(DCS或SiH2Cl2)、膦(PH3)、二硼烷(B2H6)、三氯化硼(BCl3)、氫氣(H2)及/或氮氣(N2)以及其他範例。
層422可以包含矽(Si)、矽鍺(SiGe)、摻雜的矽(例如摻雜砷(SiAs)或其他摻質的矽)、摻雜的矽鍺(例如摻雜硼(SiGe：B)或其他摻質的矽鍺)及/或其他材料。在一些實施方式中，層420和層422由相同的材料形成。在一些實施方式中，層420和層422由不同材料形成。在層422包含矽鍺的
實施方式中，層422中的鍺(Ge)濃度可以為約40%鍺至約60%鍺。然而，鍺濃度的其他值在本發明實施例的範圍內。層422可以包含高摻雜的層，並且層422的摻雜濃度可以大於層420的摻雜濃度。舉例來說，層422的硼(B)的摻雜濃度(例如其中層422包含矽鍺)可以為約每立方公分8×1020原子至約每立方公分約3×1021原子。作為另一範例，層422(例如其中層422包含矽)的磷(P)的摻雜濃度可以為約每立方公分1×1021原子至約每立方公分5×1021原子。然而，摻質範圍的其他值在本發明實施例的範圍內。
源極/汲極區210可以包含層420和層422的組合。在一些實施方式中，緩衝層406的成形部分(例如部分414a、部分414b和彎曲頂表面408)降低源極/汲極區210的摻質遷移到鰭片結構204的部分318(例如緩衝層406的兩側上的台面部分)的可能性。舉例來說，緩衝層406的成形部分可以防止層420和422接觸部分318並為摻質遷移提供路徑。藉由降低源極/汲極區210的摻質遷移到鰭片結構204的部分318中的可能性，可以減少由於電子穿隧(例如第二層306及/或鰭片結構204的部分318內的電子穿隧)引起的滲漏。
如第4I圖所示，在層422上方及/或上的源極/汲極凹槽402中形成蓋層424。蓋層424可以被視為源極/汲極區210的一部分(例如源極/汲極區210的L3層)或與源極/汲極區210分離的層。可以包含蓋層424以在形成接觸件之前，在隨後的用於半導體裝置200之半導體製程操作中保護源極/汲極區210並減少摻質擴散。
沉積工具102可以使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術及/或其他沉積技術來沉積蓋層424。蓋層424的沉積可以在約攝氏600度至約攝氏700度的溫度、約10托至約300托的壓力下及/
或使用一或多個其他製程參數來進行。可用於沉積蓋層424的前驅物及/或製程氣體包含四氫化鍺(GeH4)、鹽酸(HCl)、四氫化矽(SiH4)、二氯矽烷(DCS或SiH2Cl2)、膦(PH3)、二硼烷(B2H6)、三氯化硼(BCl3)、氫氣(H2)及/或氮氣(N2)以及其他範例。
蓋層424可以包含矽(Si)、矽鍺(SiGe)、摻雜的矽(例如摻雜砷(SiAs)或其他摻質的矽)、摻雜的矽鍺(例如摻雜硼(SiGe：B)或其他摻質的矽鍺)及/或其他材料。在蓋層424包含矽鍺的實施方式中，蓋層424中的鍺(Ge)濃度可以為約45%鍺至約55%鍺。然而，鍺濃度的其他值在本發明實施例的範圍內。蓋層424可以被稱為輕摻雜的層，因為蓋層424的摻雜濃度(例如矽鍺的硼(B)摻雜濃度)可以為約每立方公分1×1021原子至約每立方公分2×1021原子。然而，摻質範圍的其他值在本發明實施例的範圍內。
蓋層424可以包含矽、矽鍺、摻雜的矽、摻雜的矽鍺及/或其他材料。可以包含蓋層424以在形成接觸件之前，在隨後的用於半導體裝置200之半導體製程操作中保護源極/汲極區210並減少摻質擴散。
如上所述，提供第4A~4I圖所示之操作和裝置的數量和配置作為一或多個範例。實際上，相較於第4A~4I圖所示之操作和裝置，可能存在額外的操作和裝置、更少的操作和裝置、不同的操作和裝置、或不同配置的操作和裝置。
第5A~5D圖是本文描述的例示性實施方式500的示意圖。例示性實施方式500包含替換閘極製程(replacement gate process，RPG)的範例，用於以半導體裝置200的閘極結構212(例如替換閘極結構)替換虛設閘極結構336。從第3U圖所示之多個透視視角繪示第5A~5D圖，包含第3U圖中的剖面
A-A的透視視角、第3U圖中的剖面B-B的透視視角、以及第3U圖中的剖面C-C的透視視角。在一些實施方式中，在結合第3A~3U圖描述的操作之後及/或結合第4A~4I圖描述的操作之後進行結合例示性實施方式500描述的操作。
如第5A圖的剖面A-A和剖面B-B所示，在源極/汲極區210和緩衝層406上方形成介電層214。介電層214填充在虛設閘極結構336之間的區域中、在混合鰭片結構334之間、以及在源極/汲極區210上方。形成介電層214以減少及/或防止在替換閘極製程期間損壞源極/汲極區210的可能性。介電層214可稱為層間介電(ILD)零(ILD0)層或其他層間介電層。
在一些實施方式中，在形成介電層214之前，在源極/汲極區210上方、虛設閘極結構336上方和間隔層342上順應性地沉積(例如藉由沉積工具102)接觸蝕刻停止層(contact etch stop layer，CESL)。然後在接觸蝕刻停止層上形成介電層214。接觸蝕刻停止層可以提供在形成用於源極/汲極區210的接觸件或導孔(vias)時停止蝕刻製程的機制。接觸蝕刻停止層可以由具有與相鄰層或組件不同蝕刻選擇性的介電材料形成。接觸蝕刻停止層可以包含或可以是含氮材料、含矽材料及/或含碳材料。此外，接觸蝕刻停止層可以包含或可以是氮化矽(SixNy)、氮碳化矽(SiCN)、氮化碳(CN)、氮氧化矽(SiON)、碳氧化矽(SiCO)或前述之組合以及其他範例。接觸蝕刻停止層的沉積可以使用沉積製程，例如原子層沉積、化學氣相沉積或其他沉積技術。
如第5B圖的剖面B-B和剖面C-C所示，進行替換閘極操作(例如藉由半導體製程工具102~112中的一或多個)以從半導體裝置200移除虛設閘極結構336。虛設閘極結構336的移除在源極/汲極區210上方的介電層214之間以及鰭片結構204上方的混合鰭片結構334之間留下開口(或凹槽)。可以在一或
多個蝕刻操作中移除虛設閘極結構336。這樣的蝕刻操作可以包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。
如第5C圖的剖面B-B和剖面C-C所示，進行奈米結構釋放操作以移除第一層304(例如矽鍺層)。這造成通道208之間(例如通道208周圍的區域)的開口502。奈米結構釋放操作可以包含蝕刻工具108基於第一層304的材料和通道208的材料之間以及第一層304的材料和內間隔層404的材料之間的蝕刻選擇性的差異來進行蝕刻操作以移除第一層304。內間隔層404可以在蝕刻操作中作為蝕刻停止層以保護源極/汲極區210不被蝕刻。如第5C圖進一步所示，在奈米結構釋放操作中移除覆側壁層326。這提供了對奈米結構通道208周圍區域的進接，這使得替換閘極結構能夠形成為完全環繞奈米結構通道208。
如第5D圖的剖面B-B和剖面C-C所示，繼續替換閘極操作，其中沉積工具102及/或鍍覆工具112在源極/汲極區210之間和混合鰭片結構334之間的開口502中形成閘極結構(例如替換閘極結構)212。具體而言，閘極結構212填充通道208之間和周圍的區域，使得閘極結構212環繞通道208。閘極結構212可以包含金屬閘極結構。在形成閘極結構212之前，可以在通道208和側壁上沉積順形的高介電常數介電襯墊504。閘極結構212可以包含額外層，例如界面層、功函數調整層及/或金屬電極結構以及其他範例。
第5D圖繪示源極/汲極區210相對於緩衝層406的進一步特性。在一些實施方式中，緩衝層406的成形區的寬度506(例如第一寬度)(例如從第一部分414a的側邊緣到第二部分414b的側邊緣的寬度)大於源極/汲極區210的寬度508(例如第二寬度)。作為範例，寬度506可以大於寬度508約1奈米至約10奈米。如果寬度506小於此範圍，則緩衝層406可能無法有效防止摻質從源極/
汲極區210擠出，並且可能會增加滲漏(例如鰭片結構204內或底部第二層306a/奈米結構通道中/附近的滲漏)。如果寬度506大於此範圍，則緩衝層406和混合鰭片結構334之間可能會產生干擾。然而，寬度506的其他值和範圍在本發明實施例的範圍內。
如上所述，提供如第5A~5D圖所示之操作和裝置的數量和配置作為一或多個範例。實際上，相較於第5A~5D圖所示之操作和裝置，可能存在額外的操作和裝置、更少的操作和裝置、不同的操作和裝置、或不同配置的操作和裝置。
第6圖是本文描述的例示性實施方式600的示意圖。從第3U圖的剖面B-B的透視圖繪示第6圖，並且第6圖顯示在結合第5A~5D圖描述的替換閘極製程之後與半導體裝置200的部件相關的緩衝層406。閘極結構212包含部分212a、212b、212c和212d。
第6圖包含多個奈米結構通道208(例如奈米結構通道208a、208b和208c)。在第6圖中，內間隔層404a、404b和404c分別位於多個奈米結構通道208的端部。第6圖進一步繪示緩衝層406、彎曲頂表面408和緩衝層406上方的源極/汲極區210。源極/汲極區包含層420和層422。蓋層424在源極/汲極區210上方。
第6圖進一步繪示在移除虛設閘極結構336之後剩餘的間隔層342和介電層214(例如在替換閘極操作期間形成在源極/汲極區210上方)。
在第6圖中，形成源極/汲極接觸件602(稱為MD)穿過介電層214到源極/汲極區210。為了形成源極/汲極接觸件602，形成穿過介電層214的凹槽。在一些實施方式中，在源極/汲極區210的一部分中形成凹槽，使得源極/
汲極接觸件602延伸到源極/汲極區210的一部分中，如第6圖的範例所示。
在一些實施方式中，光阻層中的圖案用於形成開口。在這些實施方式中，沉積工具102在介電層214和閘極結構212上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化光阻層。顯影工具106顯影並移除光阻層的一部分以暴露出圖案。蝕刻工具108蝕刻到介電層214中以形成凹槽。在一些實施方式中，蝕刻操作包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分(例如使用化學剝離劑、電漿灰化(ashing)及/或其他技術)。在一些實施方式中，硬遮罩層作為用於基於圖案形成凹槽的替代技術。
在形成源極/汲極接觸件602之前，在凹槽中的源極/汲極區210上形成金屬矽化物層604。沉積工具102可以形成金屬矽化物層604以降低源極/汲極區210和源極/汲極接觸件602之間的接觸電阻。此外，金屬矽化物層604可以保護源極/汲極區210免於氧化及/或其他污染。金屬矽化物層604包含矽化鈦(TiSix)層或其他類型的金屬矽化物層。
然後，在凹槽中和在源極/汲極區210上方的金屬矽化物層604上形成源極/汲極接觸件602。沉積工具102及/或鍍覆工具112使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合第1圖描述之其他沉積技術及/或以上結合第1圖描述之外的沉積技術來沉積源極/汲極接觸件602。源極/汲極接觸件602包含釕(Ru)、鎢(W)、鈷(Co)及/或其他金屬。
在一些實施方式中，並且如第6圖所示，多個奈米結構通道208a~208c在部分318的頂表面(例如台面區的頂表面)之上。在一些實施方式
中，閘極結構的多個部分212a~212c包覆環繞多個奈米結構通道208a~208c。源極/汲極區210鄰近多個奈米結構通道208a~208c且鄰近多個部分212a~212c。
第6圖繪示閘極結構的底部212a上的內間隔層404a。閘極結構的底部部分212a可以包覆環繞鰭片結構204，包含底部奈米結構通道208a。在一些實施方式中，內間隔層404a介於多個第二層306a~306c的底部第二層306a(例如奈米結構通道)和鰭片結構的一部分之間。在第6圖中，緩衝層406(例如緩衝區)在源極/汲極區210下方。
在一些實施方式中，並且如圖所示，緩衝層406的彎曲頂表面408包含頂點高度，頂點高度大於內間隔層404a的底表面的高度。在一些實施方式中，並且如圖所示，彎曲頂表面的頂點高度小於內間隔層404a的頂表面的高度。
內間隔層404a可以具有厚度608。在一些實施方式中，頂點高度和內間隔層404a的底表面之間的距離610為內間隔層404a的厚度608的約50%至約90%。如果距離610小於此範圍，則緩衝層406可能無法有效減少滲漏。如果距離610大於此範圍，則多個第二層306a~306b的有效性可能會降低。然而，距離610的其他值和範圍在本發明實施例的範圍內。
在一些實施方式中，內間隔層404a的底表面和頂部第二層306c(例如頂部奈米結構通道)的頂表面之間的距離612為約30奈米至約80奈米。如果距離612小於此範圍，則鰭片結構204可能無法容納足夠的奈米結構通道(例如多個第二層306a~306c)以提高電晶體效能。如果距離612大於此範圍，則可能增加半導體裝置200內的缺陷和生產成本。然而，距離612的其他值和範
圍在本發明實施例的範圍內。
在一些實施方式中，內間隔層404a的底表面和緩衝層406的底部深度之間的距離614為約10奈米至約50奈米。如果距離614小於此範圍，則緩衝層406可能無法作用。如果距離614大於此範圍，則可能會增加半導體裝置200內的缺陷和生產成本。然而，距離614的其他值和範圍在本發明實施例的範圍內。
距離612(例如第一距離)可以大於距離614(例如第二距離)。或者，距離612可以小於距離614。
如上所述，提供第6圖所示之操作和裝置的數量和配置作為一或多個範例。事實上，相較於第6圖所示之操作和裝置，可能存在更多的操作和裝置、更少的操作和裝置、不同的操作和裝置、或不同排列的操作和裝置。
第7圖是裝置700的例示性組件的示意圖。在一些實施方式中，半導體製程裝置102~112及/或晶圓/晶粒傳輸工具114中的一或多個可以包含一或多個裝置700及/或者裝置700的一或多個組件。如第7圖所示，裝置700可以包含匯流排710、處理器720、記憶體730、輸入組件740、輸出組件750以及通訊組件760。
匯流排710包含使裝置700的組件之間能夠進行有線及/或無線通訊的一或多個組件。匯流排710可以將第7圖的兩個或更多個組件耦合在一起，例如藉由操作耦合、通訊耦合、電子耦合及/或電耦合。處理器720包含中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式閘極陣列、專用積體電路及/或其他類型的處理組件。處理器720以硬體、韌體、或硬體和軟體的組合來實施。在一些實施方式中，處理器720包含
一或多個處理器，其能夠被程式化以進行本文別處描述的一或多個操作或製程。
記憶體730包含揮發性及/或非揮發性記憶體。舉例來說，記憶體730可以包含隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、硬碟機及/或其他類型的記憶體(例如快閃記憶體、磁記憶體及/或光學記憶體)。記憶體730可以包含內記憶體(例如RAM、ROM或硬碟機)及/或可移動記憶體(例如藉由通用序列匯流排(universal serial bus)連接可移動)。記憶體730可以是非暫態電腦可讀取媒體。記憶體730儲存與裝置700的操作有關的資訊、指令及/或軟體(例如一或多個軟體應用程序)。在一些實施中，記憶體730包含耦合到一或多個處理器(例如處理器720)的一或多個記憶體，例如藉由匯流排710。
輸入組件740使裝置700能夠接收輸入，例如使用者輸入及/或感測輸入。舉例來說，輸入組件740可以包含觸控螢幕、鍵盤、小鍵盤(keypad)、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀及/或致動器。輸出組件750使裝置700能夠提供輸出，例如藉由顯示器、揚聲器及/或發光二極體。通訊組件760使裝置700能夠藉由有線連接及/或無線連接與其他裝置通訊。舉例來說，通訊組件760可以包含接收器、發射器、收發器、數據機、網路介面卡及/或天線。
裝置700可以進行本文描述的一或多個操作或製程。舉例來說，非暫態電腦可讀取媒體(例如記憶體730)可以儲存一組指令(例如一或多個指令或代碼)以供處理器720執行。處理器720可以進行該組指令以進行本文描述的一或多個操作或製程。在一些實施方式中，由一或多個處理器720執行該
組指令使一或多個處理器720及/或裝置700進行本文描述的一或多個操作或製程。在一些實施方式中，使用固線式電路(hardwired circuitry)代替該組指令或與該組指令結合以進行本文描述的一或多個操作或製程。額外地或替代地，處理器720可以被配置為進行本文描述的一或多個操作或製程。因此，本文描述的實施方式不限於固線電路和軟體的任何特定組合。
提供第7圖所示之組件的數量和配置作為範例。相較於第7圖所示之組件，裝置700可以包含額外的組件、更少的組件、不同的組件或不同配置的組件。額外地或替代地，裝置700的一組組件(例如一或多個組件)可以進行一或多個功能，如由裝置700的另一組組件進行的描述。
第8圖是與形成半導體裝置相關的例示性製程800的流程圖。在一些實施方式中，由一或多個半導體製程工具(例如半導體製程工具102~112中的一或多個)進行第8圖的一或多個製程框。額外地或替代地，可以由裝置700的一或多個組件進行第8圖的一或多個製程框，例如處理器720、記憶體730、輸入組件740、輸出組件750及/或通訊組件760。
如第8圖所示，製程800可以包含在基底上形成多個奈米結構通道(方框810)。舉例來說，一或多個半導體製程工具102~112可以在基底(例如半導體基底202)上方形成多個奈米結構通道208，如上所述。在一些實施方式中，多個奈米結構通道配置在垂直於基底的方向上。
如第8圖進一步所示，製程800可以包含在鄰近奈米結構通道的凹槽中形成磊晶材料層(方框820)。舉例來說，一或多個半導體製程工具102~112可以在鄰近第二層306a~306c的凹槽402中形成磊晶材料的一層(例如緩衝層406)，如上所述。在一些實施方式中，磊晶材料的一層的一部分414a朝
向鄰近多個奈米結構通道208的混合鰭片結構334a延伸並延伸到淺溝槽隔離區206a中。
如第8圖進一步所示，製程800可以包含移除多個奈米結構通道之間的多個犧牲層(方框830)。舉例來說，一或多個半導體製程工具102~112可以從多個奈米結構通道208之間移除多個犧牲層(例如第一層304)。
如第8圖進一步所示，製程800可以包含形成閘極結構(方框840)。舉例來說，一或多個半導體製程工具102~112可以在移除多個犧牲層(例如第一層304)之後形成閘極結構212包覆環繞多個奈米結構通道208(例如第二層306a~306c)，如上所述。
製程800可以包含額外的實施方式，例如以下描述的任何單個實施方式或實施方式的任何組合及/或結合本文別處描述的一或多個其他製程。
在第一實施方式中，形成磊晶材料的一層包含進行多個沉積和蝕刻循環以在磊晶材料的一層上形成彎曲頂表面408(例如凸頂表面)。
在第二實施方式中，單獨或結合第一實施方式，形成磊晶材料的一層包含形成朝向混合鰭片結構334a延伸以接觸混合鰭片結構的一層的一部分。
在第三實施方式中，單獨或結合第一和第二實施方式中的一或多個，製程800包含在形成磊晶材料的一層之前，在凹槽402中形成覆層324，以及在形成磊晶材料的一層之前，經由凹槽402移除覆層324的一部分以暴露出混合鰭片結構334a。
在第四實施方式中，單獨或結合第一至第三實施方式中的一或多個，形成磊晶材料的一層包含形成層的一部分以沿著覆層324的剖面延伸。
在第五實施方式中，單獨或結合第一至第四實施方式中的一或多個，製程800包含在形成閘極結構之前，在磊晶材料的一層上方形成源極/汲極區210。
在第六實施方式中，單獨或結合第一至第五實施方式中的一或多個，在磊晶材料的一層上方形成源極/汲極區210包含在磊晶材料的一層上方形成第二磊晶材料的第二層(例如層420)，以及在第二層上方形成第三磊晶材料的第三層(例如層422)。在一些實施方式中，第三磊晶材料的摻質濃度大於第二磊晶材料的摻質濃度。
雖然第8圖繪示製程800的範例框，但在一些實施方式中，相較於第8圖描繪的方框，製程800包含額外的方框、更少的方框、不同的方框或不同排列的方框。額外地或替代地，可以並行進行製程800的方框中的兩個或更多個。
本文描述的一些實施方式提供技術和半導體裝置，其中在裝置的源極/汲極區下方形成緩衝層。緩衝層的形狀可以包含彎曲頂表面，其具有延伸以增加裝置的鰭片結構的奈米片的覆蓋率的高度。緩衝層的形狀也包含具有向裝置的淺溝槽隔離區延伸的寬度的區域。
如此一來，降低摻質從源極/汲極區擴散到鰭片結構的台面區的可能性。結果，可以藉由降低短通道效應(例如汲極引發能障降低(DIBL))、降低裝置的截止電流和降低裝置內的滲漏來提升裝置的效能。
如上文更詳細描述的，本文描述的一些實施方式提供一種半導體裝置。半導體裝置包含基底上方的多個奈米結構通道。在一些實施方式中，在垂直於基底的方向上配置多個奈米結構通道。半導體裝置包含閘極結構包覆
環繞基底上方的多個奈米結構通道。半導體裝置包含源極/汲極區鄰近多個奈米結構通道且鄰近閘極結構的多個部分。半導體裝置包含設置在台面區的頂表面和多個奈米結構通道的底部奈米結構通道之間的內間隔層。半導體裝置包含源極/汲極區下方的緩衝區，其中緩衝區的彎曲頂表面包含頂點高度，頂點高度大於內間隔層的底表面的高度，並且其中彎曲頂表面的頂點高度小於內間隔層的頂表面的高度。
在一些實施例中，頂點高度與內間隔層的底表面之間的距離為內間隔層的厚度的約50%至約90%。
在一些實施例中，內間隔層的底表面與頂部奈米結構通道的頂表面之間的第一距離為約30奈米至約80奈米。
在一些實施例中，內間隔層的底表面與緩衝區的底部深度之間的第二距離為約10奈米至約50奈米。
在一些實施例中，第一距離大於第二距離。
在一些實施例中，第一距離小於第二距離。
如上文更詳細描述的，本文描述的一些實施方式提供一種方法。方法包含在基底上方形成多個奈米結構通道，其中在垂直於基底的方向上配置多個奈米結構通道。方法包含在鄰近奈米結構通道的凹槽中形成磊晶材料的一層，其中磊晶材料的一層的一部分朝向鄰近鰭片結構的混合鰭片結構延伸並進入淺溝槽隔離區。方法包含在移除多個犧牲層之後，形成閘極結構包覆環繞多個奈米結構通道。
在一些實施例中，形成磊晶材料的一層包含進行多個沉積和蝕刻循環以在磊晶材料的一層上形成彎曲頂表面。
在一些實施例中，形成磊晶材料的一層包含形成朝向混合鰭片結構延伸以接觸混合鰭片結構的磊晶材料的一層的一部分。
在一些實施例中，方法更包含在形成磊晶材料的一層之前，在凹槽中形成覆層；以及在形成磊晶材料的一層之前，經由凹槽移除覆層的多個部分以暴露出混合鰭片結構。
在一些實施例中，形成磊晶材料的一層包含形成一層的一部分以沿著覆層的剖面延伸。
在一些實施例中，方法更包含在形成閘極結構之前，在磊晶材料的一層上方形成源極/汲極區。
在一些實施例中，在磊晶材料的一層上方形成源極/汲極區包含在磊晶材料的一層上方形成第二磊晶材料的第二層；以及在第二層上方形成第三磊晶材料的第三層，其中第三磊晶材料的摻質濃度大於第二磊晶材料的摻質濃度。
如上文更詳細描述的，本文描述的一些實施方式提供一種半導體裝置。半導體裝置包含基底上方的底部奈米結構通道。半導體裝置包含鄰近底部奈米結構通道的第一側的第一混合鰭片結構。半導體裝置包含鄰近底部奈米結構通道之與第一側相反的第二側的第二混合鰭片結構。半導體裝置包含介於第一混合鰭片結構和第二混合鰭片結構之間的緩衝區，其中緩衝區的第一部分延伸到介於底部奈米結構通道的第一側和第一混合鰭片結構之間的第一淺溝槽隔離區中，其中緩衝區的第二部分延伸到介於底部奈米結構通道的第二側和第二混合鰭片結構之間的第二淺溝槽隔離區中，並且其中緩衝區的彎曲頂表面包含頂點高度，頂點高度大於第一淺溝槽隔離區的頂表面的高度、大於第二淺
溝槽隔離區的頂表面的高度、並且小於底部奈米結構通道的底表面的高度。
在一些實施例中，緩衝區的第一部分從底部奈米結構通道的第一側向第一淺溝槽隔離區延伸一距離，距離距底部奈米結構通道的第一側約3奈米至約10奈米。
在一些實施例中，緩衝區的第一部分延伸到第一混合鰭片結構的側壁上的襯墊中。
在一些實施例中，半導體裝置更包含：在底部奈米結構通道下方的閘極結構的底部，其中閘極結構的底部包覆環繞包含底部奈米結構通道的鰭片結構；以及在緩衝區之上的源極/汲極區，其中緩衝區的成形部分包含第一部分、第二部分和彎曲頂表面，彎曲頂表面降低源極/汲極區的摻質遷移到底部下方的台面區的可能性。
在一些實施例中，彎曲頂表面的頂點高度在底部的底表面之上延伸。
在一些實施例中，從第一部分的側邊緣到第二部分的側邊緣的第一寬度大於源極/汲極區的第二寬度。
在一些實施例中，第一寬度大於第二寬度約1奈米至約10奈米。
以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
204:鰭片結構
208c:通道
210:源極/汲極區
212c,212d,318:部分
214:層間介電層
342:間隔層
404a,404b,404c:內間隔層
406:緩衝層
408:彎曲頂表面
420,422:層
424:蓋層
600:實施方式
602:源極/汲極接觸件
604:金屬矽化物層
608:厚度
610,612,614:距離
B-B:剖面
Claims (9)
- 一種半導體裝置，包括：複數個奈米結構通道，在一基底上方，其中在垂直於該基底的方向上配置該些奈米結構通道；一閘極結構，包覆環繞該基底上方的該些奈米結構通道；一源極/汲極區，鄰近該些奈米結構通道和該閘極結構；一內間隔層，設置在一台面區的頂表面和該些奈米結構通道的一底部奈米結構通道之間；以及一緩衝區，在該源極/汲極區下方，其中該緩衝區的一彎曲頂表面包含一頂點高度，該頂點高度大於該內間隔層的底表面的高度，並且其中該彎曲頂表面的該頂點高度小於該內間隔層的頂表面的高度，該彎曲頂表面的最小高度大於該內間隔層的該底表面的該高度。
- 一種半導體裝置的製造方法，包括：在一基底上方形成複數個奈米結構通道，其中在垂直於該基底的方向上配置該些奈米結構通道；在鄰近該些奈米結構通道的一凹槽中形成一磊晶材料的一層，其中形成該磊晶材料的該層包括進行複數個沉積和蝕刻循環以在該磊晶材料的該層上形成一彎曲頂表面，其中該磊晶材料的該層的一部分朝向鄰近該些奈米結構通道的一混合鰭片結構延伸並進入一淺溝槽隔離區；移除該些奈米結構通道之間的複數個犧牲層；以及 在移除該些犧牲層之後，形成一閘極結構包覆環繞該些奈米結構通道。
- 如請求項2之半導體裝置的製造方法，其中形成該磊晶材料的該層包括：形成朝向該混合鰭片結構延伸以接觸該混合鰭片結構的該層的該部分。
- 如請求項2之半導體裝置的製造方法，更包括：在形成該磊晶材料的該層之前，在該凹槽中形成一覆層；以及在形成該磊晶材料的該層之前，經由該凹槽移除該覆層的多個部分以暴露出該混合鰭片結構。
- 如請求項4之半導體裝置的製造方法，其中形成該磊晶材料的該層包括：形成該層的該部分以沿著該覆層的剖面延伸。
- 如請求項2至5中任一項之半導體裝置的製造方法，更包括：在形成該閘極結構之前，在該磊晶材料的該層上方形成一源極/汲極區，其中在該磊晶材料的該層上方形成該源極/汲極區包括：在該磊晶材料的該層上方形成一第二磊晶材料的一第二層；以及在該第二層上方形成一第三磊晶材料的一第三層，其中該第三磊晶材料的摻質濃度大於該第二磊晶材料的摻質濃度。
- 一種半導體裝置，包括：一底部奈米結構通道，在一基底上方；一第一混合鰭片結構，鄰近一底部奈米結構通道的一第一側；一第二混合鰭片結構，鄰近該底部奈米結構通道之與該第一側相反的一第二側；以及 一緩衝區，介於該第一混合鰭片結構和該第二混合鰭片結構之間，其中該緩衝區的一第一部分延伸到介於該底部奈米結構通道的該第一側和該第一混合鰭片結構之間的一第一淺溝槽隔離區中，其中該緩衝區的一第二部分延伸到介於該底部奈米結構通道的該第二側和該第二混合鰭片結構之間的一第二淺溝槽隔離區中，並且其中該緩衝區的一彎曲頂表面包含一頂點高度，該頂點高度大於該第一淺溝槽隔離區的頂表面的高度、大於該第二淺溝槽隔離區的頂表面的高度、並且小於該底部奈米結構通道的底表面的高度。
- 如請求項7之半導體裝置，其中該緩衝區的該第一部分延伸到該第一混合鰭片結構的側壁上的一襯墊中。
- 如請求項7或8之半導體裝置，更包括：一閘極結構的一底部，在該底部奈米結構通道下方，其中該閘極結構的該底部包覆環繞包含該底部奈米結構通道的一鰭片結構；以及一源極/汲極區，在該緩衝區之上，其中該緩衝區的一成形部分包括該第一部分、該第二部分和該彎曲頂表面，該彎曲頂表面降低該源極/汲極區的摻質遷移到該底部下方的一台面區的可能性，其中從該第一部分的側邊緣到該第二部分的側邊緣的一第一寬度大於該源極/汲極區的一第二寬度。
Applications Claiming Priority (2)
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|---|---|---|---|
| US17/654,517 | 2022-03-11 | ||
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| TW202337033A TW202337033A (zh) | 2023-09-16 |
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Citations (1)
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| US20200395445A1 (en) | 2019-06-13 | 2020-12-17 | Samsung Electronics Co., Ltd. | Semiconductor device |
Patent Citations (1)
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|---|---|---|---|---|
| US20200395445A1 (en) | 2019-06-13 | 2020-12-17 | Samsung Electronics Co., Ltd. | Semiconductor device |
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