CN220731537U - 半导体装置 - Google Patents

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Abstract

此处所述的一些实施方式包括半导体装置，其包括：多个通道层，位于一半导体基板上，其中所述通道层的配置方向垂直于该半导体基板；一栅极结构，包覆每一所述通道层；以及一源极/漏极区，与所述通道层与该栅极结构相邻且包括：一第一晶种层，包括一第一晶种材料于所述通道层的一或多者的末端上；一第二晶种层，包括一第二晶种材料于所述通道层的一或多者的末端上的该第一晶种材料上；一第一外延层，位于该第一晶种层与该第二晶种层上；以及一第二外延层，位于该第一外延层上。

Description

半导体装置
技术领域
本实用新型实施例关于全绕式栅极装置的源极/漏极区，更特别关于源极/漏极区的核心外延层与盖外延层的沉积配方。
背景技术
随着半导体装置的制造方法进展以及技术制程节点的尺寸缩小，短通道效应如热载子劣化、能障降低、量子限制、或类似问题可能影响晶体管。此外，随着晶体管的栅极长度缩小以用于较小的技术节点，源极/漏极电子穿隧可能增加而增加晶体管的关闭电流(流过关闭设置中的晶体管其通道的电流)。硅或硅锗纳米结构晶体管如纳米线、纳米片、与全绕式栅极装置，是克服较小技术节点的短通道效应的可能选择。纳米结构晶体管相对于其他种类的晶体管，为减少短通道效应与增进载子迁移率的有效结构。
实用新型内容
此处所述的一些实施方式提供半导体装置。半导体装置包括多个通道层，位于半导体基板上，其中通道层的配置方向垂直于半导体基板。半导体装置包括栅极结构，包覆每一通道层。半导体装置包括源极/漏极区，与通道层与栅极结构相邻且包括：第一晶种层，包括第一晶种材料于通道层的一或多者的末端上；第二晶种层，包括第二晶种材料于通道层的一或多者的末端上的第一晶种材料上；第一外延层，位于第一晶种层与第二晶种层上；以及第二外延层，位于第一外延层上。
优选地，所述半导体装置更包括多个凸出形状的凸出物，自所述通道层的一或多者的末端朝该源极/漏极区的中心延伸，其中所述凸出形状的凸出物，包括该第二晶种层的该第二晶种材料于所述通道层的一或多者的末端上的该第一晶种层的该第一晶种材料上。
优选地，所述凸出形状的凸出物的宽度为近似1nm至近似5nm。
优选地，该第二外延层的厚度为近似30nm至近似70nm。
优选地，所述通道层的最顶部的通道层的上表面上的该第二外延层的高度为近似2nm至近似10nm。
此处所述的一些实施方式提供半导体装置。半导体装置包括多个通道层，位于半导体基板上，其中通道层的配置方向垂直于半导体基板。半导体装置包括栅极结构，包覆每一通道层。半导体装置包括源极/漏极区，与通道层与栅极结构相邻。源极/漏极区包括核心外延层，具有第一材料组成，其含有第一锗含量；以及盖外延层，位于核心外延层上且具有第二材料组成，其含有第二锗含量。在一些实施方式中，第二锗含量小于第一锗含量。
优选地，盖外延层的厚度为近似2nm至近似10nm。
优选地，所述半导体装置更包括外侧外延层，位于该核心外延层与所述通道层的一或多者之间。
优选地，该核心外延层与该半导体基板上的所述通道层相邻的体积所占的％为近似60％至80％。
优选地，所述通道层的最顶部的通道层的上表面上的该盖外延层的高度为近似2nm至近似10nm。
附图说明
图1是一示例中，可实施所述的系统及/或方法于其中的环境的图式。
图2是一示例中，此处所述的半导体装置。
图3A及3B是一示例中，实施此处所述的鳍状物的形成制程的图式。
图4A及4B是一示例中，实施此处所述的浅沟槽隔离制程的图式。
图5A至5C是一示例中，实施此处所述的覆层侧壁的形成制程的图式。
图6A至6C是一示例中，实施此处所述的混合鳍状结构的形成制程的图式。
图7A及7B是一示例中，实施此处所述的虚置栅极结构的形成制程的图式。
图8A至8D是一示例中，实施此处所述的源极/漏极凹陷的形成制程与内侧间隔物的形成制程的图式。
图9A至9F是一示例中，实施此处所述的源极/漏极区的形成制程的图式。
图10A至10D是一示例中，实施此处所述的置换栅极制程的图式。
图11是一示例中，此处所述的半导体装置的图式。
图12是此处所述的一系列沉积步骤的图式。
图13是一示例中，此处所述的一或多种装置的构件的图式。
图14是一示例中，形成此处所述的半导体装置的相关制程的流程图。
其中，附图标记说明如下：
A-A，B-B，C-C：剖面
D1，D3，D4，D7，D10：厚度
D2，D9：宽度
D5：空间
D6：总厚度
D8：高度
100：环境
102：沉积工具
104：曝光工具
106：显影工具
108：蚀刻工具
110：平坦化工具
112：电镀工具
114：晶圆/晶粒传输工具
200：半导体装置
205：半导体基板
210：台面区
215：浅沟槽隔离区
220：纳米结构通道
225：源极/漏极区
230：缓冲区
235，325：盖层
240：栅极结构
245：内侧间隔物
250：层间介电层
300，400，500，600，700，800，900，1000，1100：实施方式
305：层状堆叠
310，310a，310b，310c：第一层
315，315a，315b，315c：第二层
320：硬遮罩层
330：氧化物层
335：氮化物层
340：部分
345，345a，345b：鳍状结构
405，605：衬垫
410，610：介电层
505：覆层
510：覆层侧壁
615：高介电常数层
620：混合鳍状结构
705：虚置栅极结构
710：栅极层
715：硬遮罩层
720：间隔物层
725：栅极介电层
805：源极/漏极凹陷
810：空洞
815：绝缘层
820：区域
905，905a，905b，925：晶种层
910：凸出物
915，920：外延层
1005：开口
1010：高介电常数介电衬垫
1105：接点结构
1200：图式
1205：温度
1210：时间
1215，1220，1225，1230，1235，1240，1245，1250，1255，1260，1265，1410，1420，1430，1440，1450，1460，1470：步骤1300：装置
1400：制程
1310：总线
1320：处理器
1330：存储器
1340：输入构件
1350：输出构件
1360：通讯构件
具体实施方式
下述详细描述可搭配图式说明，以利理解本实用新型的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
以下公开的内容提供许多不同的实施例或实例以实施本案的不同特征。以下公开的内容说明各个构件及其排列方式的特定例子以简化说明。这些特定例子并非用以局限本实用新型实施例。举例来说，若本实用新型实施例说明第一结构形成于第二结构之上，即表示其第一结构可能与第二结构直接接触，或额外结构可能形成于第一结构与第二结构之间，使第一结构与第二结构未直接接触。此外，本实用新型多种例子可重复标号以简化说明或使说明清楚，并不代表多种实施例及/或设置中具有相同标号的结构具有同样的相对关系。
此外，空间相对用语如“在…下方”、“下方”、“较低的”、“上方”、“较高的”、或类似用词，用于描述图式中一些元件或结构与另一元件或结构之间的关系。这些空间相对用语包括使用中或操作中的装置的不同方向，以及图式中所描述的方向。当装置转向不同方向时(旋转90度或其他方向)，则使用的空间相对形容词也将依转向后的方向来解释。
在一些例子中，减少鳍状场效晶体管的几何与尺寸特性，可能降低鳍状场效晶体管的效能。举例来说，随着鳍状场效晶体管技术制程节点缩小，鳍状场效晶体管中的短通道效应(如漏极诱发能障下降)可能增加。随着鳍状场效晶体管的栅极长度减少，可能额外或替代地增加鳍状场效晶体管中的电子穿隧与漏电流。
纳米结构晶体管(如纳米线晶体管、纳米片晶体管、全绕式栅极晶体管、多桥通道晶体管、纳米带晶体管、及/或其他种类的纳米结构晶体管)可克服鳍状场效晶体管的一或多个上述缺点。然而纳米结构晶体管面临制作挑战，其可能造成效能问题及/或装置失效。
全绕式栅极装置的源极/漏极区可包括多个外延材料层，包括核心外延层(如L2层)与盖外延层(如L3层)。沉积工具如物理气相沉积工具或化学气相沉积工具可采用沉积配方以沉积核心外延层与盖外延层，而沉积配方具有类似参数如类似温度及/或压力。沉积配方的温度与压力可能使核心外延层的成长不良，造成全绕式栅极装置中的孔洞及/或缺陷。
此外，核心外延层与盖外延层的组成可能降低全绕式栅极装置的效能。举例来说，核心外延层的锗含量小于盖外延层的锗含量。个别或组合的组成(如个别的锗含量)可增加全绕式栅极装置的寄生电阻，以降低全绕式栅极装置的效能。此外，个别或组合的组成可增加全绕式栅极装置中的接点电阻而降低全绕式栅极装置的效能。
此处所述的一些实施方式的半导体装置包括全绕式栅极装置。全绕式栅极装置包括源极/漏极区，其具有核心外延层与盖外延层。核心外延层形成于源极/漏极区中所用的沉积配方温度，小于形成其他外延层(包括盖外延层)于源极/漏极区中所用的其他沉积配方温度。核心外延层形成于源极/漏极区中所用的沉积配方更包括压力，其大于其他外延层形成于源极/漏极区中所用的其他沉积配方的压力。
形成核心外延层所用的沉积配方的温度与压力，可促进核心外延层成长于源极/漏极区中的一致性。在此方式中，可减少孔洞及/或缺陷以增加含有核心外延层的半导体装置的良率。此外，核心外延层的组成可包含锗含量。核心外延层中的锗含量可小于盖外延层中的锗含量。
个别或组合的组成可减少全绕式栅极装置的寄生电阻。此外，个别或组合的组成可减少全绕式栅极装置中的接点电阻。在此方式中，可增加含有核心外延层与盖外延层的半导体装置的效能。
图1是一示例中，可实施此处所述的系统及/或方法于其中的环境100。如图1所示，环境100的例子可包含多个半导体制程工具如沉积工具102至电镀工具112与晶圆/晶粒传输工具114。多个半导体制程工具如沉积工具102至电镀工具112可包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112、及/或其他种类的半导体制程工具。环境100的例子中所含的工具，可包含于半导体清洁室、半导体代工厂、半导体加工厂、半导体制造厂、及/或类似物中。
沉积工具102为半导体制程工具，其包括半导体制程腔室与一或多个装置，可沉积多种材料至基板上。在一些实施方式中，沉积工具102包括旋转涂布工具，其可沉积光阻层于基板如晶圆上。在一些实施方式中，沉积工具102包括化学气相沉积工具，比如等离子体辅助化学气相沉积工具、高密度等离子体化学气相沉积工具、次压化学气相沉积工具、低压化学气相沉积工具、原子层沉积工具、等离子体辅助原子层沉积工具、或另一种类的化学气相沉积工具。在一些实施方式中，沉积工具102包括物理气相沉积工具，比如溅镀工具或另一种物理气相沉积工具。在一些实施例中，沉积工具102包括外延工具，其设置以外延成长装置的层状物及/或区域。在一些实施方式中，环境100的例子包括多种沉积工具102。
曝光工具104为半导体制程工具，其可曝光光阻层至射线源如紫外光源(比如深紫外光源、极紫外光源、及/或类似光源)、X光源、电子束源、及/或类似射线源。曝光工具104可曝光光阻层至射线源，使图案自光罩转移至光阻层。图案可包含一或多个半导体装置层图案以用于形成一或多个半导体装置、可包含图案以形成半导体装置的一或多个结构、可包含图案以用于蚀刻半导体装置的多种部分，及/或可包含类似图案。在一些实施方式中，曝光工具104包含扫描机、步进机、或类似种类的曝光工具。
显影工具106为半导体制程工具，其可显影已曝光至射线源的光阻层，以显影自曝光工具104转移至光阻层的图案。在一些实施方式中，显影工具106可移除光阻层的未曝光部分以显影图案。在一些实施方式中，显影工具106可移除光阻层的曝光部分以显影图案。在一些实施方式中，显影工具106采用化学显影剂溶解光阻层的曝光部分或未曝光部分以显影图案。
蚀刻工具108为半导体制程工具，其可蚀刻基板、晶圆、或半导体装置的多种材料。举例来说，蚀刻工具108可包含湿蚀刻工具、干蚀刻工具、及/或类似物。在一些实施方式中，蚀刻工具108包括填有蚀刻剂的腔室，而基板置于腔室中一段特定时间，以移除特定量的基板的一或多个部分。在一些实施方式中，蚀刻工具108蚀刻基板的一或多个部分的方法，可采用等离子体蚀刻或等离子体辅助蚀刻，其可关于采用离子化气体以等向或方向性地蚀刻一或多个部分。在一些实施方式中，蚀刻工具108包括等离子体为主的灰化机以移除光阻材料及/或另一材料。
平坦化工具110为半导体制程工具，其可研磨或平坦化晶圆或半导体装置的多种层状物。举例来说，平坦化工具110可包含化学机械平坦化工具及/或另一种平坦化工具，其可研磨或平坦化沉积或电镀的材料的表面或层状物。平坦化工具110可由化学与机械力的组合(比如化学蚀刻与自由磨料研磨)，研磨或平坦化半导体装置的表面。平坦化工具110可采用磨料与腐蚀性化学研磨液搭配研磨垫与固定环(其直径通常大于半导体装置)。动态研磨头可将研磨垫与半导体装置压在一起，而固定环可固定研磨垫与半导体装置。动态研磨头可依不同旋转轴旋转，以移除材料并使半导体装置的不规则形貌一致化，使半导体装置平滑或平坦。
电镀工具112为半导体制程工具，其可电镀一或多种金属至基板(如晶圆、半导体装置、及/或类似物)或其部分。举例来说，电镀工具112可包含电镀铜装置、电镀铝装置、电镀镍装置、电镀锡装置、电镀化合物材料或合金(如锡银、锡铅、及/或类似物)的装置、及/或电镀一或多种其他种类的导电材料、金属、及/或类似种类的材料所用的电镀装置。
晶圆/晶粒传输工具114包括可动机器人、机械手臂、电车或轨道车、悬挂搬运系统、自动材料处理系统、及/或另一种装置，其设置以传输基板及/或半导体装置于半导体制程工具如沉积工具102至电镀工具112之间，设置以传输基板及/或半导体装置于相同半导体制程工具的制程腔室之间、及/或设置以自其他位置(比如晶圆架、存储室、及/或类似位置)传输出基板及/或半导体装置或传输基板及/或半导体装置至其他位置。在一些实施方式中，晶圆/晶粒传输工具114可为程式化的装置，其设置为沿着特定路径移动及/或半自动或全自动地操作。在一些实施方式中，环境100包括多个晶圆/晶粒传输工具114。
举例来说，晶圆/晶粒传输工具114可包含于集束工具或含有多个制程腔室的另一种工具中，且可设置以传输基板及/或半导体装置于制程腔室之间、传输基板及/或半导体装置于制程腔室与缓冲区之间、传输基板及/或半导体装置于制程腔室与界面工具如设备前端模组之间、传输基板及/或半导体装置于制程腔室与传输载体如前开式晶圆传送盒之间、及/或类似用途。在一些实施方中，晶圆/晶粒传输工具114可包含于多腔室(或集束)的沉积工具102中，其可包含预清洁制程腔室(用于自基板及/或半导体装置清洁或移除氧化物、氧化、及/或其他种类的污染或副产物)与多种沉积制程腔室(如沉积不同种类的材料所用的制程腔室，或进行不同种类的沉积步骤所用的制程腔室)。在这些实施方式中，晶圆/晶粒传输工具114设置以传输基板及/或半导体装置于沉积工具102的制程腔室之间，而不在沉积工具102中的制程步骤之间及/或制程腔室之间破真空(或至少部分地破真空)，如此处所述。
此处所述的半导体制程工具如沉积工具102至电镀工具112可进行步骤的组合，以形成纳米结构晶体管。在一些实施方式中，步骤的组合包括形成凹陷于半导体基板中以与配置方向垂直于半导体基板的多个通道层与多个牺牲层相邻。在一些实施方式中，多个通道层可与多个牺牲层交错。方法包括形成第一外延层于凹陷的底部。方法包括选择性形成一或多个晶种层于第一外延层以及一或多个通道层的一或多者的一端上。方法包括形成第二外延层于一或多个晶种层的组合上以及多个牺牲层的一或多者的末端的间隔物上。方法包括形成第三外延层于第二外延层上，且形成第三外延层的沉积配方的温度低于形成第二外延层的沉积配方的温度。方法包括移除多个牺牲层。方法包括形成栅极结构以包覆多个通道层。
图1所示的工具数目与配置仅为举例。实际上，可具有额外工具、较少工具、不同工具、或不同于图1所示的配置的工具。此外，可在单一工具中实施图1所示的两个或多个工具，或图1所示的单一工具可由多个分散的工具所实施。环境100的一组工具(一或多个工具)可额外或替代地进行环境100的另一组工具所进行的一或多个功能。
图2是一示例中，此处所述的半导体装置200的图式。半导体装置200包括一或多个晶体管。一或多个晶体管可包括纳米结构晶体管如纳米线晶体管、纳米片晶体管、全绕式栅极晶体管、多桥通道晶体管、纳米带晶体管、及/或其他种类的纳米结构晶体管。半导体装置200可包括图2未显示的一或多个额外装置、结构、及/或层状物。举例来说，半导体装置200可包括额外层状物及/或晶粒形成于图2所示的半导体装置200的部分之上及/或之下的层状物之上。一或多个额外半导体结构及/或半导体装置可额外或替代地形成于电子装置或积体电路(其可包括半导体装置如图2所示的半导体装置200)的相同层中。图3A至图11显示图2所示的半导体装置200的多种部分的剖视图，且对应形成半导体装置200的纳米结构晶体管的多种制程阶段。
图2是一示例中，此处所述的半导体装置200的图式。半导体装置200包括一或多个晶体管。一或多个晶体管可包括纳米结构晶体管如纳米线晶体管、纳米片晶体管、全绕式栅极晶体管、多桥通道晶体管、纳米带晶体管、及/或其他种类的纳米结构晶体管。半导体装置200可包括图2未显示的一或多个额外装置、结构、及/或层状物。举例来说，半导体装置200可包括额外层状物及/或晶粒形成于图2所示的半导体装置200的部分之上及/或之下的层状物之上。一或多个额外半导体结构及/或半导体装置可额外或替代地形成于电子装置或集成电路(其可包括半导体装置如图2所示的半导体装置200)的相同层中。图3A至图10D显示图2所示的半导体装置200的多种部分的剖视图，且对应形成半导体装置200的纳米结构晶体管的多种制程阶段。
半导体装置200包括半导体基板205。半导体基板205可包括硅基板(由含硅材料所形成的基板)、III-V族半导体材料基板如砷化镓、绝缘层上硅基板、锗基板、硅锗基板、碳化硅基板、或另一种半导体基板。半导体基板205可包括多种层状物，包括导电或绝缘层形成于半导体基板上。半导体基板205可包括半导体化合物及/或半导体合金。半导体基板205可包括多种掺杂设置以符合一或多个设计参数。举例来说，可形成不同掺杂轮廓(如n型井或p型井)于设计为用于不同装置型态(比如p型金属氧化物半导体纳米结构晶体管或n型金属氧化物半导体纳米结构晶体管)的区域中的半导体基板205上。合适的掺杂方法可包括离子布植掺质及/或扩散制程。此外，半导体基板205可包括外延层、可具有应力以增进效能、及/或可具有其他合适的增进结构。半导体基板205可包括半导体晶圆的一部分，其上可形成其他半导体装置。
台面区210可包含于半导体基板205上及/或延伸高于半导体基板205。台面区210提供结构，其上可形成半导体装置200的纳米结构如纳米结构通道、包覆每一纳米结构通道的纳米结构栅极部分、牺牲纳米结构、及/或其他结构。在一些实施方式中，一或多个台面区210可自半导体基板205中的鳍状结构(如硅鳍状结构)形成，及/或形成于鳍状结构中。台面区210可与半导体基板205包括相同材料，且可自半导体基板205形成。在一些实施方式中，可掺杂台面区210以形成不同型态的纳米结构晶体管，比如p型纳米结构晶体管及/或n型纳米结构晶体管。在一些实施方式中，台面区210包括硅材料或另一半导体元素材料如锗。在一些实施方式中，台面区210包括半导体合金材料如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、或上述的组合。
台面区210的制作方法可为合适的半导体制程技术，比如遮罩、光微影、蚀刻制程、及/或其他制程。举例来说，鳍状结构的形成方法可为蚀刻移除半导体基板205的一部分，以形成凹陷于半导体基板205中。接着可将隔离材料填入凹陷，并使隔离材料凹陷或回蚀刻隔离材料，以形成浅沟槽隔离区215于半导体基板205之上与鳍状结构之间。源极/漏极凹陷可形成于鳍状结构中，造成台面区210形成于源极/漏极凹陷之间。然而亦可采用其他制作技术以形成浅沟槽隔离区215及/或台面区210。
浅沟槽隔离区215可与相邻的鳍状结构电性隔离，且可提供半导体装置200的其他层状物及/或结构形成其上的层状物。浅沟槽隔离区215可包括介电材料如氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或另一合适的绝缘材料。举例来说，浅沟槽隔离区215可包括多层结构，比如具有一或多个衬垫层。
半导体装置200包括多个纳米结构通道220，其可延伸于源极/漏极区225之间并电性耦接至源极/漏极区225。纳米结构通道220的配置方向近似垂直于半导体基板205。换言之，纳米结构通道220垂直配置或堆叠于半导体基板205上。
纳米结构通道220包括硅为主的纳米结构(如纳米片、纳米线、或其他结构)，其可作为半导体装置200的纳米结构晶体管的半导体通道。在一些实施方式中，纳米结构通道220可包括硅锗或另一硅为主的材料。源极/漏极区225包括硅与一或多种掺质如p型材料(如硼、锗、或其他材料)、n型材料(如磷、砷、或其他材料)、及/或另一型态的掺质。综上所述，半导体装置200可包括p型金属氧化物半导体纳米结构晶体管(其包括p型源极/漏极区225)、n型金属氧化物半导体纳米结构晶体管(其包括n型源极/漏极区225)、及/或其他型态的纳米结构晶体管。
在一些实施例中，缓冲区230包含于半导体基板205上的鳍状结构与源极/漏极区225之间的源极/漏极区225之下。缓冲区230可提供隔离于源极/漏极区225与相邻的台面区210之间。可包含缓冲区230以减少、最小化、及/或避免电子穿入台面区210(比如代替穿过纳米结构通道220，进而减少漏电流)，及/或减少、最小化、及/或避免掺质自源极/漏极区225进入台面区210(其可减少短通道效应)。
源极/漏极区225之上可包括盖层235。盖层235可包括硅、硅锗、掺杂硅、掺杂硅锗、及/或另一材料。可包括盖层235以减少掺质扩散，并在形成接点之前的半导体装置200所用的半导体制程步骤中保护源极/漏极区225。此外，盖层235有利于形成金属-半导体合金(如硅化物)。
至少一组纳米结构通道220延伸穿过一或多个栅极结构240。栅极结构240的组成可为一或多种金属材料、一或多种高介电常数的介电材料、及/或一或多种其他种类的材料。在一些实施方式中，虚置栅极结构(如多晶硅栅极结构或另一种栅极结构)形成于栅极结构240的位置(在形成栅极结构240之前)，以在形成栅极结构240之前可先形成半导体装置200的一或多个其他层状物及/或结构。这可减少及/或避免形成一或多个层状物及/或结构时对栅极结构240造成的损伤。接着进行置换栅极制程以移除虚置栅极结构，并置换成栅极结构240(如置换栅极结构)。
如图2所示，栅极结构240的部分以交错的垂直配置形成于成对的纳米结构通道220之间。换言之，半导体装置200包括交错的纳米结构通道220与栅极结构240的部分的一或多个垂直堆叠，如图2所示。在此方式中，栅极结构240可包覆相关的纳米结构通道220的所有侧，以增加对纳米结构通道220的控制、增加半导体装置200的纳米结构晶体管所用的驱动电流、并减少半导体装置200的纳米结构晶体管的短通道效应。
半导体装置200的两个或更多纳米尺寸的晶体管之间，可共用一些源极/漏极区225与栅极结构240。在这些实施方式中，一或多个源极/漏极区225与栅极结构240可连接或耦接至多个纳米结构通道220，如图2所示的例子。这可由单一栅极结构240与一对源极/漏极区225控制多个纳米结构通道220。
内侧间隔物245可包含于源极/漏极区225与相邻的栅极结构240之间。具体而言，内侧间隔物245可包含于包覆多个纳米结构通道220的栅极结构240的部分与源极/漏极区225之间。内侧间隔物245包含于包覆多个纳米结构通道220的栅极结构240的部分的末端上。内侧间隔物245可包含于相邻的纳米结构通道220的末端部分之间的空洞中。可包含内侧间隔物245以减少寄生电容，并在移除纳米结构通道220之间的牺牲纳米片的纳米片释放步骤中保护源极/漏极区225免于蚀刻。内侧间隔物245包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、及/或另一介电材料。
在一些实施方式中，半导体装置200包括混合鳍状结构(未图示)。混合鳍状结构亦可视作虚置鳍状物、混合鳍状物、非主动鳍状物、或类似物。相邻的源极/漏极区225之间、栅极结构240的部分之间、相邻的纳米结构通道220的堆叠之间、及/或相邻的其他结构之间，可包含混合鳍状结构。混合鳍状物的延伸方向近似垂直于栅极结构240。
混合鳍状结构设置以提供电性隔离于半导体装置200所含的两个或更多结构及/或构件之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于纳米结构通道220的两个或更多堆叠之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于两个或更多源极/漏极区225之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于两个或更多栅极结构或栅极结构的两个或更多部分之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于源极/漏极区225与栅极结构240之间。
混合鳍状结构可包括多种介电材料。混合鳍状结构可包括一或多种低介电常数的介电材料(如氧化硅、氮化硅、及或类似物)与一或多种高介电常数的介电材料(如氧化铪及/或其他高介电常数的介电材料)的组合。
半导体装置200亦可包括层间介电层250位于浅沟槽隔离区215上。层间介电层250可视作第零层间介电层。层间介电层250可围绕栅极结构240，以提供电性隔离及/或绝缘于栅极结构240、源极/漏极区225、及/或其他结构之间。形成导电结构如接点及/或内连线以穿过层间介电层250至源极/漏极区225与栅极结构240，可提供源极/漏极区225与栅极结构240的控制。
此处所述的一些实施方式提供半导体装置(如半导体装置200)。半导体装置包括多个通道层(如纳米结构通道220)于半导体基板(如半导体基板205)上，其中多个通道层的配置方向垂直于半导体基板。半导体装置包括栅极结构(如栅极结构240)以包覆多个通道层的每一者。半导体装置包括源极/漏极区(如源极/漏极区225)以与多个通道层与栅极结构相邻，而栅极结构所含的第一晶种层具有第一晶种材料于多个通道层的一或多者的末端上。半导体装置包括第二晶种层，其具有第二晶种材料于多个通道层的一或多者的末端上的第一晶种材料上。半导体装置包括第一外延层于第一晶种层与第二晶种层上。半导体装置亦包括第二外延层于第一外延层上。
半导体装置(如半导体装置200)可额外或替代地包括多个通道层(如纳米结构通道220)于半导体基板(如半导体基板205)上，其中多个通道层的配置方向垂直于半导体基板。半导体装置包括栅极结构(如栅极结构240)以包覆多个通道层的每一者。半饱体装置包括源极/漏极区(如源极/漏极区225)以与多个通道层及栅极结构相邻。源极/漏极区包括核心外延层，其具有包含第一锗含量的第一材料组成；以及盖外延层位于核心外延层上，其具有包含第二锗含量的第二材料组成。在一些实施方式中，第二锗含量小于第一锗含量。
如上所述，提供图2以作为例子。其他例子可不同于图2所述的内容。
图3A及图3B是一示例中，此处所述的鳍状物形成制程的实施方式300的图式。实施方式300的例子包括形成鳍状结构以用于半导体装置200或其部分。半导体装置200可包括图3A及图3B未图示的一或多个额外装置、结构、及/或层状物。半导体装置200可包括额外层状物及/或晶粒形成于图3A及图3B所示的半导体装置200的部分之上及/或之下的层状物之上。一或多个额外半导体结构及/或半导体装置可额外或替代地形成于电子装置(其可包括半导体装置200)的相同层中。
图3A显示半导体装置200的透视图与沿着透视图中的剖面A-A的剖视图。如图3A所示，可对半导体装置200进行与半导体基板205相关的制程。层状堆叠305形成于半导体基板205上。层状堆叠305可视作超晶格。在一些实施方式中，可在形成层状堆叠305之前，进行与半导体基板205相关的一或多个步骤。举例来说，可进行抗击穿布植的步骤。可在半导体基板205的一或多个区域中进行抗击穿布植的步骤，而纳米结构通道220可形成于区域上。举例来说，进行抗击穿布植步骤以减少及/或避免击穿或不想要的扩散至半导体基板205中。
层状堆叠305包括多个交错的层状物，其配置方向近似垂直于半导体基板205。举例来说，层状堆叠305包括垂直交错的第一层310与第二层315位于半导体基板205上。图3A所示的第一层310的数目与第二层315的数目用于举例，且第一层310的其他数目与第二层315的其他数目亦属本实用新型实施例的范畴。在一些实施方式中，第一层310与第二层315可具有不同厚度。举例来说，第二层315的厚度可大于第一层310的厚度。在一些实施方式中，第一层310(或一组第一层310)的厚度可为近似4nm至近似7nm。在一些实施方式中，第二层315(或一组第二层315)的厚度可为近似8nm至近似12nm。然而第一层310的厚度与第二层315的厚度的其他数值亦属本实用新型实施例的范畴。
第一层310包括第一材料组成，且第二层315包括第二材料组成。在一些实施方式中，第一材料组成与第二材料组成为相同的材料组成。在一些实施方式中，第一材料组成与第二材料组成为不同的材料组成。举例来说，第一层310可包括硅锗而第二层315可包括硅。在一些实施方式中，第一材料组成与第二材料组成可具有不同的氧化速率及/或蚀刻选择性。
如此处所述，可处理第二层315以形成半导体装置200的之后形成的纳米结构晶体管所用的纳米结构通道220。第一层310为牺牲纳米结构，最终将移除且可定义相邻纳米结构通道220之间的垂直距离，其用于半导体装置200的之后形成的栅极结构240。综上所述，第一层310可是做牺牲层，而第二层315可视作通道层。
沉积工具102沉积及/或成长层状堆叠305的交错层状物，以包括纳米结构(如纳米片)于半导体基板205上。举例来说，沉积工具102外延成长交错的层状物。然而亦可采用其他制程形成层状堆叠305的交错层状物。外延成长层状堆叠305的交错层状物的方法，可为分子束外延制程、有机金属化学气相沉积制程、及/或另一合适的外延成长制程。在一些实施方式中，外延成长的层状物如第二层315包括的材料可与半导体基板205的材料相同。在一些实施方式中，第一层310及/或第二层315包括的材料可与半导体基板205的材料不同。如上所述，一些实施方式中的第一层310包括外延成长的硅锗层，而第二层315包括外延成长的硅层。第一层310及/或第二层315可改为包含其他材料如锗、半导体化合物材料(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、或磷砷化镓铟)、及/或上述的组合。第一层310的材料及/或第二层315的材料选择可提供不同的氧化特性、不同的蚀刻选择性、及/或其他不同特性。
如图3A所示，沉积工具102可形成一或多个额外层状物于层状堆叠305上。举例来说，可形成硬遮罩层320于层状堆叠305之上，比如形成于层状堆叠305的最顶部的第二层315上。在另一例中，盖层325可形成于硬遮罩层320上。在另一例中，含有氧化物层330与氮化物层335的另一硬遮罩层可形成于盖层325上。一或多个硬遮罩层320、盖层325、与氧化物层330可用于形成半导体装置200的一或多个结构。氧化物层330可作为层状堆叠305与氮化物层335之间的粘着层，亦可作为蚀刻氮化物层335所用的蚀刻停止层。一或多个硬遮罩层320、盖层325、与氧化物层330可包括硅锗、氮化硅、氧化硅、及/或另一材料。盖层325可包括硅及/或另一材料。在一些实施方式中，盖层325与半导体基板205的组成可为相同材料。在一些实施方式中，一或多个额外层的形成方法可为热成长或沉积(如化学气相沉积、物理气相沉积、原子层沉积、及/或另一沉积技术)。
图3B显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图3B所示，蚀刻层状堆叠305与半导体基板205以移除层状堆叠305的部分与半导体基板205的部分。在蚀刻步骤之后保留的层状堆叠305的部分340与台面区210(亦可视作硅台面或台面部分)，可视作半导体装置200的半导体基板205上的鳍状结构345。鳍状结构345包括层状堆叠305的部分340位于半导体基板205之中及/或之上的台面区210上。鳍状结构345的形成方法可为任何合适的半导体制程技术。举例来说，沉积工具102、曝光工具104、显影工具106、及/或蚀刻工具108可采用一或多道光微影制程形成鳍状结构345，包括双重图案化或多重图案化制程。一般而言，双重图案化或多重图案化制程可结合光微影与自对准制程，其产生的图案间距小于采用单一的直接光微影制程所得的图案间距。举例来说，可形成牺牲层于基板上，并采用光微影制程图案化牺牲层。可采用自对准制程以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化鳍状结构。
在一些实施方式中，沉积工具102形成光阻层于含有氧化物层330与氮化物层335的硬遮罩层上，曝光工具104曝光光阻层至射线(如深紫外线或极紫外线)，进行曝光后烘烤制程(以自光阻层移除残留溶剂)，而显影工具106显影光阻层以形成遮罩单元(或图案)于光阻层中。在一些实施方式中，图案化光阻层以形成遮罩单元的方法可采用电子束微影制程。接着可在蚀刻步骤中采用遮罩单元保护半导体基板205的部分与层状堆叠305的部分，使半导体基板205的部分与层状堆叠305的部分维持未蚀刻以形成鳍状结构345。可由蚀刻工具108蚀刻基板的未保护部分与层状堆叠305的未保护部分，以形成沟槽于半导体基板205中。蚀刻工具可采用干蚀刻技术(如反应性离子蚀刻)、湿蚀刻技术、及/或上述的组合，以蚀刻基板的未保护部分与层状堆叠305的未保护部分。
在一些实施方式中，可采用另一鳍状物形成技术以形成鳍状结构345。举例来说，可由遮罩与隔离区定义鳍状物区，且可以鳍状结构345的形式外延成长部分340。在一些实施方式中，形成鳍状结构345的方法包括修整制程以减少鳍状结构345的宽度。修整制程可包括湿蚀刻制程、干蚀刻制程、及/或其他制程。
如图3B所示，可形成鳍状结构345以用于半导体装置200所用的不同型态的纳米结构晶体管。具体而言，可形成第一组鳍状结构345a以用于p型纳米结构晶体管(如p型金属氧化物半导体纳米结构晶体管)，且可形成第二组鳍状结构345b以用于n型纳米结构晶体管(如n型金属氧化物半导体纳米结构晶体管)。第二组鳍状结构345b可掺杂p型掺质(如硼、锗、及/或其他掺质)，而第一组鳍状结构345a可掺杂n型掺质(如磷、砷、及/或其他掺质)。之后可额外或替代地形成p型源极/漏极区225以用于p型纳米结构晶体管，其可包括第一组鳍状结构345a；且可形成n型源极/漏极区225以用于n型纳米结构晶体管，其可包括第二组鳍状结构345b。
第一组鳍状结构345a(如p型金属氧化物半导体鳍状结构)与第二组鳍状结构345b(如n型金属氧化物半导体鳍状结构)可包含类似特性及/或不同特性。举例来说，第一组鳍状结构345a可具有第一高度，第二组鳍状结构345b可具有第二高度，且第一高度不同于第二高度。在另一例中，第一组鳍状结构345a可为第一宽度，第二组鳍状结构345b可为第二宽度，且第一宽度不同于第二宽度。在图3B所示的例子中，第二组鳍状结构345b(比如用于n型金属氧化物半导体纳米结构晶体管)的第二宽度，大于第一组鳍状结构345a(比如用于p型金属氧化物半导体纳米结构晶体管)的第一宽度。然而其他例子亦属本实用新型实施例的范畴。
如上所述，提供图3A及图3B以作为例子。其他例子可不同于图3A及图3B所示的例子。例示性的实施方式300可包括额外步骤、较少步骤、不同步骤、及/或不同于图3A及图3B所示的步骤顺序。
图4A及图4B是一示例中，此处所述的浅沟槽隔离形成制程的实施方式400的图式。实施方式400的例子可包括形成浅沟槽隔离区215于鳍状结构345之间，以用于半导体装置200或其部分。半导体装置200可包括图4A及图4B未图示的一或多个额外装置、结构、及/或层状物。半导体装置200可包括额外层状物及/或晶粒形成于图4A及图4B所示的半导体装置200的部分之上及/或之下的层状物之上。一或多个额外半导体结构及/或半导体装置可额外或替代地形成于电子装置(其可包括半导体装置200)的相同层中。在一些实施方式中，可在进行图3A及图3B所示的制程之后，进行实施方式400相关的步骤。
图4A显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图4A所示，衬垫405与介电层410形成于半导体基板205上并插入鳍状结构345(比如位于鳍状结构345之间)。沉积工具102可沉积衬垫405与介电层410于半导体基板205之上以及鳍状结构345之间的沟槽之中。沉积工具102形成的介电层410的上表面高度与氮化物层335的上表面高度可为近似相同的高度。
在其他实施例中，沉积工具102形成的介电层410的上表面高度可大于氮化物层335的上表面高度，如图4A所示。在此方式中，可将介电层410超填鳍状结构345之间的沟槽，以确保介电层410完全填入沟槽。平坦化工具110之后可进行平坦化或研磨步骤(如化学机械研磨步骤)，以平坦化介电层410。硬遮罩层的氮化物层335可作为步骤中的化学机械研磨停止层。换言之，平坦化工具110平坦化介电层410，直到达到硬遮罩层的氮化物层335。综上所述，步骤之后的介电层410的上表面高度可近似等于氮化物层335的上表面高度。
沉积工具102可采用顺应性的沉积技术沉积衬垫405。沉积工具102可采用化学气相沉积技术(如可流动的化学气相沉积技术或另一化学气相沉积技术)、物理气相沉积技术、原子层沉积技术、及/或另一沉积技术沉积介电层。在一些实施方式中，沉积衬垫405之后可退火半导体装置200，以增加衬垫405的品质。
衬垫405与介电层410各自包括介电材料如氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或另一合适的绝缘材料。在一些实施方式中，介电层410可包括多层结构，比如具有一或多个衬垫层。
图4B显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图4B所示，进行回蚀刻步骤以移除衬垫405的部分与介电层410的部分而形成浅沟槽隔离区215。蚀刻工具108可在回蚀刻步骤中蚀刻衬垫405与介电层410，以形成浅沟槽隔离区215。蚀刻工具108可依据硬遮罩层(比如含氧化物层330与氮化物层335的硬遮罩层)蚀刻衬垫405与介电层410。蚀刻工具108可蚀刻衬垫405与介电层410，使浅沟槽隔离区215的高度小于或近似等于层状堆叠305的部分340的底部高度。综上所述，层状堆叠305的部分340延伸高于浅沟槽隔离区215。在一些实施方式中，蚀刻衬垫405与介电层410，使浅沟槽隔离区215的高度小于台面区210的上表面的高度。
在一些实施方式中，蚀刻工具108采用等离子体为主的干蚀刻技术以蚀刻衬垫405与介电层410。可采用氨、氢氟酸、及/或另一蚀刻剂。等离子体为主的干蚀刻技术可造成蚀刻剂与衬垫405及介电层410的材料之间的反应，比如：
SiO2+4HF→SiF4+2H2O
其中衬垫405与介电层410的氧化硅与氢氟酸反应形成副产物如四氟化硅与水。氢氟酸与氨可使四氟化硅进一步断键以形成氟硅酸铵副产物，比如：
SiF4+2HF+2NH3→(NH4)2SiF6
可由蚀刻工具108的制程腔室移除氟硅酸铵副产物。在移除氟硅酸铵之后，可采用后制程温度如近似200℃至近似250℃以升华氟硅酸铵成四氟化硅、氨、与氢氟酸。
在一些实施例中，蚀刻工具108蚀刻衬垫405与介电层410，使第一组鳍状结构345a(比如用于p型金属氧化物半导体纳米结构晶体管)之间的浅沟槽隔离区215的高度，大于第二组鳍状结构345b(比如用于n型金属氧化物半导体纳米结构晶体管)之间的浅沟槽隔离区215的高度。上述现象的主因为鳍状结构345b的宽度大于鳍状结构345a的宽度。此外，这造成鳍状结构345a与鳍状结构345b之间的浅沟槽隔离区215的上表面倾斜或斜向(比如自鳍状结构345a朝鳍状结构345b向下倾斜，如图4A所示的例子)。蚀刻剂与衬垫405及介电层410的表面之间的凡得瓦力，造成蚀刻衬垫405与介电层410的蚀刻剂先物理吸附(比如物理键结至衬垫405与介电层410)。偶极矩力可捕获蚀刻剂。蚀刻剂接着贴附至衬垫405与介电层410的悬吊键而开始化学吸附。蚀刻剂化学吸附至衬垫405与介电层410的表面上，造成衬垫405与介电层410的蚀刻。第二组鳍状结构345b之间的沟槽宽度较大，可提供较大表面积以产生化学吸附，造成第二组鳍状结构345b之间的蚀刻速率较大。较大的蚀刻速率造成第二组鳍状结构345b之间的浅沟槽隔离区215的高度，小于第一组鳍状结构345a之间的浅沟槽隔离区215的高度。
如上所述，提供图4A及图4B以作为例子。其他例子可不同于图4A及图4B所示的例子。例示性的实施方式400可包括额外步骤、较少步骤、不同步骤、及/或不同于图4A及图4B所示的步骤顺序。
图5A至图5C是一示例中，此处所述的覆层侧壁制程的实施方式500的图式。例示性的实施方式500包括形成覆层侧壁于层状堆叠305的部分340的侧壁上，以用于半导体装置200或其部分。半导体装置200可包括图5A至图5C未图示的一或多个额外装置、结构、及/或层状物。半导体装置200可包括额外层状物及/或晶粒形成于图5A至图5C所示的半导体装置200的部分之上及/或之下的层状物之上。一或多个额外半导体结构及/或半导体装置可额外或替代地形成于电子装置(其可包括半导体装置200)的相同层中。在一些实施方式中，可在进行图3A至图4B所示的制程之后，进行实施方式500相关的步骤。
图5A显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图5A所示，覆层505形成于鳍状结构345上(比如鳍状结构345的上表面与侧壁上)与鳍状结构345之间的浅沟槽隔离区215上。覆层505包括硅锗或另一材料。覆层505与第一层310的组成可为相同材料，使相同的蚀刻步骤(如纳米结构释放制程)可同时移除覆层侧壁(自覆层505形成)与第一层310，因此置换栅极(如栅极结构240)可形成于覆层侧壁与第一层310原本占据的区域中。这可使置换栅极完全围绕半导体装置200的纳米结构晶体管的纳米结构通道。
沉积工具102可沉积覆层505。在一些实施方式中，沉积工具102沉积晶种层(如硅晶种层或另一种晶种层)于鳍状结构345上(比如鳍状结构345的上表面与侧壁上)与鳍状结构345之间的浅沟槽隔离区215上。沉积工具102接着沉积硅锗于晶种层上，以形成覆层505。晶种层可促进覆层505的成长与粘着性。
沉积晶种层的方法可包括采用载气如氮气、氢气、或其他气体以提供硅前驱物至沉积工具102的制程腔室。在一些实施方式中，可在沉积晶种层之前进行预清洁步骤，以减少形成氧化锗。硅前驱物可包括乙硅烷或另一硅前驱物。采用乙硅烷可形成厚度为近似0.5nm至近似1.5nm的晶种层，以提供足够厚度的覆层侧壁，且覆层505具有可控且一致的厚度。然而晶种层厚度的其他范围与数值亦属本实用新型实施例的范畴。
沉积晶种层的温度可为近似450℃至近似500℃(或另一范围的温度)，压力可为近似30torr至近似100torr(或另一范围的压力)，时间可为近似100秒至近似300秒(或另一范围的时间)、及/或其他参数。
沉积覆层505的硅锗可包括形成覆层505，以包括非晶质地而促进顺应性沉积覆层505。硅锗的锗含量可为近似15％至近似25％。然而锗含量的其他数值亦属本实用新型实施例的范畴。沉积覆层505的步骤可包括采用载气(如氮气、氢气、或其他气体)提供硅前驱物(如乙硅烷、硅烷、或其他硅前驱物)与锗前驱物(如锗烷或另一锗前驱物)到沉积工具102的制程腔室。沉积覆层505的温度可为近似500℃至近似550℃(或另一范围的温度)，及/或压力可为近似5torr至近似20torr(或另一范围的压力)。
图5B显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图5B所示，进行回蚀刻步骤以蚀刻覆层505而形成覆层侧壁510。蚀刻工具108可采用等离子体为主的干蚀刻技术或另一蚀刻技术以蚀刻覆层505。蚀刻工具108可进行回蚀刻步骤以自鳍状结构345的顶部与浅沟槽隔离区215的顶部移除覆层505的部分。自鳍状结构345之间的浅沟槽隔离区215的顶部移除覆层505，可确保覆层侧壁510不含脚位于鳍状结构345之间的浅沟槽隔离区215上。这可确保覆层侧壁510不含脚位于混合鳍状结构(其将形成于鳍状结构345之间的浅沟槽隔离区215上)之下。
在一些实施方式中，蚀刻工具108采用氟为主的蚀刻剂以蚀刻覆层505。氟为主的蚀刻剂可包括六氟化硫、氟化甲烷、及/或另一氟为主的蚀刻剂。回蚀刻步骤中可采用其他反应物及/或载气如甲烷、氢气、氩气、及/或氦气。在一些实施方式中，回蚀刻步骤采用的偏置等离子体可为近似500伏特至近似2000伏特。然而偏置等离子体的其他数值亦属本实用新型实施例的范畴。在一些实施方式中，自浅沟槽隔离区215的顶部移除覆层505的部分，可包括进行高方向性(如非等向)蚀刻以选择性移除(如选择性蚀刻)鳍状结构345之间的浅沟槽隔离区215的顶部上的覆层505。
在一些实施方式中，覆层侧壁510包括不对称的特性(比如不同长度、深度、及/或角度)。不对称的特性可增加不同种类的纳米结构晶体管(比如p型纳米结构晶体管与n型纳米结构晶体管)所用的栅极结构240的深度，并减少及/或最小化半导体装置200的纳米结构晶体管的混合鳍状结构之下的浅沟槽隔离区215上的覆层侧壁510的脚位，因此减少及/或最小化移除覆层侧壁510之后形成的栅极结构240的脚位(栅极结构240形成于覆层侧壁510原本占据的区域中)。减少及/或最小化脚位，可进一步减少电性短路及/或漏电流。
图5C显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图5C所示，移除硬遮罩层(含氧化物层330与氮化物层335)与盖层325以露出硬遮罩层320。在一些实施方式中，可由蚀刻工具108进行蚀刻步骤、可由平坦化工具110进行平坦化技术、及/或采用另一半导体制程技术，以移除盖层325、氧化物层330、与氮化物层335。
如上所述，提供图5A至图5C以作为例子。其他例子可不同于图5A至图5C所示的例子。例示性的实施方式500可包括额外步骤、较少步骤、不同步骤、及/或不同于图5A至图5C所示的步骤顺序。
图6A至图6C是一示例中，此处所述的混合鳍状结构的形成制程的实施方式600的图式。实施方式600的例子可包括形成混合鳍状结构于鳍状结构345之间，以用于半导体装置200或其部分。半导体装置200可包括图6A至图6C未图示的一或多个额外装置、结构、及/或层状物。半导体装置200可包括额外层状物及/或晶粒形成于图6A至图6C所示的半导体装置200的部分之上及/或之下的层状物之上。一或多个额外半导体结构及/或半导体装置可额外或替代地形成于电子装置(其可包括半导体装置200)的相同层中。在一些实施方式中，可在进行图3A至图5C所示的制程之后，进行实施方式600相关的步骤。
图6A显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图6A所示，衬垫605与介电层610形成于鳍状结构345之间的浅沟槽隔离区215(其可插入鳍状结构345)之上，以及鳍状结构345之上。沉积工具102可沉积衬垫605与介电层610。沉积工具102可采用顺应性沉积技术以沉积衬垫605。沉积工具102沉积介电层610的方法可采用化学气相沉积技术(如可流动的化学气相沉积技术或另一化学气相沉积技术)、物理气相沉积技术、原子层沉积技术、及/或另一沉积技术。在一些实施方式中，沉积介电层610之后可退火半导体装置200，以增加介电层610的品质。
沉积工具102可形成介电层610，使介电层610的上表面的高度与硬遮罩层320的上表面的高度近似相同。在其他实施例中，沉积工具102可形成介电层610，使介电层610的高度大于硬遮罩层320的上表面的高度，如图6A所示的例子。在此方式中，介电层610可超填鳍状结构345之间的沟槽，以确保介电层610完全填入沟槽。平坦化工具110之后可进行平坦化或研磨步骤(如化学机械研磨步骤)以平坦化介电层610。
衬垫605与介电层610各自包括介电材料如氧化硅、氮化硅、氮氧化硅、碳氮化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或另一合适的绝缘材料。在一些实施方式中，介电层610可包括多层结构，比如具有一或多个衬垫层。
图6B是半导体装置200的透视图与沿着剖面A-A的剖视图。如图6B所示，进行回蚀刻步骤以移除介电层610的部分。蚀刻工具108可在回蚀刻步骤中蚀刻介电层610，以减少介电层610的上表面的高度。具体而言，蚀刻工具108可蚀刻介电层610，使鳍状结构345之间的介电层610的部分的高度小于硬遮罩层320的上表面的高度。在一些实施方式中，蚀刻工具108蚀刻介电层610，使鳍状结构345之间的介电层610的部分的高度，近似等于部分340的最顶部的第二层315的上表面的高度。
图6C显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图6C所示，高介电常数层615沉积于鳍状结构345之间的介电层610的部分上。沉积工具102可沉积高介电常数的材料如氧化铪及/或另一高介电常数的介电材料以形成高介电常数层615，其形成方法可采用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、及/或另一沉积技术。鳍状结构345之间的介电层610的部分与鳍状结构345之间的高介电常数层615的组合，可视作混合鳍状结构620(或虚置鳍状结构)。在一些实施方式中，平坦化工具110可进行平坦化步骤以平坦化高介电常数层615，使高介电常数层615的上表面高度近似等于硬遮罩层320的高度。
之后如图6C所示，可移除硬遮罩层320。移除硬遮罩层320的方法可采用蚀刻技术(比如等离子体蚀刻技术、湿式化学蚀刻技术、及/或另一种蚀刻技术)或另一移除技术。
如上所述，提供图6A至图6C以作为例子。其他例子可不同于图6A至图6C所示的例子。实施方式600的例子可包括额外步骤、较少步骤、不同步骤、及/或不同于图6A至图6C所示的步骤顺序。
图7A及图7B是一示例中，此处所述的虚置栅极形成制程的实施方式700的图式。实施方式700的例子可包括形成虚置栅极结构以用于半导体装置200或其部分。半导体装置200可包括图7A及图7B未图示的一或多个额外装置、结构、及/或层状物。半导体装置200可包括额外层状物及/或晶粒形成于图7A及图7B所示的半导体装置200的部分之上及/或之下的层状物之上。一或多个额外半导体结构及/或半导体装置可额外或替代地形成于电子装置(其可包括半导体装置200)的相同层中。在一些实施方式中，可在进行图3A至图6C所示的制程之后，进行实施方式700相关的步骤。
图7A显示半导体装置200的透视图。如图7A所示，虚置栅极结构705(亦可视作虚置栅极堆叠或暂时栅极结构)形成于鳍状结构345与混合鳍状结构620上。虚置栅极结构705为牺牲结构，其将于半导体装置200所用的后续制程阶段中，置换为置换栅极结构或置换栅极堆叠(如栅极结构240)。虚置栅极结构705之下的鳍状结构345的部分可视作通道区。虚置栅极结构705亦可定义鳍状结构345的源极/漏极区，比如鳍状结构345与通道区相邻且位于通道区两侧上的区域。
虚置栅极结构705可包括栅极层710、硬遮罩层715位于栅极层710上、与间隔物层720位于栅极层710的两侧与硬遮罩层715的两侧上。虚置栅极结构705可形成于最顶部的第二层315与虚置栅极结构705之间以及混合鳍状结构620与虚置栅极结构705之间的栅极介电层725上。栅极层710包括多晶硅或另一材料。硬遮罩层715包括一或多层如氧化物层(如垫氧化物层，其可包括氧化硅或另一材料)与氮化物层(如垫氮化物层，其可包括氮化硅或另一材料)形成于氧化物层上。间隔物层720包括碳氧化硅、无氮的碳氧化硅、或另一合适材料。栅极介电层725可包括氧化硅、氮化硅、高介电常数的介电材料、及/或另一合适材料。
可采用多种半导体制程技术如沉积(比如采用沉积工具102)、图案化(比如采用曝光工具104与显影工具106)、蚀刻(比如采用蚀刻工具108)、及/或其他技术，以形成虚置栅极结构705的层状物。例子可包括化学气相沉积、物理气相沉积、原子层沉积、热氧化、电子束蒸镀、光微影、电子束微影、光阻涂布(如旋转涂布)、软烘烤、对准光罩、曝光、曝光后烘烤、显影光阻、冲洗、干燥(如旋干及/或硬烘烤)、干蚀刻(如反应性离子蚀刻)、湿蚀刻、及/或其他制程。
在一些实施方式中，可顺应性地沉积栅极介电层725于半导体装置200上，接着可自半导体装置200的部分(如源极/漏极区)选择性移除栅极介电层725。接着可沉积栅极层710至栅极介电层725的保留部分上。接着可沉积硬遮罩层715至栅极层710上。顺应性沉积间隔物层720的方式可与沉积栅极介电层725的方式类似，且可回蚀刻间隔物层720，使间隔物层720保留于虚置栅极结构705的侧壁上。在一些实施方式中，间隔物层720包括多种间隔物层。举例来说，间隔物层720可包括密封间隔物层形成于虚置栅极结构705的侧壁上，以及基体间隔物层形成于密封间隔物层上。密封间隔物层与基体间隔物层的材料可类似或不同。在一些实施方式中，形成基体间隔物层而不进行密封间隔物层所用的等离子体表面处理。在一些实施方式中，基体间隔物层的厚度大于密封间隔物层的厚度。在一些实施方式中，可自虚置栅极结构形成制程省略栅极介电层725，且改为在置换栅极制程中形成栅极介电层725。
图7A亦显示后续图式所用的参考剖面。剖面A-A为x-z平面(可视作y切面)，其越过半导体装置200的源极/漏极区中的鳍状结构345与混合鳍状结构620。剖面B-B为y-z平面(可视作x切面)，其垂直于剖面A-A并越过半导体装置200的源极/漏极区中的虚置栅极结构705。剖面C-C在x-z平面中，平行于剖面A-A且垂直于剖面B-B，且沿着虚置栅极结构705。后续图式可参考这些参考剖面以求图式清楚。在一些图式中，可省略此处所述的构件或结构的一些标号以避免挡住其他构件或结构，有利于描绘图式。
图7B的剖视图沿着图7A的剖面A-A、B-B、及C-C。如图7B中的剖面B-B及C-C的剖视图所示，虚置栅极结构705形成于鳍状结构345上。如图7B中的剖面C-C的剖视图所示，栅极介电层725的部分与栅极层710的部分形成于鳍状结构345上的凹陷中，而凹陷为移除硬遮罩层320的结果。
如上所述，提供图7A及图7B以作为例子。其他例子可不同于图7A及图7B所示的例子。例示性的实施方式700可包括额外步骤、较少步骤、不同步骤、及/或不同于图7A及图7B所示的步骤顺序。
图8A至图8D是一示例中，此处所述的源极/漏极凹陷的形成制程与内侧间隔物的形成制程的实施方式800的图式。实施方式800的例子包括形成源极/漏极凹陷与内侧间隔物245以用于半导体装置200。图8A至图8D可为图7A所示的透视图的多个剖面的剖视图，包括图7A中的剖面A-A、剖面B-B、与剖面C-C的剖视图。在一些实施方式中，可在进行图3A至图7B所示的制程之后，进行实施方式800的例子的相关步骤。
如图8A的剖面A-A与剖面B-B的剖视图所示，蚀刻步骤中形成源极/漏极凹陷805于鳍状结构345的部分340中。源极/漏极凹陷805可提供源极/漏极区225形成于虚置栅极结构705的两侧上所用的空间。蚀刻工具108可进行蚀刻步骤，且蚀刻步骤可视作应变源极/漏极蚀刻步骤。在一些实施方式中，蚀刻步骤包括等离子体蚀刻技术、湿式化学蚀刻技术、及/或另一种蚀刻技术。
源极/漏极凹陷805亦可延伸至鳍状结构345的台面区210的一部分中。这可形成多个台面区210于每一鳍状结构345中，其中部分340之下的每一源极/漏极凹陷805的部分侧壁可对应台面区210的侧壁。源极/漏极凹陷805可穿入鳍状结构345的井部(如p型井或n型井)。在半导体基板205包括(100)取向的硅材料的实施方式中，可形成(111)晶面于源极/漏极凹陷805的底部，造成源极/漏极凹陷805的底部具有V形或三角形的剖面形状。在一些实施方式中，可采用氢氧化四甲基铵的湿蚀刻及/或采用氯化氢的化学干蚀刻，以形成V形轮廓。然而源极/漏极凹陷805的底部剖面可包括其他形状如圆形、半圆形、或其他形状。
如图8A中的剖面B-B与剖面C-C的剖视图所示，在形成源极/漏极凹陷805的蚀刻步骤之后，可保留层状堆叠305的第一层310的部分与第二层315的部分于虚置栅极结构705之下。虚置栅极结构705之下的第二层315的部分可形成半导体装置200的纳米结构晶体管的纳米结构通道220。纳米结构通道220延伸于相邻的源极/漏极凹陷805之间以及相邻的混合鳍状结构620之间。
如图8B中的剖面B-B的剖视图所示，可在蚀刻步骤中横向蚀刻第一层310(比如在近似平行于第一层310的长度的方向中)，进而形成空洞810于纳米结构通道220的部分之间。具体而言，蚀刻工具108经由源极/漏极凹陷805横向蚀刻虚置栅极结构705之下的第一层310的末端，以形成空洞810于纳米结构通道220的末端之间。在第一层310为硅锗且第二层315为硅的实施方式中，蚀刻工具108可采用湿蚀刻剂如含过氧化氢、醋酸、及/或氢氟酸的混合溶液以选择性蚀刻第一层310，接着以水清洁。可提供混合溶液与水至源极/漏极凹陷805中，以自源极/漏极凹陷805蚀刻第一层310。在一些实施例中，以混合溶液蚀刻以及以水清洁的步骤可重复近似10次至近似20次。在一些实施方式中，混合溶液的蚀刻时间可为约1分钟至约2分钟。混合溶液的温度可为近似60℃至近似90℃。然而蚀刻步骤参数所用的其他数值亦属本实用新型实施例的范畴。
空洞810可为近似弧形、近似凹入形状、近似三角形、近似方形、或另一形状。在一些实施方式中，一或多个空洞810的深度(如空洞自源极/漏极凹陷805延伸至第一层310中的深度)可为近似0.5nm至近似5nm。在一些实施方式中，一或多个空洞810的深度可为近似1nm至近似3nm。然而空洞810的深度的其他数值亦属本实用新型实施例的范畴。在一些实施方式中，蚀刻工具108形成具有长度的空洞810(比如自第一层310之下的纳米结构通道220延伸至第一层310之上的另一纳米结构通道220的空洞的尺寸)，使空洞810部分地延伸至纳米结构通道220的侧部中(比如使空洞810的宽度或长度大于第一层310的厚度)。在此方式中，即将形成于空洞810中的内侧间隔物可延伸至纳米结构通道220的末端的一部分中。在一些实施方式中，形成空洞810可造成源极/漏极凹陷805中的覆层侧壁510薄化。
如图8C中的剖面A-A与剖面B-B的剖视图所示，沿着源极/漏极凹陷805的底部与侧壁顺应性地沉积绝缘层815。绝缘层815亦可沿着间隔物层720延伸。沉积工具102沉积绝缘层815的方法可采用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、及/或另一沉积技术。绝缘层815包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、及/或另一介电材料。绝缘层815包括的材料可不同于间隔物层720的材料。
沉积工具102形成绝缘层815，且其厚度足以填入纳米结构通道220之间的空洞810。举例来说，绝缘层815的厚度可为近似1nm至近似10nm。在另一例中，绝缘层815的厚度可为近似2nm至近似5nm。然而绝缘层815的其他厚度亦属本实用新型实施例的范畴。
如图8D的剖面A-A与剖面B-B的剖视图所示，可部分地移除绝缘层815，使绝缘层815的保留部分对应空洞810中的内侧间隔物245。蚀刻工具108可进行蚀刻步骤以部分地移除绝缘层815。如图8D的剖面A-A的剖视图所示，部分地移除绝缘层815的蚀刻步骤亦可自源极/漏极凹陷805移除覆层侧壁510。
在一些实施方式中，蚀刻步骤可使内侧间隔物245面向源极/漏极凹陷805的表面凹陷或呈弧形。内侧间隔物245中的凹陷的深度可为近似0.2nm至近似3nm。在另一例中，内侧间隔物245中的凹陷深度可为近似0.5nm至近似2nm。在另一例中，内侧间隔物245中的凹陷深度可小于近似0.5nm。在一些实施方式中，内侧间隔物245面向源极/漏极凹陷805的表面可近似平坦，使内侧间隔物245的表面与纳米结构通道220的末端表面可近似一致且齐平。
如图9A至图9F与其他处所示，可由半导体制程工具如沉积工具102至电镀工具的一或多者在区域820中进行一系列的步骤，以形成全绕式栅极装置的源极/漏极区(如源极/漏极区225)。形成源极/漏极区的方法可包括形成一或多个外延层于源极/漏极凹陷805中。
如上所述，提供图8A至图8D以作为例子。其他例子可不同于图8A至图8D所示的例子。例示性的实施方式800可包括额外步骤、较少步骤、不同步骤、及/或不同于图8A至图8D所示的步骤顺序。
图9A至图9F是一示例中，此处所述的源极/漏极区的形成方法的实施方式900的图式。实施方式900的例子包括形成源极/漏极区225于半导体装置200的源极/漏极凹陷805中。图9A至图9F可显示图7A所示的透视图的多种剖视图，包括图7A中的剖面A-A、剖面B-B、与剖面C-C的剖视图。一些实施方式可在图3A至图8D所示的制程之后，进行与实施方式900的例子相关的步骤。
图9A的剖面B-B的剖视图所示的一例，是含有源极/漏极凹陷805(如形成源极/漏极区225所用的凹陷)的半导体装置200的区域820的部分。
半导体制程工具如沉积工具102至电镀工具112的一或多者如沉积工具102与蚀刻工具108，可进行一或多个步骤的组合以形成缓冲区230于源极/漏极凹陷805的底部。举例来说，沉积工具102沉积外延层于源极/漏极凹陷805中的方法可采用图1相关的上述化学气相沉积技术、物理气相沉积技术、原子层沉积技术、外延成长技术、电镀技术、及/或另一沉积技术。此外，蚀刻制程108移除外延层的部分的方法可采用图1相关的上述干蚀刻技术、湿蚀刻技术、等离子体为主的蚀刻技术、及/或另一蚀刻技术，以形成缓冲区230。
在一些实施方式中，缓冲区230可避免自后续形成于源极/漏极凹陷805中的外延层扩散或迁移掺质至台面区210中。在一些实施方式中，缓冲区230可包括凹入表面，其覆盖牺牲层末端的底部间隔物的部分(如牺牲层310a的末端的内侧间隔物245)或与其相交。
缓冲区230可包括不同材料。举例来说，缓冲区230可包括硅材料。缓冲区230可额外或替代地包括硅锗材料。然而缓冲区230所用的其他材料亦属本实用新型实施例的范畴。
缓冲区230形成于与多个第一层310a至310c(如牺牲层)相邻的源极/漏极凹陷805中，而第一层310a至310c与多个第二层315a至315c(如通道层)交错。缓冲区230可包括一或多个尺寸特性。举例来说，沉积后的缓冲区230的厚度D1可为近似30nm至近似60nm。然而厚度D1的其他数值与范围亦属本实用新型实施例的范畴。
图9B是一示例中，含有晶种层905的区域820的部分的剖面B-B的剖视图，而晶种层905形成于源极/漏极凹陷805中。一或多个半导体制程工具如沉积工具102至电镀工具112(如沉积工具102与蚀刻工具108)可进行一或多个步骤的组合以形成晶种层905。
举例来说，沉积工具102沉积晶种层905于源极/漏极凹陷805中的方法可采用图1所示的上述化学气相沉积技术、物理气相沉积技术、原子层沉积技术、外延成长技术、电镀技术、及/或另一沉积技术。此外，蚀刻工具108移除晶种层905的部分的方法可采用图1所示的上述干蚀刻技术、湿蚀刻技术、等离子体为主的蚀刻技术、及/或另一蚀刻技术，以形成晶种层905。
在一些实施方式中，晶种层905包括一或多个晶种层的组合。如图9B所示，晶种层905包括晶种层905a(第一晶种层)与晶种层905b(第二晶种层)。在一些实施方式中，晶种层905a包括硅材，而晶种层905b包括硼化硅材。
如图所示，晶种层905(如晶种层905a与晶种层905b的组合)覆盖缓冲区230与最底部的纳米结构层(如第二层315a)。晶种层905a与晶种层905b可结合以形成凸出形状的凸出物910，其可自一或多个纳米结构层(如第二层315b及315c)的末端朝源极/漏极凹陷805的中心延伸。
晶种层905可包括一或多种尺寸特性。举例来说，晶种层905的凸出形状的凸出物910的宽度D2可为近似1nm至近似5nm。若宽度D2小于近似1nm，则晶种层905可能无法提供足够的覆盖率以作为第二层315与第二层315c所用的盖层(如保护层)。若宽度D2大于近似5nm，则可能存在晶种层合并的问题。若宽度D2额外或替代地大于近似5nm，则源极/漏极凹陷805中的额外外延层可用的空间可能减少。然而宽度D2的其他数值与范围亦属本实用新型实施例的范畴。
缓冲区230上的晶种层905的厚度D3可额外或替代地为近似10nm至近似20nm。然而厚度D3的其他数值与范围亦属本实用新型实施例的范畴。
图9C是一示例中，区域820的部分的剖面B-B的剖视图，其包含外延层915(如L1外延层、第二外延层、或其他层)形成于源极/漏极凹陷805中。沉积工具102顺应性沉积外延层915的方法可采用图1所示的上述化学气相沉积技术、物理气相沉积技术、原子层沉积技术、外延成长技术、电镀技术、及/获利一沉积技术。
外延层915可包括一或多种材料。举例来说，外延层915可包括掺杂硼的硅锗材料。在此例中，硼的掺杂浓度可为近似1x1020原子/cm3至近似8x1020原子/cm3。外延层915的锗含量可额外或替代地为近似15％至近似35％。然而外延层915中的材料、掺质、掺杂浓度、与组成(比如锗含量或其他组成)的其他组合亦属本实用新型实施例的范畴。
外延层915可包括一或多种尺寸特性。举例来说，外延层915的厚度D4可为近似3nm至近似8nm。外延层915的相对表面之间的空间D5可为近似8nm至近似15nm。缓冲区230上的外延层915与晶种层905的总厚度D6可额外或替代地为近似10nm至近似25nm。然而厚度D4、空间D5、与总厚度D6的其他数值与范围亦属本实用新型实施例的范畴。
图9D是一示例中，区域820的部分的剖面B-B的剖视图，其含有外延层(如L2外延层、核心外延层、第三外延层、或其他层)形成于源极/漏极凹陷805中。沉积工具102沉积外延层920的方法可为图1所示的上述化学气相沉积技术、物理气相沉积技术、原子层沉积技术、外延成长技术、电镀技术、及/或另一沉积技术。在一些实施方式中，在沉积外延层920之前，沉积工具102沉积晶种层925(如含有硅材的第三晶种层或其他层)。
如搭配图12详述于上的一些实施方式中，形成外延层920时的沉积工具102所用的沉积配方(如压力、温度、及/或其他参数)，可不同于形成其他层或材料(如外延层915或其他层)于源极/漏极凹陷805中所用的沉积配方。采用此沉积配方(比如比其他沉积配方的温度更低及/或压力更大)，可促进外延层920的成长一致。外延层920的成长一致可减少孔洞及/或缺陷，以增加含有外延层920的半导体装置(如半导体装置200)的良率。
外延层920可包括一或多种材料。举例来说，外延层920可包括掺杂硼的硅锗材料。在此例中，硼的掺杂浓度可为近似8x1020原子/cm3至近似3x1021原子/cm3。然而外延层920中的掺质与掺杂度的数值或范围的其他组合亦属本实用新型实施例的范畴。
外延层920中的锗含量可额外或替代地为近似35％至近似55％。若锗含量小于近似35％，则含有外延层920的全绕式栅极装置的效能(如寄生电阻或其他效能)可能不符临界值下限。若锗含量大于近似55％，则含有外延层920的全绕式栅极装置的效能(如寄生电阻或其他效能)可能不符临界值上限。然而外延层920中的锗含量的其他数值与范围亦属本实用新型实施例的范畴。
外延层920可包括一或多种尺寸特性。举例来说，外延层920的厚度D7可为近似30nm至近似70nm。若厚度D7小于近似30nm，则外延层920的体积可能不足以使含有外延层920的源极/漏极区(如源极/漏极区225)符合一或多种效能临界值(如寄生电阻或其他效能)。若厚度D7大于近似70nm，则外延层920的尺寸可能过大而与后续形成于源极/漏极区上的金属接点产生电性短接。然而厚度D7的其他数值与范围亦属本实用新型实施例的范畴。
最底部的纳米层(如第二层315c、最顶部的通道层、或其他层)上的外延层920的高度D8可额外或替代地为近似2nm至近似10nm。若高度D8小于近似2nm，则外延层920可能无法与后续着陆于外延层920上的金属所用的尺寸相容。若高度D8大于近似10nm，则外延层920可能过大而与后续形成的金属着陆电性短接。然而高度D8的其他数值与范围亦属本实用新型实施例的范畴。
如图9D所示，晶种层905、外延层915、与外延层920可组合以形成源极/漏极区225。源极/漏极区225可包括宽度D9。在一些实施方式中，宽度D9可为近似20nm至近似40nm。然而宽度D9的其他数值与范围亦属本实用新型实施例的范畴。
图9E是一示例中，区域820的部分的剖面B-B的剖视图，其包括盖层(如L3外延层、第四外延层、或其他层)形成于源极/漏极凹陷805中与外延层915及920上。在一些实施方式中，沉积工具102与蚀刻工具108可进行循环沉积与蚀刻制程以形成盖层235。举例来说，沉积工具102可采用图1相关的上述化学气相沉积技术、物理气相沉积技术、原子层沉积技术、外延成长技术、电镀技术、及/或另一沉积技术，以沉积盖层235的部分。此外在循环制程的部分中，蚀刻工具108可采用图1相关的上述湿蚀刻技术、干蚀刻技术、或等离子体为主的蚀刻技术、及/或另一蚀刻技术，移除盖层235的部分并使盖层235成形。
盖层235可包括一或多种材料。举例来说，盖层235可包括掺杂硼的硅锗材料。在此例中，硼的掺杂浓度可为近似1x1021原子/cm3至近似2x1021原子/cm3。然而盖层中的其他掺质浓度数值/范围与掺质的其他组合，亦属本实用新型实施例的范畴。
盖层235中的锗含量可额外或替代地为近似15％至近似25％(其小于外延层920中的锗含量)。若锗含量小于近似15％，则含有盖层235的全绕式栅极装置的效能(如全绕式栅极装置的接点电阻或其他效能)可能不符合临界值下限。若锗含量大于近似25％，则全绕式栅极装置的效能(如寄生电阻或其他效能)可能不符合临界值上限。然而盖层235中的锗含量的其他数值与范围亦属本实用新型实施例的范畴。
盖层235可包括一或多个尺寸特性。举例来说，盖层的厚度D10可为近似2nm至近似10nm。若厚度D10小于近似2nm，则盖层235的材料之后不足以形成凹陷/金属着陆于盖层235中。若厚度D10大于近似10nm，盖层235的尺寸过大而与后续形成于盖层235上的金属内连线结构(如后续形成的金属通孔)产生电性短路。然而厚度D10的其他数值与范围亦属本实用新型实施例的范畴。
如图9E所示，源极/漏极凹陷805中的钙层235位于含有晶种层905、外延层915(如外侧外延层)、与外延层920(如核心外延层)的源极/漏极区225上。在一些实施方式中，外延层920所占的体积约为源极/漏极凹陷805的体积的近似60％至近似80％。若体积％小于近似60％，则外延层915的尺寸过大而在形成外延层920时形成孔洞于其中。若体积％大于近似80％，则外延层915的尺寸可能过小而增加含有盖层235、晶种层905、外延层915、与外延层920的全绕式栅极装置中的短通道效应。
在一些实施方式中，个别或组合的外延层920与盖层235的组成(如锗含量或其他元素的含量)，可减少全绕式栅极装置的寄生电阻。此外，个别或组合的组成可减少全绕式栅极装置中的接点电阻。在此方式中，可增加含有外延层920与盖层235的半导体装置(如半导体装置200)的效能。
如图9F的剖面A-A与剖面B-B的剖视图所示，将一或多层填入源极/漏极凹陷805以形成源极/漏极区225于源极/漏极凹陷805中。
提供图9A至图9F所示的装置的数目与配置作为一或多个例子。具体而言，与图9A及图9F所示的装置相较，可包括额外材料、不同材料、不同配置的材料、不同掺杂浓度、或不同尺寸特性。
图10A至图10D是一示例中，此处所述的置换栅极制程的实施方式1000的图式。实施方式1000的例子包括将虚置栅极结构705置换成半导体装置200的栅极结构240(如置换栅极结构)所用的置换栅极制程的例子。图10A至图10D是图7A所示的透视图的多种剖视图，包括图7A中的剖面A-A、剖面B-B、与剖面C-C的剖视图。在一些实施方式中，在进行图3A至图9F所述的步骤之后，可进行与实施方式1000的例子相关的步骤。
如图10A的剖面A-A与剖面B-B的剖视图所示，层间介电层250形成于源极/漏极区225上。层间介电层250填入虚置栅极结构705之间的区域、混合鳍状结构620之间的区域、与源极/漏极区225之上的区域。层间介电层250在置换栅极制程时，可减少及/或避免损伤源极/漏极区225。层间介电层250可视作第零层间介电层或另一层间介电层。
一些实施方式在形成层间介电层250之前，可顺应性地沉积接点蚀刻停止层(比如由沉积工具102沉积)于源极/漏极区225上、虚置栅极结构705上、与间隔物层720上。接着形成层间介电层250于接点蚀刻停止层上。在形成源极/漏极区225所用的接点或通孔时，接点蚀刻停止层可提供停止蚀刻制程的机制。接点蚀刻停止层的组成可为介电材料，其相对于相邻的层状物或构件可具有不同的蚀刻选择性。接点蚀刻停止层可包括或可为含氮材料、含硅材料、及/或含碳材料。此外，接点蚀刻停止层可包括或可为氮化硅、碳氮化硅、氮化碳、氮氧化硅、碳氧化硅、上述的组合、或其他材料。接点蚀刻停止层的沉积方法可采用沉积制程如原子层沉积、化学气相沉积、或另一沉积技术。
如图10B中的剖面B-B与剖面C-C的剖视图所示，可进行置换栅极步骤(比如由半导体制程工具如沉积工具102至电镀工具112的一或多者进行)，以自半导体装置200移除虚置栅极结构705。移除虚置栅极结构705可留下开口(或凹陷)1005于源极/漏极区225上的层间介电层250之间，以及混合鳍状结构620之间。可由一或多道蚀刻步骤移除虚置栅极结构705。此蚀刻步骤可包括等离子体蚀刻技术、湿式化学蚀刻技术、及/或另一种蚀刻技术。
如图10C的剖面B-B与剖面C-C的剖视图所示，进行纳米结构释放步骤(如硅锗释放步骤)以移除第一层310(如硅锗层)。此步骤可造成纳米结构通道220之间(如纳米结构通道220周围的区域)的开口1005。纳米结构释放步骤可包括以蚀刻工具108进行蚀刻步骤，依据第一层310的材料与纳米结构通道220的材料之间的蚀刻选择性差异，以及第一层310的材料与内侧间隔物245的材料之间的蚀刻选择性差异以蚀刻移除第一层310。内侧间隔物245可作为蚀刻步骤中的蚀刻停止层，以保护源极/漏极区225免于蚀刻。如图10C所示，纳米结构释放制程中可移除覆层侧壁510。这可露出纳米结构通道220周围的区域，使置换栅极结构(如栅极结构240)可完全包覆纳米结构通道220。
如图10D中的剖面B-B与剖面C-C的剖视图所示，持续置换栅极步骤，而沉积工具102及/或电镀工具112形成栅极结构240(如置换栅极结构)于源极/漏极区225之间以及混合鳍状结构620之间的开口1005中。具体而言，栅极结构240填入纳米结构通道220之间与周围的区域(之前由第一层310与覆层侧壁510占据)，使栅极结构240完全包覆纳米结构通道220并围绕纳米结构通道220。栅极结构240可包括金属栅极结构。在形成栅极结构240之前，可沉积顺应性的高介电常数介电衬垫1010至纳米结构通道220上与侧壁上。栅极结构240可包括额外层状物如界面层、功函数调整层、金属电极结构、及/或其他层状物。
如图10D的剖面C-C的剖视图所示，自浅沟槽隔离区215的顶部移除覆层505，以避免覆层侧壁510包含脚位于相邻的鳍状结构345之间的混合鳍状结构620之下，有助于栅极结构240不含脚位于混合鳍状结构620之下。换言之，由于栅极结构240形成于之前由覆层侧壁510所占据的区域中，覆层侧壁510所用的混合鳍状结构620之下没有脚位，亦造成栅极结构240所用的混合鳍状结构620之下没有脚位。这可减少及/或避免混合鳍状结构620之下的源极/漏极区225与栅极结构240之间的短路。
如上所述，提供图10A至图10D所示的步骤与装置的数目与配置以作为一或多个例子。实际上，可采用额外步骤与装置、较少步骤与装置、不同步骤与装置、或配置不同于图10A至图10D所示的步骤与装置。
图11是一示例中，此处所述的半导体装置的实施方式1100的图式。图11是等角透视图。在一些实施方式中，实施方式1100的例子对应图3A至图10D相关的上述步骤之后所形成的半导体装置200。
半导体装置200包括多个通道层220于半导体基板上(如半导体基板205的台面区210上)。多个通道层220的配置方向垂直于半导体基板。半导体装置200包括栅极结构240以包覆多个通道层220的每一者，而源极/漏极结构225与多个通道层220相邻。源极/漏极区225包括晶种层905(如含有硅材的晶种层905a、含有硼化硅材的晶种层905b、与其他晶种层)于多个通道层220的一或多者的末端上。源极/漏极区225亦包括外延层915(如第一外延层)于晶种层905上，与外延层920(如第二外延层)于外延层915上。半导体装置200更包括盖层235于外延层920上。此外，图11显示接点结构1105(如含有钌、钨、钴、或其他材料的源极/漏极或MD接点结构)接触盖层235。
在一些实施方式中，外延层920对应的核心外延层包含第一材料组成(如硅锗)，其具有第一锗含量。在一些实施方式中，盖层235对应核心外延层上的盖外延层，且包含第二材料组成(如硅锗)，其具有第二锗含量。在一些实施方式中，第二锗含量小于第一锗含量。
如上所述，提供图11所示的步骤与装置的数目与配置以作为一或多个例子。实际上，可采用额外步骤与装置、较少步骤与装置、不同步骤与装置、或配置不同于图11所示的步骤与装置。
图12是一示例中，此处所述的一系列沉积步骤的图式1200。一系列沉积步骤可对应图9A至图9F与其他处说明的源极/漏极区225的形成方法。沉积工具102可采用一或多个沉积配方的组合以进行一系列沉积步骤。图式显示对应时间1210的温度102，其可作为沉积配方的部分。压力可额外或替代地作为沉积配方的部分。
在一系列沉积步骤中，步骤1215可对应沉积工具102所进行的预清洁制程(比如清洁半导体基板如半导体基板205)。
在一些实施方式中，步骤1220可对应沉积工具102所进行的沉积制程。在步骤1220时，沉积工具102可沉积第一晶种层(如晶种层905a)。
步骤1225可对应沉积工具102所进行的烘烤制程。步骤1225采用的配方的温度可大于一系列沉积步骤的部分的其他配方中所含的其他温度。在一些实施方式中，烘烤制程的温度可近似700℃至近似800℃。然而烘烤制程的温度的其他数值与范围亦属本实用新型实施例的范畴。
步骤1230可对应沉积工具102所进行的沉积制程。步骤1230时的沉积工具102可沉积第二晶种层(如晶种层905b)。沉积工具102所用的沉积配方可为步骤1230的部分，其包含的温度可大于步骤1220的部分(比如沉积第一晶种层时)的沉积工具所用的沉积配方的温度。
步骤1235可对应蚀刻工具108所进行的蚀刻步骤。步骤1235时可移除第二晶种层的部分。
步骤1240可对应沉积工具102中的沉积制程。步骤1240时的沉积工具102可沉积外延材料层(如外延层915或L1层)。
步骤1245可对应沉积工具102中的沉积制程。步骤1245时的沉积工具102可沉积外延材料层(如外延层920或L2层)。沉积工具102所用的沉积配方可为步骤1245的部分，其温度可小于步骤1240的部分(比如沉积外延层915或L1层时)所用的沉积配方的温度。
举例来说，部分的步骤1245的沉积配方包含温度，其可为近似450℃至近似600℃。若温度小于近似450℃，则在形成外延材料层(如外延层920或L2层)时可能产生缺陷于其中。若温度大于近似600℃，则在形成外延层时可能加速外延层的成长速率，而可能产生空洞于外延层中。然而部分的步骤1245的沉积工具102所用的沉积配方的温度的其他数值与范围亦属本实用新型实施例的范畴。
部分的步骤1245的沉积配方可额外或替代地包含压力，其可为近似50torr至近似100torr。若压力小于近似50torr，则可能减少沉积工具102的产能。若压力大于近似100torr，则可能加速外延材料(如外延层920或L2层)的成长速率，造成外延层中的缺陷。然而部分的步骤1245的沉积工具102所用的沉积配方的压力的其他数值与范围亦属本实用新型实施例的范畴。
步骤1250可对应蚀刻工具108所进行的蚀刻步骤。步骤1250时可移除部分的步骤1245的沉积工具所沉积的外延层的部分。
步骤1255可对应沉积工具102所进行的沉积制程。步骤1255时的沉积工具102可沉积第三晶种层(如晶种层925)。
步骤1260及1265可包括循环沉积与蚀刻制程。举例来说，沉积工具102可沉积外延层的部分(如盖层235或L3层的部分)。在步骤1265时，蚀刻工具108可移除外延层的部分。步骤1260及1265可重复2至5次的循环，以形成盖层235。
如图12所示，沉积工具102进行步骤1245(如沉积外延层920或L2层)所用的沉积配方温度，小于其他外延沉积(如对应外延层915或L1层的步骤1240，以及对应盖层235或L3层的步骤1260)所用的沉积配方温度。
形成外延层920(如L2层或核心层)所用的沉积配方的温度与压力，可促进源极/漏极区(如源极/漏极区225)中的外延层920的成长一致性。在此方式中，可减少孔洞及/或缺陷以增加含有外延层920的半导体装置(如半导体装置200)的良率。
此外如图12所示，沉积工具102进行步骤1230(如沉积晶种层905b或第二晶种层)的温度，高于其他晶种层沉积配方温度(如对应晶种层905a或第一晶种层的步骤1220，以及对应晶种层925或第三晶种层的步骤1255)。采用晶种层可促进后续形成的外延层成长。
如上所述，提供图12所示的步骤与配方的数目与配置以作为一或多个例子。实际上，可采用额外步骤与配方、较少步骤与配方、不同步骤与配方、或配置不同于图12所示的步骤与配方。
图13是一示例中，此处所述的装置1300的构件的图式，其可对应一或多个半导体制程工具如沉积工具102至电镀工具112。在一些实施方式中，半导体制程工具如沉积工具102至电镀工具112可包含一或多个装置1300及/或装置1300的一或多个构件。如图13所示，装置1300可包含总线1310、处理器1320、存储器1330、输入构件1340、输出构件1350、与通讯构件1360。
总线1310包括的一或多个构件可使装置1300的构件有线及/或无线通讯。总线1310可耦接图13的两个或更多个构件，比如经由操作耦接、通讯耦接、电子耦接、及/或电性耦接。处理器1320包括中央处理器、图形处理器、微处理器、控制器、微控制器、数字信号处理器、现场可编程栅极阵列、特用集成电路、及/或另一种处理器构件。处理器1320可实施于硬件、固件、或硬件与软件的组合。在一些实施方式中，处理器1320包括一或多个处理器，其可编程以进行此处所述的一或多个步骤或制程。
存储器1330包括易失性及/或非易失性的存储器。举例来说，存储器1330可包括随机存取存储器、只读存储器、硬盘、及/或另一种存储器(比如快闪存储器、磁性存储器、及/或光学存储器)。存储器1330可包括内部存储器(如随机存取存储器、只读存储器、或硬盘)及/或可移动存储器(如经由通用序列总线连接而可移动)。存储器1330可为非暂态电脑可读媒介。存储器1330可存储操作装置1300的相关数据、指令、及/或软件(比如一或多种软件应用)。在一些实施方式中，存储器1330包括一或多个存储器，其可经由总线1310耦接至一或多个处理器(如处理器1320)。
输入构件1340可使装置1300接收输入，比如使用者输入及/或感测的输入。举例来说，输入构件1340可包含触控屏幕、键盘、键板、鼠标、按钮、麦克风、开关、感测器、全球定位系统感测器、加速计、陀螺仪、及/或致动器。输出构件1350可使装置1300提供输出，比如经由显示器、喇叭、及/或一或多种发光二极管。通讯构件1360可使装置1200与其他装置(比如经由有线连接及/或无线连接)通讯。举例来说，通讯构件1360可包含接收器、发射器、收发器、数据机、网络接口卡、及/或天线。
装置1300可进行此处所述的一或多道步骤或制程。举例来说，非暂态电脑可读媒介可存储处理器1320所执行的一组指令(比如一或多种指令、编码、软件码、及/或程序码)。处理器1320可执行一组指令，以进行此处所述的一或多道步骤或制程。在一些实施方式中，一或多个处理器1320执行指令组，使一或多个处理器1320及/或装置1300进行此处所述的一或多道步骤或制程。在一些实施方式中，硬件电路可取代指令或与指令结合，以进行此处所述的一或多道步骤或制程。处理器1320可额外或替代地设置以进行此处所述的一或多道步骤或制程。因此此处所述的实施方法不限于硬件电路与软件的任何特定组合。
图13所示的构件数目与配置用于举例。装置1300可包含额外构件、较少构件、不同构件、或不同于图13所示的配置的构件。装置1300的一组构件(一或多个构件)可额外或替代地进行装置1300的另一组构件所进行的一或多种功能。
图14是一示例中，形成此处所述的半导体装置的相关制程的流程图。在一些实施方式中，可由半导体制程工具如沉积工具102至电镀工具112的一或多者进行图14的一或多个制程步骤。装置1300的一或多个构件如处理器1320、存储器1330、输入构件1340、输出构件1350、及/或通讯构件1360可额外或替代地进行图14的一或多个制程步骤。
如图14所示，制程1400可包括形成凹陷于半导体基板中以与多个通道层与多个牺牲层相邻，且通道层与牺牲层的配置方向垂直于半导体基板(步骤1410)。举例来说，可由半导体制程工具如沉积工具102至电镀工具112的一或多者(如蚀刻工具108)形成凹陷(如源极/漏极凹陷805)于半导体基板205中以与多个通道层(如第二层315)与多个牺牲层(如第一层310)相邻，且通道层与牺牲层的配置方向垂直于半导体基板，如上所述。在一些实施方式中，多个通道层可与多个牺牲层交错。
如图14所示，制程1400可形成第一外延层于凹陷底部(步骤1420)。举例来说，半导体制程工具如沉积工具102至电镀工具112的一或多者(如沉积工具102与蚀刻工具108)可形成第一外延层(如对应缓冲区230的外延层)于源极/漏极凹陷805的底部，如上所述。
如图14所示，制程1400可包括选择性形成一或多个晶种层的组合于第一外延层上以及多个通道层的一或多者的末端上(步骤1430)。举例来说，半导体制程工具如沉积工具102至电镀工具112的一或多者(如沉积工具102)可选择性形成一或多个晶种层的组合(如晶种层905a与晶种层905b)于第一外延层上以及多个通道层的一或多者的末端上，如上所述。
如图14所示，制程1400可形成第二外延层于一或多个晶种层的组合上以及多个牺牲层的一或多者的末端的间隔物上(步骤1440)。举例来说，半导体制程工具如沉积工具102至电镀工具112的一或多者(如沉积工具102)可形成第二外延层(如外延层915)于一或多个晶种层的组合上以及多个牺牲层的一或多者的末端的间隔物(如内侧间隔物245)上，如上所述。
如图14所示，制程1400可形成第三外延层于第二外延层上(步骤1450)。举例来说，半导体制程工具如沉积工具102至电镀工具112的一或多者(如沉积工具102)可形成第三外延层(如外延层920)于第二外延层上，如上所述。在一些实施方式中，形成第三外延层所用的沉积配方温度，小于形成第二外延层所用的沉积配方温度。
如图14所示，制程1400可移除多个牺牲层(步骤1460)。举例来说，半导体制程工具如沉积工具102至电镀工具112的一或多者(如蚀刻工具108)可移除多个牺牲层，如上所述。
如图14所示，制程1400可形成栅极结构以包覆多个通道层(步骤1470)。举例来说，半导体制程工具如沉积工具102至电镀工具112的一或多者如沉积工具102，可形成栅极结构(如栅极结构240)以包覆多个通道层，如上所述。
制程1400可包含额外实施方式，比如任何下述的单一实施方式或下述实施方式的任何组合，及/或与其他处所述的一或多种其他制程结合。
在第一实施方式中，选择性形成一或多个晶种层的组合于第一外延层与一或多个通道层的末端上的方法，包括在第一温度选择性形成第一晶种层，在高于第一温度的第二温度烘烤第一晶种层，以及在高于第一温度且小于第二温度的第三温度选择性形成第二晶种层。
在第二实施方式中，其可单独实施或与第一实施方式结合，形成第三外延层所用的沉积配方的温度为近似450℃至近似600℃。
在第三实施方式中，其可单独实施或与第一实施方式及第二实施方式的一或多者结合，形成第三外延层所用的沉积配方的压力可为近似50torr至近似100torr。
在第四实施方式中，其可单独实施或与第一实施方式至第三实施方式的一或多者结合，制程1400包括形成第四外延层(如盖层235)于第二外延层与第三外延层上。在一些实施方式中，形成第四外延层所用的沉积配方的温度大于形成第三外延层所用的沉积配方的温度。
在第五实施方式中，其可单独实施或与第一实施方式至第四实施方式的一或多者结合，形成第四外延层于第二外延层与第三外延层上的步骤采用循环沉积与蚀刻制程。
在第六实施方式中，其可单独实施或与第一实施方式至第五实施方式的一或多者结合，形成第三外延层于第二外延层上的步骤包括采用含有第一锗含量的材料组成形成第三外延层。在一些实施方式中，形成第四外延层的步骤包括采用含有第二锗含量的材料组成形成第四外延层，且第二锗含量小于第一锗含量。
虽然图14显示制程1400的步骤例子，但一些实施方式的制程1400可包含额外步骤、较少步骤、不同步骤、以及不同于图14所述的顺序的步骤。可额外或替代地同时进行制程1400的多个步骤。
此处所述的一些实施方式的半导体装置包括全绕式栅极装置。全绕式栅极装置的源极/漏极区具有核心外延层与盖外延层。核心外延层形成于源极/漏极区中所用的沉积配方温度，小于其他外延层(包括盖外延层)形成于源极/漏极区中所用的其他沉积配方温度。核心外延层形成于源极/漏极区中所用的沉积配方可进一步包括压力，其大于其他外延层形成于源极/漏极区中所用的其他沉积配方的压力。
形成核心外延层所用的沉积配方的温度与压力，可促进源极/漏极区中的核心外延层的成长一致性。在此方式中，可减少孔洞及/或缺陷，以增加含有核心外延层的半导体装置的良率。此外，核心外延层的组成包括锗含量。核心外延层中的锗含量小于盖外延层中的锗含量。
个别或组合的组成可减少全绕式栅极装置的寄生电阻。此外，个别或组合的组成可减少全绕式栅极装置中的接点电阻。在此方式中，可增加含有核心外延层与盖外延层的半导体装置的效能。
如上详述，此处所述的一些实施方式提供半导体装置。半导体装置包括多个通道层，位于半导体基板上，其中通道层的配置方向垂直于半导体基板。半导体装置包括栅极结构，包覆每一通道层。半导体装置包括源极/漏极区，与通道层与栅极结构相邻且包括：第一晶种层，包括第一晶种材料于通道层的一或多者的末端上；第二晶种层，包括第二晶种材料于通道层的一或多者的末端上的第一晶种材料上；第一外延层，位于第一晶种层与第二晶种层上；以及第二外延层，位于第一外延层上。
在一些实施例中，半导体装置更包括多个凸出形状的凸出物，自通道层的一或多者的末端朝源极/漏极区的中心延伸，其中凸出形状的凸出物，包括第二晶种层的第二晶种材料于通道层的一或多者的末端上的第一晶种层的第一晶种材料上。
在一些实施例中，凸出形状的凸出物的宽度为近似1nm至近似5nm。
在一些实施例中，第一晶种材料包括硅材料或硅锗材料。
在一些实施例中，第二晶种材料包括硼化硅材料。
在一些实施例中，第二外延层的厚度为近似30nm至近似70nm。
在一些实施例中，通道层的最顶部的通道层的上表面上的第二外延层的高度为近似2nm至近似10nm。
如上详述，此处所述的一些实施方式提供半导体装置。半导体装置包括多个通道层，位于半导体基板上，其中通道层的配置方向垂直于半导体基板。半导体装置包括栅极结构，包覆每一通道层。半导体装置包括源极/漏极区，与通道层与栅极结构相邻。源极/漏极区包括核心外延层，具有第一材料组成，其含有第一锗含量；以及盖外延层，位于核心外延层上且具有第二材料组成，其含有第二锗含量。在一些实施方式中，第二锗含量小于第一锗含量。
在一些实施例中，第一材料组成包括掺杂硼的硅锗材料；以及其中第一锗含量为近似35％至近似55％。
在一些实施例中，第二材料组成包括掺杂硼的硅锗材料，以及其中第二锗含量为近似15％至近似25％。
在一些实施例中，盖外延层的厚度为近似2nm至近似10nm。
在一些实施例中，半导体装置更包括：外侧外延层，位于该核心外延层与该些通道层的一或多者之间。
在一些实施例中，核心外延层与半导体基板上的通道层相邻的体积所占的％为近似60％至80％。
如上详述，此处所述的一些实施方式提供半导体装置的形成方法。方法包括形成凹陷于半导体基板中以与多个通道层以及多个牺牲层相邻，且通道层与牺牲层的配置方向垂直于半导体基板。在一些实施方式中，通道层与牺牲层交错。方法包括形成第一外延层于凹陷的底部。方法包括选择性形成一或多个晶种层的组合于第一外延层上以及通道层的一或多者的末端上。方法包括形成第二外延层于晶种层的组合上以及牺牲层的一或多者的末端的多个间隔物上。方法包括形成第三外延层于第二外延层上，其中形成第三外延层所采用的沉积配方的温度，小于形成第二外延层的步骤所采用的沉积配方的温度。方法包括移除牺牲层。方法包括形成栅极结构以包覆通道层。
在一些实施例中，选择性形成晶种层的组合于第一外延层上以及通道层的的一或多者的末端上的步骤包括：在第一温度选择性形成第一晶种层；在第二温度烘烤第一晶种层，且第二温度高于第一温度；以及在第三温度选择性形成第二晶种层，且第三温度大于第一温度并小于第二温度。
在一些实施例中，形成第三外延层所用的沉积配方包括：温度为近似450℃至近似600℃。
在一些实施例中，形成第三外延层所用的沉积配方包括：压力为近似50torr至近似100torr。
在一些实施例中，上述方法更包括：形成第四外延层于第二外延层与第三外延层上，其中形成第四外延层所用的沉积配方的温度，大于形成第三外延层所用的沉积配方的温度。
在一些实施例中，形成第四外延层于第二外延层与第三外延层上的步骤包括：以循环沉积与蚀刻制程形成第四外延层。
在一些实施例中，形成第三外延层于第二外延层上的步骤包括：采用含有第一锗含量的材料组成形成第三外延层，以及其中形成第四外延层的步骤包括采用含有第二锗含量的材料组成，且第二锗含量小于第一锗含量。
此处所述的“符合临界值”依据上下文，可为大于临界值、大于或等于临界值、小于临界值、小于或等于临界值、等于临界值、不等于临界值、或类似定义。
上述实施例的特征有利于本技术领域中具有通常知识者理解本实用新型。本技术领域中具有通常知识者应理解可采用本实用新型作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本实用新型精神与范畴，并可在未脱离本实用新型的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体装置，其特征在于，包括：
多个通道层，位于一半导体基板上，其中所述通道层的配置方向垂直于该半导体基板；
一栅极结构，包覆每一所述通道层；以及
一源极/漏极区，与所述通道层与该栅极结构相邻且包括：
一第一晶种层，包括一第一晶种材料于所述通道层的一或多者的末端上；
一第二晶种层，包括一第二晶种材料于所述通道层的一或多者的末端上的该第一晶种材料上；
一第一外延层，位于该第一晶种层与该第二晶种层上；以及
一第二外延层，位于该第一外延层上。
2.如权利要求1所述的半导体装置，其特征在于，更包括：
多个凸出形状的凸出物，自所述通道层的一或多者的末端朝该源极/漏极区的中心延伸，
其中所述凸出形状的凸出物，包括该第二晶种层的该第二晶种材料于所述通道层的一或多者的末端上的该第一晶种层的该第一晶种材料上。
3.如权利要求2所述的半导体装置，其特征在于，所述凸出形状的凸出物的宽度为近似1nm至近似5nm。
4.如权利要求1所述的半导体装置，其特征在于，该第二外延层的厚度为近似30nm至近似70nm。
5.如权利要求1所述的半导体装置，其特征在于，所述通道层的最顶部的通道层的上表面上的该第二外延层的高度为近似2nm至近似10nm。
6.一种半导体装置，其特征在于，包括：
多个通道层，位于一半导体基板上，其中所述通道层的配置方向垂直于该半导体基板；
一栅极结构，包覆每一所述通道层；以及
一源极/漏极区，与所述通道层与该栅极结构相邻且包括：
一核心外延层，具有第一材料组成，其含有第一锗含量；以及
一盖外延层，位于该核心外延层上且具有第二材料组成，其含有第二锗含量，
其中第二锗含量小于第一锗含量。
7.如权利要求6所述的半导体装置，其特征在于，盖外延层的厚度为近似2nm至近似10nm。
8.如权利要求6所述的半导体装置，其特征在于，更包括：
外侧外延层，位于该核心外延层与所述通道层的一或多者之间。
9.如权利要求8所述的半导体装置，其特征在于，该核心外延层与该半导体基板上的所述通道层相邻的体积所占的％为近似60％至80％。
10.如权利要求8所述的半导体装置，其特征在于，所述通道层的最顶部的通道层的上表面上的该盖外延层的高度为近似2nm至近似10nm。
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