TW202401823A - 半導體裝置與其形成方法 - Google Patents

半導體裝置與其形成方法 Download PDF

Info

Publication number
TW202401823A
TW202401823A TW112100794A TW112100794A TW202401823A TW 202401823 A TW202401823 A TW 202401823A TW 112100794 A TW112100794 A TW 112100794A TW 112100794 A TW112100794 A TW 112100794A TW 202401823 A TW202401823 A TW 202401823A
Authority
TW
Taiwan
Prior art keywords
layer
epitaxial layer
semiconductor device
approximately
layers
Prior art date
Application number
TW112100794A
Other languages
English (en)
Other versions
TWI845114B (zh
Inventor
沙哈吉Ｂ 摩爾
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202401823A publication Critical patent/TW202401823A/zh
Application granted granted Critical
Publication of TWI845114B publication Critical patent/TWI845114B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

此處所述的一些實施方式包括半導體裝置，其含有全繞式閘極電晶體。全繞式閘極電晶體包括的源極/汲極區具有核心磊晶層與蓋磊晶層。核心磊晶層形成於源極/汲極區中所用的沉積配方的溫度，小於形成其他磊晶層(如蓋層)於源極/汲極區中所用的其他沉積配方的溫度。沉積配方更包括壓力，其大於形成其他磊晶層於源極/汲極區中所用的其他沉積配方的壓力。形成核心磊晶層所用的沉積配方的溫度與壓力，可促進源極/汲極區中的核心磊晶層的成長一致。在此方式中，可減少孔洞及/或缺陷，以增加含有核心磊晶層的半導體裝置的良率。

Description

半導體裝置與其形成方法
本發明實施例關於全繞式閘極裝置的源極/汲極區，更特別關於源極/汲極區的核心磊晶層與蓋磊晶層的沉積配方。
隨著半導體裝置的製造方法進展以及技術製程節點的尺寸縮小，短通道效應如熱載子劣化、能障降低、量子限制、或類似問題可能影響電晶體。此外，隨著電晶體的閘極長度縮小以用於較小的技術節點，源極/汲極電子穿隧可能增加而增加電晶體的關閉電流(流過關閉設置中的電晶體其通道的電流)。矽或矽鍺奈米結構電晶體如奈米線、奈米片、與全繞式閘極裝置，係克服較小技術節點的短通道效應的可能選擇。奈米結構電晶體相對於其他種類的電晶體，為減少短通道效應與增進載子遷移率的有效結構。
此處所述的一些實施方式提供半導體裝置。半導體裝置包括多個通道層，位於半導體基板上，其中通道層的配置方向垂直於半導體基板。半導體裝置包括閘極結構，包覆每一通道層。半導體裝置包括源極/汲極區，與通道層與閘極結構相鄰且包括：第一晶種層，包括第一晶種材料於通道層的一或多者的末端上；第二晶種層，包括第二晶種材料於通道層的一或多者的末端上的第一晶種材料上；第一磊晶層，位於第一晶種層與第二晶種層上；以及第二磊晶層，位於第一磊晶層上。
此處所述的一些實施方式提供半導體裝置。半導體裝置包括多個通道層，位於半導體基板上，其中通道層的配置方向垂直於半導體基板。半導體裝置包括閘極結構，包覆每一通道層。半導體裝置包括源極/汲極區，與通道層與閘極結構相鄰。源極/汲極區包括核心磊晶層，具有第一材料組成，其含有第一鍺含量；以及蓋磊晶層，位於核心磊晶層上且具有第二材料組成，其含有第二鍺含量。在一些實施方式中，第二鍺含量小於第一鍺含量。
此處所述的一些實施方式提供半導體裝置的形成方法。方法包括形成凹陷於半導體基板中以與多個通道層以及多個犧牲層相鄰，且通道層與犧牲層的配置方向垂直於半導體基板。在一些實施方式中，通道層與犧牲層交錯。方法包括形成第一磊晶層於凹陷的底部。方法包括選擇性形成一或多個晶種層的組合於第一磊晶層上以及通道層的一或多者的末端上。方法包括形成第二磊晶層於晶種層的組合上以及犧牲層的一或多者的末端的多個間隔物上。方法包括形成第三磊晶層於第二磊晶層上，其中形成第三磊晶層所採用的沉積配方的溫度，小於形成第二磊晶層的步驟所採用的沉積配方的溫度。方法包括移除犧牲層。方法包括形成閘極結構以包覆通道層。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
以下揭露的內容提供許多不同的實施例或實例以實施本案的不同特徵。以下揭露的內容說明各個構件及其排列方式的特定例子以簡化說明。這些特定例子並非用以侷限本發明實施例。舉例來說，若本發明實施例說明第一結構形成於第二結構之上，即表示其第一結構可能與第二結構直接接觸，或額外結構可能形成於第一結構與第二結構之間，使第一結構與第二結構未直接接觸。此外，本發明多種例子可重複標號以簡化說明或使說明清楚，並不代表多種實施例及/或設置中具有相同標號的結構具有同樣的相對關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
在一些例子中，減少鰭狀場效電晶體的幾何與尺寸特性，可能降低鰭狀場效電晶體的效能。舉例來說，隨著鰭狀場效電晶體技術製程節點縮小，鰭狀場效電晶體中的短通道效應(如汲極誘發能障下降)可能增加。隨著鰭狀場效電晶體的閘極長度減少，可能額外或替代地增加鰭狀場效電晶體中的電子穿隧與漏電流。
奈米結構電晶體(如奈米線電晶體、奈米片電晶體、全繞式閘極電晶體、多橋通道電晶體、奈米帶電晶體、及/或其他種類的奈米結構電晶體)可克服鰭狀場效電晶體的一或多個上述缺點。然而奈米結構電晶體面臨製作挑戰，其可能造成效能問題及/或裝置失效。
全繞式閘極裝置的源極/汲極區可包括多個磊晶材料層，包括核心磊晶層(如L2層)與蓋磊晶層(如L3層)。沉積工具如物理氣相沉積工具或化學氣相沉積工具可採用沉積配方以沉積核心磊晶層與蓋磊晶層，而沉積配方具有類似參數如類似溫度及/或壓力。沉積配方的溫度與壓力可能使核心磊晶層的成長不良，造成全繞式閘極裝置中的孔洞及/或缺陷。
此外，核心磊晶層與蓋磊晶層的組成可能降低全繞式閘極裝置的效能。舉例來說，核心磊晶層的鍺含量小於蓋磊晶層的鍺含量。個別或組合的組成(如個別的鍺含量)可增加全繞式閘極裝置的寄生電阻，以降低全繞式閘極裝置的效能。此外，個別或組合的組成可增加全繞式閘極裝置中的接點電阻而降低全繞式閘極裝置的效能。
此處所述的一些實施方式的半導體裝置包括全繞式閘極裝置。全繞式閘極裝置包括源極/汲極區，其具有核心磊晶層與蓋磊晶層。核心磊晶層形成於源極/汲極區中所用的沉積配方溫度，小於形成其他磊晶層(包括蓋磊晶層)於源極/汲極區中所用的其他沉積配方溫度。核心磊晶層形成於源極/汲極區中所用的沉積配方更包括壓力，其大於其他磊晶層形成於源極/汲極區中所用的其他沉積配方的壓力。
形成核心磊晶層所用的沉積配方的溫度與壓力，可促進核心磊晶層成長於源極/汲極區中的一致性。在此方式中，可減少孔洞及/或缺陷以增加含有核心磊晶層的半導體裝置的良率。此外，核心磊晶層的組成可包含鍺含量。核心磊晶層中的鍺含量可小於蓋磊晶層中的鍺含量。
個別或組合的組成可減少全繞式閘極裝置的寄生電阻。此外，個別或組合的組成可減少全繞式閘極裝置中的接點電阻。在此方式中，可增加含有核心磊晶層與蓋磊晶層的半導體裝置的效能。
圖1係一例中，可實施此處所述的系統及/或方法於其中的環境100。如圖1所示，環境100的例子可包含多個半導體製程工具如沉積工具102至電鍍工具112與晶圓/晶粒傳輸工具114。多個半導體製程工具如沉積工具102至電鍍工具112可包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、及/或其他種類的半導體製程工具。環境100的例子中所含的工具，可包含於半導體清潔室、半導體代工廠、半導體加工廠、半導體製造廠、及/或類似物中。
沉積工具102為半導體製程工具，其包括半導體製程腔室與一或多個裝置，可沉積多種材料至基板上。在一些實施方式中，沉積工具102包括旋轉塗佈工具，其可沉積光阻層於基板如晶圓上。在一些實施方式中，沉積工具102包括化學氣相沉積工具，比如電漿輔助化學氣相沉積工具、高密度電漿化學氣相沉積工具、次壓化學氣相沉積工具、低壓化學氣相沉積工具、原子層沉積工具、電漿輔助原子層沉積工具、或另一種類的化學氣相沉積工具。在一些實施方式中，沉積工具102包括物理氣相沉積工具，比如濺鍍工具或另一種物理氣相沉積工具。在一些實施例中，沉積工具102包括磊晶工具，其設置以磊晶成長裝置的層狀物及/或區域。在一些實施方式中，環境100的例子包括多種沉積工具102。
曝光工具104為半導體製程工具，其可曝光光阻層至射線源如紫外光源(比如深紫外光源、極紫外光源、及/或類似光源)、X光源、電子束源、及/或類似射線源。曝光工具104可曝光光阻層至射線源，使圖案自光罩轉移至光阻層。圖案可包含一或多個半導體裝置層圖案以用於形成一或多個半導體裝置、可包含圖案以形成半導體裝置的一或多個結構、可包含圖案以用於蝕刻半導體裝置的多種部分，及/或可包含類似圖案。在一些實施方式中，曝光工具104包含掃描機、步進機、或類似種類的曝光工具。
顯影工具106為半導體製程工具，其可顯影已曝光至射線源的光阻層，以顯影自曝光工具104轉移至光阻層的圖案。在一些實施方式中，顯影工具106可移除光阻層的未曝光部分以顯影圖案。在一些實施方式中，顯影工具106可移除光阻層的曝光部分以顯影圖案。在一些實施方式中，顯影工具106採用化學顯影劑溶解光阻層的曝光部分或未曝光部分以顯影圖案。
蝕刻工具108為半導體製程工具，其可蝕刻基板、晶圓、或半導體裝置的多種材料。舉例來說，蝕刻工具108可包含濕蝕刻工具、乾蝕刻工具、及/或類似物。在一些實施方式中，蝕刻工具108包括填有蝕刻劑的腔室，而基板置於腔室中一段特定時間，以移除特定量的基板的一或多個部分。在一些實施方式中，蝕刻工具108蝕刻基板的一或多個部分的方法，可採用電漿蝕刻或電漿輔助蝕刻，其可關於採用離子化氣體以等向或方向性地蝕刻一或多個部分。在一些實施方式中，蝕刻工具108包括電漿為主的灰化機以移除光阻材料及/或另一材料。
平坦化工具110為半導體製程工具，其可研磨或平坦化晶圓或半導體裝置的多種層狀物。舉例來說，平坦化工具110可包含化學機械平坦化工具及/或另一種平坦化工具，其可研磨或平坦化沉積或電鍍的材料的表面或層狀物。平坦化工具110可由化學與機械力的組合(比如化學蝕刻與自由磨料研磨)，研磨或平坦化半導體裝置的表面。平坦化工具110可採用磨料與腐蝕性化學研磨液搭配研磨墊與固定環(其直徑通常大於半導體裝置)。動態研磨頭可將研磨墊與半導體裝置壓在一起，而固定環可固定研磨墊與半導體裝置。動態研磨頭可依不同旋轉軸旋轉，以移除材料並使半導體裝置的不規則形貌一致化，使半導體裝置平滑或平坦。
電鍍工具112為半導體製程工具，其可電鍍一或多種金屬至基板(如晶圓、半導體裝置、及/或類似物)或其部分。舉例來說，電鍍工具112可包含電鍍銅裝置、電鍍鋁裝置、電鍍鎳裝置、電鍍錫裝置、電鍍化合物材料或合金(如錫銀、錫鉛、及/或類似物)的裝置、及/或電鍍一或多種其他種類的導電材料、金屬、及/或類似種類的材料所用的電鍍裝置。
晶圓/晶粒傳輸工具114包括可動機器人、機械手臂、電車或軌道車、懸掛搬運系統、自動材料處理系統、及/或另一種裝置，其設置以傳輸基板及/或半導體裝置於半導體製程工具如沉積工具102至電鍍工具112之間，設置以傳輸基板及/或半導體裝置於相同半導體製程工具的製程腔室之間、及/或設置以自其他位置(比如晶圓架、儲存室、及/或類似位置)傳輸出基板及/或半導體裝置或傳輸基板及/或半導體裝置至其他位置。在一些實施方式中，晶圓/晶粒傳輸工具114可為程式化的裝置，其設置為沿著特定路徑移動及/或半自動或全自動地操作。在一些實施方式中，環境100包括多個晶圓/晶粒傳輸工具114。
舉例來說，晶圓/晶粒傳輸工具114可包含於集束工具或含有多個製程腔室的另一種工具中，且可設置以傳輸基板及/或半導體裝置於製程腔室之間、傳輸基板及/或半導體裝置於製程腔室與緩衝區之間、傳輸基板及/或半導體裝置於製程腔室與界面工具如設備前端模組之間、傳輸基板及/或半導體裝置於製程腔室與傳輸載體如前開式晶圓傳送盒之間、及/或類似用途。在一些實施方中，晶圓/晶粒傳輸工具114可包含於多腔室(或集束)的沉積工具102中，其可包含預清潔製程腔室(用於自基板及/或半導體裝置清潔或移除氧化物、氧化、及/或其他種類的汙染或副產物)與多種沉積製程腔室(如沉積不同種類的材料所用的製程腔室，或進行不同種類的沉積步驟所用的製程腔室)。在這些實施方式中，晶圓/晶粒傳輸工具114設置以傳輸基板及/或半導體裝置於沉積工具102的製程腔室之間，而不在沉積工具102中的製程步驟之間及/或製程腔室之間破真空(或至少部分地破真空)，如此處所述。
此處所述的半導體製程工具如沉積工具102至電鍍工具112可進行步驟的組合，以形成奈米結構電晶體。在一些實施方式中，步驟的組合包括形成凹陷於半導體基板中以與配置方向垂直於半導體基板的多個通道層與多個犧牲層相鄰。在一些實施方式中，多個通道層可與多個犧牲層交錯。方法包括形成第一磊晶層於凹陷的底部。方法包括選擇性形成一或多個晶種層於第一磊晶層以及一或多個通道層的一或多者的一端上。方法包括形成第二磊晶層於一或多個晶種層的組合上以及多個犧牲層的一或多者的末端的間隔物上。方法包括形成第三磊晶層於第二磊晶層上，且形成第三磊晶層的沉積配方的溫度低於形成第二磊晶層的沉積配方的溫度。方法包括移除多個犧牲層。方法包括形成閘極結構以包覆多個通道層。
圖1所示的工具數目與配置僅為舉例。實際上，可具有額外工具、較少工具、不同工具、或不同於圖1所示的配置的工具。此外，可在單一工具中實施圖1所示的兩個或多個工具，或圖1所示的單一工具可由多個分散的工具所實施。環境100的一組工具(一或多個工具)可額外或替代地進行環境100的另一組工具所進行的一或多個功能。
圖2係一例中，此處所述的半導體裝置200的圖式。半導體裝置200包括一或多個電晶體。一或多個電晶體可包括奈米結構電晶體如奈米線電晶體、奈米片電晶體、全繞式閘極電晶體、多橋通道電晶體、奈米帶電晶體、及/或其他種類的奈米結構電晶體。半導體裝置200可包括圖2未顯示的一或多個額外裝置、結構、及/或層狀物。舉例來說，半導體裝置200可包括額外層狀物及/或晶粒形成於圖2所示的半導體裝置200的部分之上及/或之下的層狀物之上。一或多個額外半導體結構及/或半導體裝置可額外或替代地形成於電子裝置或積體電路(其可包括半導體裝置如圖2所示的半導體裝置200)的相同層中。圖3A至11C顯示圖2所示的半導體裝置200的多種部分的剖視圖，且對應形成半導體裝置200的奈米結構電晶體的多種製程階段。
圖2係一例中，此處所述的半導體裝置200的圖式。半導體裝置200包括一或多個電晶體。一或多個電晶體可包括奈米結構電晶體如奈米線電晶體、奈米片電晶體、全繞式閘極電晶體、多橋通道電晶體、奈米帶電晶體、及/或其他種類的奈米結構電晶體。半導體裝置200可包括圖2未顯示的一或多個額外裝置、結構、及/或層狀物。舉例來說，半導體裝置200可包括額外層狀物及/或晶粒形成於圖2所示的半導體裝置200的部分之上及/或之下的層狀物之上。一或多個額外半導體結構及/或半導體裝置可額外或替代地形成於電子裝置或積體電路(其可包括半導體裝置如圖2所示的半導體裝置200)的相同層中。圖3A至10D顯示圖2所示的半導體裝置200的多種部分的剖視圖，且對應形成半導體裝置200的奈米結構電晶體的多種製程階段。
半導體裝置200包括半導體基板205。半導體基板205可包括矽基板(由含矽材料所形成的基板)、III-V族半導體材料基板如砷化鎵、絕緣層上矽基板、鍺基板、矽鍺基板、碳化矽基板、或另一種半導體基板。半導體基板205可包括多種層狀物，包括導電或絕緣層形成於半導體基板上。半導體基板205可包括半導體化合物及/或半導體合金。半導體基板205可包括多種摻雜設置以符合一或多個設計參數。舉例來說，可形成不同摻雜輪廓(如n型井或p型井)於設計為用於不同裝置型態(比如p型金氧半奈米結構電晶體或n型金氧半奈米結構電晶體)的區域中的半導體基板205上。合適的摻雜方法可包括離子佈植摻質及/或擴散製程。此外，半導體基板205可包括磊晶層、可具有應力以增進效能、及/或可具有其他合適的增進結構。半導體基板205可包括半導體晶圓的一部分，其上可形成其他半導體裝置。
台面區210可包含於半導體基板205上及/或延伸高於半導體基板205。台面區210提供結構，其上可形成半導體裝置200的奈米結構如奈米結構通道、包覆每一奈米結構通道的奈米結構閘極部分、犧牲奈米結構、及/或其他結構。在一些實施方式中，一或多個台面區210可自半導體基板205中的鰭狀結構(如矽鰭狀結構)形成，及/或形成於鰭狀結構中。台面區210可與半導體基板205包括相同材料，且可自半導體基板205形成。在一些實施方式中，可摻雜台面區210以形成不同型態的奈米結構電晶體，比如p型奈米結構電晶體及/或n型奈米結構電晶體。在一些實施方式中，台面區210包括矽材料或另一半導體元素材料如鍺。在一些實施方式中，台面區210包括半導體合金材料如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、或上述之組合。
台面區210的製作方法可為合適的半導體製程技術，比如遮罩、光微影、蝕刻製程、及/或其他製程。舉例來說，鰭狀結構的形成方法可為蝕刻移除半導體基板205的一部分，以形成凹陷於半導體基板205中。接著可將隔離材料填入凹陷，並使隔離材料凹陷或回蝕刻隔離材料，以形成淺溝槽隔離區215於半導體基板205之上與鰭狀結構之間。源極/汲極凹陷可形成於鰭狀結構中，造成台面區210形成於源極/汲極凹陷之間。然而亦可採用其他製作技術以形成淺溝槽隔離區215及/或台面區210。
淺溝槽隔離區215可與相鄰的鰭狀結構電性隔離，且可提供半導體裝置200的其他層狀物及/或結構形成其上的層狀物。淺溝槽隔離區215可包括介電材料如氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃、低介電常數的介電材料、及/或另一合適的絕緣材料。舉例來說，淺溝槽隔離區215可包括多層結構，比如具有一或多個襯墊層。
半導體裝置200包括多個奈米結構通道220，其可延伸於源極/汲極區225之間並電性耦接至源極/汲極區225。奈米結構通道220的配置方向近似垂直於半導體基板205。換言之，奈米結構通道220垂直配置或堆疊於半導體基板205上。
奈米結構通道220包括矽為主的奈米結構(如奈米片、奈米線、或其他結構)，其可作為半導體裝置200的奈米結構電晶體的半導體通道。在一些實施方式中，奈米結構通道220可包括矽鍺或另一矽為主的材料。源極/汲極區225包括矽與一或多種摻質如p型材料(如硼、鍺、或其他材料)、n型材料(如磷、砷、或其他材料)、及/或另一型態的摻質。綜上所述，半導體裝置200可包括p型金氧半奈米結構電晶體(其包括p型源極/汲極區225)、n型金氧半奈米結構電晶體(其包括n型源極/汲極區225)、及/或其他型態的奈米結構電晶體。
在一些實施例中，緩衝區230包含於半導體基板205上的鰭狀結構與源極/汲極區225之間的源極/汲極區225之下。緩衝區230可提供隔離於源極/汲極區225與相鄰的台面區210之間。可包含緩衝區230以減少、最小化、及/或避免電子穿入台面區210 (比如代替穿過奈米結構通道220，進而減少漏電流)，及/或減少、最小化、及/或避免摻質自源極/汲極區225進入台面區210 (其可減少短通道效應)。
源極/汲極區225之上可包括蓋層235。蓋層235可包括矽、矽鍺、摻雜矽、摻雜矽鍺、及/或另一材料。可包括蓋層235以減少摻質擴散，並在形成接點之前的半導體裝置200所用的半導體製程步驟中保護源極/汲極區225。此外，蓋層235有利於形成金屬-半導體合金(如矽化物)。
至少一組奈米結構通道220延伸穿過一或多個閘極結構240。閘極結構240的組成可為一或多種金屬材料、一或多種高介電常數的介電材料、及/或一或多種其他種類的材料。在一些實施方式中，虛置閘極結構(如多晶矽閘極結構或另一種閘極結構)形成於閘極結構240的位置(在形成閘極結構240之前)，以在形成閘極結構240之前可先形成半導體裝置200的一或多個其他層狀物及/或結構。這可減少及/或避免形成一或多個層狀物及/或結構時對閘極結構240造成的損傷。接著進行置換閘極製程以移除虛置閘極結構，並置換成閘極結構240 (如置換閘極結構)。
如圖2所示，閘極結構240的部分以交錯的垂直配置形成於成對的奈米結構通道220之間。換言之，半導體裝置200包括交錯的奈米結構通道220與閘極結構240的部分的一或多個垂直堆疊，如圖2所示。在此方式中，閘極結構240可包覆相關的奈米結構通道220的所有側，以增加對奈米結構通道220的控制、增加半導體裝置200的奈米結構電晶體所用的驅動電流、並減少半導體裝置200的奈米結構電晶體的短通道效應。
半導體裝置200的兩個或更多奈米尺寸的電晶體之間，可共用一些源極/汲極區225與閘極結構240。在這些實施方式中，一或多個源極/汲極區225與閘極結構240可連接或耦接至多個奈米結構通道220，如圖2所示的例子。這可由單一閘極結構240與一對源極/汲極區225控制多個奈米結構通道220。
內側間隔物245可包含於源極/汲極區225與相鄰的閘極結構240之間。具體而言，內側間隔物245可包含於包覆多個奈米結構通道220的閘極結構240的部分與源極/汲極區225之間。內側間隔物245包含於包覆多個奈米結構通道220的閘極結構240的部分的末端上。內側間隔物245可包含於相鄰的奈米結構通道220的末端部分之間的空洞中。可包含內側間隔物245以減少寄生電容，並在移除奈米結構通道220之間的犧牲奈米片的奈米片釋放步驟中保護源極/汲極區225免於蝕刻。內側間隔物245包括氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽、及/或另一介電材料。
在一些實施方式中，半導體裝置200包括混合鰭狀結構(未圖示)。混合鰭狀結構亦可視作虛置鰭狀物、混合鰭狀物、非主動鰭狀物、或類似物。相鄰的源極/汲極區225之間、閘極結構240的部分之間、相鄰的奈米結構通道220的堆疊之間、及/或相鄰的其他結構之間，可包含混合鰭狀結構。混合鰭狀物的延伸方向近似垂直於閘極結構240。
混合鰭狀結構設置以提供電性隔離於半導體裝置200所含的兩個或更多結構及/或構件之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於奈米結構通道220的兩個或更多堆疊之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於兩個或更多源極/汲極區225之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於兩個或更多閘極結構或閘極結構的兩個或更多部分之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於源極/汲極區225與閘極結構240之間。
混合鰭狀結構可包括多種介電材料。混合鰭狀結構可包括一或多種低介電常數的介電材料(如氧化矽、氮化矽、及或類似物)與一或多種高介電常數的介電材料(如氧化鉿及/或其他高介電常數的介電材料)的組合。
半導體裝置200亦可包括層間介電層250位於淺溝槽隔離區215上。層間介電層250可視作第零層間介電層。層間介電層250可圍繞閘極結構240，以提供電性隔離及/或絕緣於閘極結構240、源極/汲極區225、及/或其他結構之間。形成導電結構如接點及/或內連線以穿過層間介電層250至源極/汲極區225與閘極結構240，可提供源極/汲極區225與閘極結構240的控制。
此處所述的一些實施方式提供半導體裝置(如半導體裝置200)。半導體裝置包括多個通道層(如奈米結構通道220)於半導體基板(如半導體基板205)上，其中多個通道層的配置方向垂直於半導體基板。半導體裝置包括閘極結構(如閘極結構240)以包覆多個通道層的每一者。半導體裝置包括源極/汲極區(如源極/汲極區225)以與多個通道層與閘極結構相鄰，而閘極結構所含的第一晶種層具有第一晶種材料於多個通道層的一或多者的末端上。半導體裝置包括第二晶種層，其具有第二晶種材料於多個通道層的一或多者的末端上的第一晶種材料上。半導體裝置包括第一磊晶層於第一晶種層與第二晶種層上。半導體裝置亦包括第二磊晶層於第一磊晶層上。
半導體裝置(如半導體裝置200)可額外或替代地包括多個通道層(如奈米結構通道220)於半導體基板(如半導體基板205)上，其中多個通道層的配置方向垂直於半導體基板。半導體裝置包括閘極結構(如閘極結構240)以包覆多個通道層的每一者。半飽體裝置包括源極/汲極區(如源極/汲極區225)以與多個通道層及閘極結構相鄰。源極/汲極區包括核心磊晶層，其具有包含第一鍺含量的第一材料組成；以及蓋磊晶層位於核心磊晶層上，其具有包含第二鍺含量的第二材料組成。在一些實施方式中，第二鍺含量小於第一鍺含量。
如上所述，提供圖2以作為例子。其他例子可不同於圖2所述的內容。
圖3A及3B係一例中，此處所述的鰭狀物形成製程的實施方式300的圖式。實施方式300的例子包括形成鰭狀結構以用於半導體裝置200或其部分。半導體裝置200可包括圖3A及3B未圖示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒形成於圖3A及3B所示的半導體裝置200的部分之上及/或之下的層狀物之上。一或多個額外半導體結構及/或半導體裝置可額外或替代地形成於電子裝置 (其可包括半導體裝置200)的相同層中。
圖3A顯示半導體裝置200的透視圖與沿著透視圖中的剖面A-A的剖視圖。如圖3A所示，可對半導體裝置200進行與半導體基板205相關的製程。層狀堆疊305形成於半導體基板205上。層狀堆疊305可視作超晶格。在一些實施方式中，可在形成層狀堆疊305之前，進行與半導體基板205相關的一或多個步驟。舉例來說，可進行抗擊穿佈植的步驟。可在半導體基板205的一或多個區域中進行抗擊穿佈植的步驟，而奈米結構通道220可形成於區域上。舉例來說，進行抗擊穿佈植步驟以減少及/或避免擊穿或不想要的擴散至半導體基板205中。
層狀堆疊305包括多個交錯的層狀物，其配置方向近似垂直於半導體基板205。舉例來說，層狀堆疊305包括垂直交錯的第一層310與第二層315位於半導體基板205上。圖3A所示的第一層310的數目與第二層315的數目用於舉例，且第一層310的其他數目與第二層315的其他數目亦屬本發明實施例的範疇。在一些實施方式中，第一層310與第二層315可具有不同厚度。舉例來說，第二層315的厚度可大於第一層310的厚度。在一些實施方式中，第一層310 (或一組第一層310)的厚度可為近似4 nm至近似7 nm。在一些實施方式中，第二層315 (或一組第二層315)的厚度可為近似8 nm至近似12 nm。然而第一層310的厚度與第二層315的厚度的其他數值亦屬本發明實施例的範疇。
第一層310包括第一材料組成，且第二層315包括第二材料組成。在一些實施方式中，第一材料組成與第二材料組成為相同的材料組成。在一些實施方式中，第一材料組成與第二材料組成為不同的材料組成。舉例來說，第一層310可包括矽鍺而第二層315可包括矽。在一些實施方式中，第一材料組成與第二材料組成可具有不同的氧化速率及/或蝕刻選擇性。
如此處所述，可處理第二層315以形成半導體裝置200的之後形成的奈米結構電晶體所用的奈米結構通道220。第一層310為犧牲奈米結構，最終將移除且可定義相鄰奈米結構通道220之間的垂直距離，其用於半導體裝置200的之後形成的閘極結構240。綜上所述，第一層310可是做犧牲層，而第二層315可視作通道層。
沉積工具102沉積及/或成長層狀堆疊305的交錯層狀物，以包括奈米結構(如奈米片)於半導體基板205上。舉例來說，沉積工具102磊晶成長交錯的層狀物。然而亦可採用其他製程形成層狀堆疊305的交錯層狀物。磊晶成長層狀堆疊305的交錯層狀物的方法，可為分子束磊晶製程、有機金屬化學氣相沉積製程、及/或另一合適的磊晶成長製程。在一些實施方式中，磊晶成長的層狀物如第二層315包括的材料可與半導體基板205的材料相同。在一些實施方式中，第一層310及/或第二層315包括的材料可與半導體基板205的材料不同。如上所述，一些實施方式中的第一層310包括磊晶成長的矽鍺層，而第二層315包括磊晶成長的矽層。第一層310及/或第二層315可改為包含其他材料如鍺、半導體化合物材料(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、或磷砷化鎵銦)、及/或上述之組合。第一層310的材料及/或第二層315的材料選擇可提供不同的氧化特性、不同的蝕刻選擇性、及/或其他不同特性。
如圖3A所示，沉積工具102可形成一或多個額外層狀物於層狀堆疊305上。舉例來說，可形成硬遮罩層320於層狀堆疊305之上，比如形成於層狀堆疊305的最頂部的第二層315上。在另一例中，蓋層325可形成於硬遮罩層320上。在另一例中，含有氧化物層330與氮化物層335的另一硬遮罩層可形成於蓋層325上。一或多個硬遮罩層320、蓋層325、與氧化物層330可用於形成半導體裝置200的一或多個結構。氧化物層330可作為層狀堆疊305與氮化物層335之間的黏著層，亦可作為蝕刻氮化物層335所用的蝕刻停止層。一或多個硬遮罩層320、蓋層325、與氧化物層330可包括矽鍺、氮化矽、氧化矽、及/或另一材料。蓋層325可包括矽及/或另一材料。在一些實施方式中，蓋層325與半導體基板205的組成可為相同材料。在一些實施方式中，一或多個額外層的形成方法可為熱成長或沉積(如化學氣相沉積、物理氣相沉積、原子層沉積、及/或另一沉積技術)。
圖3B顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖3B所示，蝕刻層狀堆疊305與半導體基板205以移除層狀堆疊305的部分與半導體基板205的部分。在蝕刻步驟之後保留的層狀堆疊305的部分340與台面區210 (亦可視作矽台面或台面部分)，可視作半導體裝置200的半導體基板205上的鰭狀結構345。鰭狀結構345包括層狀堆疊305的部分340位於半導體基板205之中及/或之上的台面區210上。鰭狀結構345的形成方法可為任何合適的半導體製程技術。舉例來說，沉積工具102、曝光工具104、顯影工具106、及/或蝕刻工具108可採用一或多道光微影製程形成鰭狀結構345，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程可結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，可形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化鰭狀結構。
在一些實施方式中，沉積工具102形成光阻層於含有氧化物層330與氮化物層335的硬遮罩層上，曝光工具104曝光光阻層至射線(如深紫外線或極紫外線)，進行曝光後烘烤製程(以自光阻層移除殘留溶劑)，而顯影工具106顯影光阻層以形成遮罩單元(或圖案)於光阻層中。在一些實施方式中，圖案化光阻層以形成遮罩單元的方法可採用電子束微影製程。接著可在蝕刻步驟中採用遮罩單元保護半導體基板205的部分與層狀堆疊305的部分，使半導體基板205的部分與層狀堆疊305的部分維持未蝕刻以形成鰭狀結構345。可由蝕刻工具108蝕刻基板的未保護部分與層狀堆疊305的未保護部分，以形成溝槽於半導體基板205中。蝕刻工具可採用乾蝕刻技術(如反應性離子蝕刻)、濕蝕刻技術、及/或上述之組合，以蝕刻基板的未保護部分與層狀堆疊305的未保護部分。
在一些實施方式中，可採用另一鰭狀物形成技術以形成鰭狀結構345。舉例來說，可由遮罩與隔離區定義鰭狀物區，且可以鰭狀結構345的形式磊晶成長部分340。在一些實施方式中，形成鰭狀結構345的方法包括修整製程以減少鰭狀結構345的寬度。修整製程可包括濕蝕刻製程、乾蝕刻製程、及/或其他製程。
如圖3B所示，可形成鰭狀結構345以用於半導體裝置200所用的不同型態的奈米結構電晶體。具體而言，可形成第一組鰭狀結構345a以用於p型奈米結構電晶體(如p型金氧半奈米結構電晶體)，且可形成第二組鰭狀結構345b以用於n型奈米結構電晶體(如n型金氧半奈米結構電晶體)。第二組鰭狀結構345b可摻雜p型摻質(如硼、鍺、及/或其他摻質)，而第一組鰭狀結構345a可摻雜n型摻質(如磷、砷、及/或其他摻質)。之後可額外或替代地形成p型源極/汲極區225以用於p型奈米結構電晶體，其可包括第一組鰭狀結構345a；且可形成n型源極/汲極區225以用於n型奈米結構電晶體，其可包括第二組鰭狀結構345b。
第一組鰭狀結構345a (如p型金氧半鰭狀結構)與第二組鰭狀結構345b (如n型金氧半鰭狀結構)可包含類似特性及/或不同特性。舉例來說，第一組鰭狀結構345a可具有第一高度，第二組鰭狀結構345b可具有第二高度，且第一高度不同於第二高度。在另一例中，第一組鰭狀結構345a可為第一寬度，第二組鰭狀結構345b可為第二寬度，且第一寬度不同於第二寬度。在圖3B所示的例子中，第二組鰭狀結構345b (比如用於n型金氧半奈米結構電晶體)的第二寬度，大於第一組鰭狀結構345a (比如用於p型金氧半奈米結構電晶體)的第一寬度。然而其他例子亦屬本發明實施例的範疇。
如上所述，提供圖3A及3B以作為例子。其他例子可不同於圖3A及3B所示的例子。例示性的實施方式300可包括額外步驟、較少步驟、不同步驟、及/或不同於圖3A及3B所示的步驟順序。
圖4A及4B係一例中，此處所述的淺溝槽隔離形成製程的實施方式400的圖式。實施方式400的例子可包括形成淺溝槽隔離區215於鰭狀結構345之間，以用於半導體裝置200或其部分。半導體裝置200可包括圖4A及4B未圖示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒形成於圖4A及4B所示的半導體裝置200的部分之上及/或之下的層狀物之上。一或多個額外半導體結構及/或半導體裝置可額外或替代地形成於電子裝置 (其可包括半導體裝置200)的相同層中。在一些實施方式中，可在進行圖3A及3B所示的製程之後，進行實施方式400相關的步驟。
圖4A顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖4A所示，襯墊405與介電層410形成於半導體基板205上並插入鰭狀結構345 (比如位於鰭狀結構345之間)。沉積工具102可沉積襯墊405與介電層410於半導體基板205之上以及鰭狀結構345之間的溝槽之中。沉積工具102形成的介電層410的上表面高度與氮化物層335的上表面高度可為近似相同的高度。
在其他實施例中，沉積工具102形成的介電層410的上表面高度可大於氮化物層335的上表面高度，如圖4A所示。在此方式中，可將介電層410超填鰭狀結構345之間的溝槽，以確保介電層410完全填入溝槽。平坦化工具110之後可進行平坦化或研磨步驟(如化學機械研磨步驟)，以平坦化介電層410。硬遮罩層的氮化物層335可作為步驟中的化學機械研磨停止層。換言之，平坦化工具110平坦化介電層410，直到達到硬遮罩層的氮化物層335。綜上所述，步驟之後的介電層410的上表面高度可近似等於氮化物層335的上表面高度。
沉積工具102可採用順應性的沉積技術沉積襯墊405。沉積工具102可採用化學氣相沉積技術(如可流動的化學氣相沉積技術或另一化學氣相沉積技術)、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術沉積介電層。在一些實施方式中，沉積襯墊405之後可退火半導體裝置200，以增加襯墊405的品質。
襯墊405與介電層410各自包括介電材料如氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃、低介電常數的介電材料、及/或另一合適的絕緣材料。在一些實施方式中，介電層410可包括多層結構，比如具有一或多個襯墊層。
圖4B顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖4B所示，進行回蝕刻步驟以移除襯墊405的部分與介電層410的部分而形成淺溝槽隔離區215。蝕刻工具108可在回蝕刻步驟中蝕刻襯墊405與介電層410，以形成淺溝槽隔離區215。蝕刻工具108可依據硬遮罩層(比如含氧化物層330與氮化物層335的硬遮罩層)蝕刻襯墊405與介電層410。蝕刻工具108可蝕刻襯墊405與介電層410，使淺溝槽隔離區215的高度小於或近似等於層狀堆疊305的部分340的底部高度。綜上所述，層狀堆疊305的部分340延伸高於淺溝槽隔離區215。在一些實施方式中，蝕刻襯墊405與介電層410，使淺溝槽隔離區215的高度小於台面區210的上表面的高度。
在一些實施方式中，蝕刻工具108採用電漿為主的乾蝕刻技術以蝕刻襯墊405與介電層410。可採用氨、氫氟酸、及/或另一蝕刻劑。電漿為主的乾蝕刻技術可造成蝕刻劑與襯墊405及介電層410的材料之間的反應，比如： SiO 2+ 4HF → SiF 4+  2H 2O 其中襯墊405與介電層410的氧化矽與氫氟酸反應形成副產物如四氟化矽與水。氫氟酸與氨可使四氟化矽進一步斷鍵以形成氟矽酸銨副產物，比如： SiF 4+  2HF  +  2NH 3→ (NH 4) 2SiF 6可由蝕刻工具108的製程腔室移除氟矽酸銨副產物。在移除氟矽酸銨之後，可採用後製程溫度如近似200℃至近似250℃以昇華氟矽酸銨成四氟化矽、氨、與氫氟酸。
在一些實施例中，蝕刻工具108蝕刻襯墊405與介電層410，使第一組鰭狀結構345a (比如用於p型金氧半奈米結構電晶體)之間的淺溝槽隔離區215的高度，大於第二組鰭狀結構345b (比如用於n型金氧半奈米結構電晶體)之間的淺溝槽隔離區215的高度。上述現象的主因為鰭狀結構345b的寬度大於鰭狀結構345a的寬度。此外，這造成鰭狀結構345a與鰭狀結構345b之間的淺溝槽隔離區215的上表面傾斜或斜向(比如自鰭狀結構345a朝鰭狀結構345b向下傾斜，如圖4A所示的例子)。蝕刻劑與襯墊405及介電層410的表面之間的凡得瓦力，造成蝕刻襯墊405與介電層410的蝕刻劑先物理吸附(比如物理鍵結至襯墊405與介電層410)。偶極矩力可捕獲蝕刻劑。蝕刻劑接著貼附至襯墊405與介電層410的懸吊鍵而開始化學吸附。蝕刻劑化學吸附至襯墊405與介電層410的表面上，造成襯墊405與介電層410的蝕刻。第二組鰭狀結構345b之間的溝槽寬度較大，可提供較大表面積以產生化學吸附，造成第二組鰭狀結構345b之間的蝕刻速率較大。較大的蝕刻速率造成第二組鰭狀結構345b之間的淺溝槽隔離區215的高度，小於第一組鰭狀結構345a之間的淺溝槽隔離區215的高度。
如上所述，提供圖4A及4B以作為例子。其他例子可不同於圖4A及4B所示的例子。例示性的實施方式400可包括額外步驟、較少步驟、不同步驟、及/或不同於圖4A及4B所示的步驟順序。
圖5A至5C係一例中，此處所述的覆層側壁製程的實施方式500的圖式。例示性的實施方式500包括形成覆層側壁於層狀堆疊305的部分340的側壁上，以用於半導體裝置200或其部分。半導體裝置200可包括圖5A至5C未圖示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒形成於圖5A至5C所示的半導體裝置200的部分之上及/或之下的層狀物之上。一或多個額外半導體結構及/或半導體裝置可額外或替代地形成於電子裝置 (其可包括半導體裝置200)的相同層中。在一些實施方式中，可在進行圖3A至4B所示的製程之後，進行實施方式500相關的步驟。
圖5A顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖5A所示，覆層505形成於鰭狀結構345上(比如鰭狀結構345的上表面與側壁上)與鰭狀結構345之間的淺溝槽隔離區215上。覆層505包括矽鍺或另一材料。覆層505與第一層310的組成可為相同材料，使相同的蝕刻步驟(如奈米結構釋放製程)可同時移除覆層側壁(自覆層505形成)與第一層310，因此置換閘極(如閘極結構240)可形成於覆層側壁與第一層310原本占據的區域中。這可使置換閘極完全圍繞半導體裝置200的奈米結構電晶體的奈米結構通道。
沉積工具102可沉積覆層505。在一些實施方式中，沉積工具102沉積晶種層(如矽晶種層或另一種晶種層)於鰭狀結構345上(比如鰭狀結構345的上表面與側壁上)與鰭狀結構345之間的淺溝槽隔離區215上。沉積工具102接著沉積矽鍺於晶種層上，以形成覆層505。晶種層可促進覆層505的成長與黏著性。
沉積晶種層的方法可包括採用載氣如氮氣、氫氣、或其他氣體以提供矽前驅物至沉積工具102的製程腔室。在一些實施方式中，可在沉積晶種層之前進行預清潔步驟，以減少形成氧化鍺。矽前驅物可包括乙矽烷或另一矽前驅物。採用乙矽烷可形成厚度為近似0.5 nm至近似1.5 nm的晶種層，以提供足夠厚度的覆層側壁，且覆層505具有可控且一致的厚度。然而晶種層厚度的其他範圍與數值亦屬本發明實施例的範疇。
沉積晶種層的溫度可為近似450℃至近似500℃ (或另一範圍的溫度)，壓力可為近似30 torr至近似100 torr (或另一範圍的壓力)，時間可為近似100秒至近似300秒(或另一範圍的時間)、及/或其他參數。
沉積覆層505的矽鍺可包括形成覆層505，以包括非晶質地而促進順應性沉積覆層505。矽鍺的鍺含量可為近似15%至近似25%。然而鍺含量的其他數值亦屬本發明實施例的範疇。沉積覆層505的步驟可包括採用載氣(如氮氣、氫氣、或其他氣體)提供矽前驅物(如乙矽烷、矽烷、或其他矽前驅物)與鍺前驅物(如鍺烷或另一鍺前驅物)到沉積工具102的製程腔室。沉積覆層505的溫度可為近似500℃至近似550℃ (或另一範圍的溫度)，及/或壓力可為近似5 torr至近似20 torr (或另一範圍的壓力)。
圖5B顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖5B所示，進行回蝕刻步驟以蝕刻覆層505而形成覆層側壁510。蝕刻工具108可採用電漿為主的乾蝕刻技術或另一蝕刻技術以蝕刻覆層505。蝕刻工具108可進行回蝕刻步驟以自鰭狀結構345的頂部與淺溝槽隔離區215的頂部移除覆層505的部分。自鰭狀結構345之間的淺溝槽隔離區215的頂部移除覆層505，可確保覆層側壁510不含腳位於鰭狀結構345之間的淺溝槽隔離區215上。這可確保覆層側壁510不含腳位於混合鰭狀結構(其將形成於鰭狀結構345之間的淺溝槽隔離區215上)之下。
在一些實施方式中，蝕刻工具108採用氟為主的蝕刻劑以蝕刻覆層505。氟為主的蝕刻劑可包括六氟化硫、氟化甲烷、及/或另一氟為主的蝕刻劑。回蝕刻步驟中可採用其他反應物及/或載氣如甲烷、氫氣、氬氣、及/或氦氣。在一些實施方式中，回蝕刻步驟採用的偏置電漿可為近似500伏特至近似2000伏特。然而偏置電漿的其他數值亦屬本發明實施例的範疇。在一些實施方式中，自淺溝槽隔離區215的頂部移除覆層505的部分，可包括進行高方向性(如非等向)蝕刻以選擇性移除(如選擇性蝕刻)鰭狀結構345之間的淺溝槽隔離區215的頂部上的覆層505。
在一些實施方式中，覆層側壁510包括不對稱的特性(比如不同長度、深度、及/或角度)。不對稱的特性可增加不同種類的奈米結構電晶體(比如p型奈米結構電晶體與n型奈米結構電晶體)所用的閘極結構240的深度，並減少及/或最小化半導體裝置200的奈米結構電晶體的混合鰭狀結構之下的淺溝槽隔離區215上的覆層側壁510的腳位，因此減少及/或最小化移除覆層側壁510之後形成的閘極結構240的腳位(閘極結構240形成於覆層側壁510原本占據的區域中)。減少及/或最小化腳位，可進一步減少電性短路及/或漏電流。
圖5C顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖5C所示，移除硬遮罩層(含氧化物層330與氮化物層335)與蓋層325以露出硬遮罩層320。在一些實施方式中，可由蝕刻工具108進行蝕刻步驟、可由平坦化工具110進行平坦化技術、及/或採用另一半導體製程技術，以移除蓋層325、氧化物層330、與氮化物層335。
如上所述，提供圖5A至5C以作為例子。其他例子可不同於圖5A至5C所示的例子。例示性的實施方式500可包括額外步驟、較少步驟、不同步驟、及/或不同於圖5A至5C所示的步驟順序。
圖6A至6C係一例中，此處所述的混合鰭狀結構的形成製程的實施方式600的圖式。實施方式600的例子可包括形成混合鰭狀結構於鰭狀結構345之間，以用於半導體裝置200或其部分。半導體裝置200可包括圖6A至6C未圖示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒形成於圖6A至6C所示的半導體裝置200的部分之上及/或之下的層狀物之上。一或多個額外半導體結構及/或半導體裝置可額外或替代地形成於電子裝置 (其可包括半導體裝置200)的相同層中。在一些實施方式中，可在進行圖3A至5C所示的製程之後，進行實施方式600相關的步驟。
圖6A顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖6A所示，襯墊605與介電層610形成於鰭狀結構345之間的淺溝槽隔離區215 (其可插入鰭狀結構345)之上，以及鰭狀結構345之上。沉積工具102可沉積襯墊605與介電層610。沉積工具102可採用順應性沉積技術以沉積襯墊605。沉積工具102沉積介電層610的方法可採用化學氣相沉積技術(如可流動的化學氣相沉積技術或另一化學氣相沉積技術)、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術。在一些實施方式中，沉積介電層610之後可退火半導體裝置200，以增加介電層610的品質。
沉積工具102可形成介電層610，使介電層610的上表面的高度與硬遮罩層320的上表面的高度近似相同。在其他實施例中，沉積工具102可形成介電層610，使介電層610的高度大於硬遮罩層320的上表面的高度，如圖6A所示的例子。在此方式中，介電層610可超填鰭狀結構345之間的溝槽，以確保介電層610完全填入溝槽。平坦化工具110之後可進行平坦化或研磨步驟(如化學機械研磨步驟)以平坦化介電層610。
襯墊605與介電層610各自包括介電材料如氧化矽、氮化矽、氮氧化矽、碳氮化矽、氟矽酸鹽玻璃、低介電常數的介電材料、及/或另一合適的絕緣材料。在一些實施方式中，介電層610可包括多層結構，比如具有一或多個襯墊層。
圖6B係半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖6B所示，進行回蝕刻步驟以移除介電層610的部分。蝕刻工具108可在回蝕刻步驟中蝕刻介電層610，以減少介電層610的上表面的高度。具體而言，蝕刻工具108可蝕刻介電層610，使鰭狀結構345之間的介電層610的部分的高度小於硬遮罩層320的上表面的高度。在一些實施方式中，蝕刻工具108蝕刻介電層610，使鰭狀結構345之間的介電層610的部分的高度，近似等於部分340的最頂部的第二層315的上表面的高度。
圖6C顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖6C所示，高介電常數層615沉積於鰭狀結構345之間的介電層610的部分上。沉積工具102可沉積高介電常數的材料如氧化鉿及/或另一高介電常數的介電材料以形成高介電常數層615，其形成方法可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術。鰭狀結構345之間的介電層610的部分與鰭狀結構345之間的高介電常數層615的組合，可視作混合鰭狀結構620 (或虛置鰭狀結構)。在一些實施方式中，平坦化工具110可進行平坦化步驟以平坦化高介電常數層615，使高介電常數層615的上表面高度近似等於硬遮罩層320的高度。
之後如圖6C所示，可移除硬遮罩層320。移除硬遮罩層320的方法可採用蝕刻技術(比如電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種蝕刻技術)或另一移除技術。
如上所述，提供圖6A至6C以作為例子。其他例子可不同於圖6A至6C所示的例子。實施方式600的例子可包括額外步驟、較少步驟、不同步驟、及/或不同於圖6A至6C所示的步驟順序。
圖7A及7B係一例中，此處所述的虛置閘極形成製程的實施方式700的圖式。實施方式700的例子可包括形成虛置閘極結構以用於半導體裝置200或其部分。半導體裝置200可包括圖7A及7B未圖示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒形成於圖7A及7B所示的半導體裝置200的部分之上及/或之下的層狀物之上。一或多個額外半導體結構及/或半導體裝置可額外或替代地形成於電子裝置 (其可包括半導體裝置200)的相同層中。在一些實施方式中，可在進行圖3A至6C所示的製程之後，進行實施方式700相關的步驟。
圖7A顯示半導體裝置200的透視圖。如圖7A所示，虛置閘極結構705 (亦可視作虛置閘極堆疊或暫時閘極結構)形成於鰭狀結構345與混合鰭狀結構620上。虛置閘極結構705為犧牲結構，其將於半導體裝置200所用的後續製程階段中，置換為置換閘極結構或置換閘極堆疊(如閘極結構240)。虛置閘極結構705之下的鰭狀結構345的部分可視作通道區。虛置閘極結構705亦可定義鰭狀結構345的源極/汲極區，比如鰭狀結構345與通道區相鄰且位於通道區兩側上的區域。
虛置閘極結構705可包括閘極層710、硬遮罩層715位於閘極層710上、與間隔物層720位於閘極層710的兩側與硬遮罩層715的兩側上。虛置閘極結構705可形成於最頂部的第二層315與虛置閘極結構705之間以及混合鰭狀結構620與虛置閘極結構705之間的的閘極介電層725上。閘極層710包括多晶矽或另一材料。硬遮罩層715包括一或多層如氧化物層(如墊氧化物層，其可包括氧化矽或另一材料)與氮化物層(如墊氮化物層，其可包括氮化矽或另一材料)形成於氧化物層上。間隔物層720包括碳氧化矽、無氮的碳氧化矽、或另一合適材料。閘極介電層725可包括氧化矽、氮化矽、高介電常數的介電材料、及/或另一合適材料。
可採用多種半導體製程技術如沉積(比如採用沉積工具102)、圖案化(比如採用曝光工具104與顯影工具106)、蝕刻(比如採用蝕刻工具108)、及/或其他技術，以形成虛置閘極結構705的層狀物。例子可包括化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍、光微影、電子束微影、光阻塗佈(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(如旋乾及/或硬烘烤)、乾蝕刻(如反應性離子蝕刻)、濕蝕刻、及/或其他製程。
在一些實施方式中，可順應性地沉積閘極介電層725於半導體裝置200上，接著可自半導體裝置200的部分(如源極/汲極區)選擇性移除閘極介電層725。接著可沉積閘極層710至閘極介電層725的保留部分上。接著可沉積硬遮罩層715至閘極層710上。順應性沉積間隔物層720的方式可與沉積閘極介電層725的方式類似，且可回蝕刻間隔物層720，使間隔物層720保留於虛置閘極結構705的側壁上。在一些實施方式中，間隔物層720包括多種間隔物層。舉例來說，間隔物層720可包括密封間隔物層形成於虛置閘極結構705的側壁上，以及基體間隔物層形成於密封間隔物層上。密封間隔物層與基體間隔物層的材料可類似或不同。在一些實施方式中，形成基體間隔物層而不進行密封間隔物層所用的電漿表面處理。在一些實施方式中，基體間隔物層的厚度大於密封間隔物層的厚度。在一些實施方式中，可自虛置閘極結構形成製程省略閘極介電層725，且改為在置換閘極製程中形成閘極介電層725。
圖7A亦顯示後續圖式所用的參考剖面。剖面A-A為x-z平面(可視作y切面)，其越過半導體裝置200的源極/汲極區中的鰭狀結構345與混合鰭狀結構620。剖面B-B為y-z平面(可視作x切面)，其垂直於剖面A-A並越過半導體裝置200的源極/汲極區中的虛置閘極結構705。剖面C-C在x-z平面中，平行於剖面A-A且垂直於剖面B-B，且沿著虛置閘極結構705。後續圖式可參考這些參考剖面以求圖式清楚。在一些圖式中，可省略此處所述的構件或結構的一些標號以避免擋住其他構件或結構，有利於描繪圖式。
圖7B的剖視圖沿著圖7A的剖面A-A、B-B、及C-C。如圖7B中的剖面B-B及C-C的剖視圖所示，虛置閘極結構705形成於鰭狀結構345上。如圖7B中的剖面C-C的剖視圖所示，閘極介電層725的部分與閘極層710的部分形成於鰭狀結構345上的凹陷中，而凹陷為移除硬遮罩層320的結果。
如上所述，提供圖7A及7B以作為例子。其他例子可不同於圖7A及7B所示的例子。例示性的實施方式700可包括額外步驟、較少步驟、不同步驟、及/或不同於圖7A及7B所示的步驟順序。
圖8A至8D係一例中，此處所述的源極/汲極凹陷的形成製程與內側間隔物的形成製程的實施方式800的圖式。實施方式800的例子包括形成源極/汲極凹陷與內側間隔物245以用於半導體裝置200。圖8A至8D可為圖7A所示的透視圖的多個剖面的剖視圖，包括圖7A中的剖面A-A、剖面B-B、與剖面C-C的剖視圖。在一些實施方式中，可在進行圖3A至7B所示的製程之後，進行實施方式800的例子的相關步驟。
如圖8A的剖面A-A與剖面B-B的剖視圖所示，蝕刻步驟中形成源極/汲極凹陷805於鰭狀結構345的部分340中。源極/汲極凹陷805可提供源極/汲極區225形成於虛置閘極結構705的兩側上所用的空間。蝕刻工具108可進行蝕刻步驟，且蝕刻步驟可視作應變源極/汲極蝕刻步驟。在一些實施方式中，蝕刻步驟包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種蝕刻技術。
源極/汲極凹陷805亦可延伸至鰭狀結構345的台面區210的一部分中。這可形成多個台面區210於每一鰭狀結構345中，其中部分340之下的每一源極/汲極凹陷805的部分側壁可對應台面區210的側壁。源極/汲極凹陷805可穿入鰭狀結構345的井部(如p型井或n型井)。在半導體基板205包括(100)取向的矽材料的實施方式中，可形成(111)晶面於源極/汲極凹陷805的底部，造成源極/汲極凹陷805的底部具有V形或三角形的剖面形狀。在一些實施方式中，可採用氫氧化四甲基銨的濕蝕刻及/或採用氯化氫的化學乾蝕刻，以形成V形輪廓。然而源極/汲極凹陷805的底部剖面可包括其他形狀如圓形、半圓形、或其他形狀。
如圖8A中的剖面B-B與剖面C-C的剖視圖所示，在形成源極/汲極凹陷805的蝕刻步驟之後，可保留層狀堆疊305的第一層310的部分與第二層315的部分於虛置閘極結構705之下。虛置閘極結構705之下的第二層315的部分可形成半導體裝置200的奈米結構電晶體的奈米結構通道220。奈米結構通道220延伸於相鄰的源極/汲極凹陷805之間以及相鄰的混合鰭狀結構620之間。
如圖8B中的剖面B-B的剖視圖所示，可在蝕刻步驟中橫向蝕刻第一層310 (比如在近似平行於第一層310的長度的方向中)，進而形成空洞810於奈米結構通道220的部分之間。具體而言，蝕刻工具108經由源極/汲極凹陷805橫向蝕刻虛置閘極結構705之下的第一層310的末端，以形成空洞810於奈米結構通道220的末端之間。在第一層310為矽鍺且第二層315為矽的實施方式中，蝕刻工具108可採用濕蝕刻劑如含過氧化氫、醋酸、及/或氫氟酸的混合溶液以選擇性蝕刻第一層310，接著以水清潔。可提供混合溶液與水至源極/汲極凹陷805中，以自源極/汲極凹陷805蝕刻第一層310。在一些實施例中，以混合溶液蝕刻以及以水清潔的步驟可重複近似10次至近似20次。在一些實施方式中，混合溶液的蝕刻時間可為約1分鐘至約2分鐘。混合溶液的溫度可為近似60℃至近似90℃。然而蝕刻步驟參數所用的其他數值亦屬本發明實施例的範疇。
空洞810可為近似弧形、近似凹入形狀、近似三角形、近似方形、或另一形狀。在一些實施方式中，一或多個空洞810的深度(如空洞自源極/汲極凹陷805延伸至第一層310中的深度)可為近似0.5 nm至近似5 nm。在一些實施方式中，一或多個空洞810的深度可為近似1 nm至近似3 nm。然而空洞810的深度的其他數值亦屬本發明實施例的範疇。在一些實施方式中，蝕刻工具108形成具有長度的空洞810 (比如自第一層310之下的奈米結構通道220延伸至第一層310之上的另一奈米結構通道220的空洞的尺寸)，使空洞810部分地延伸至奈米結構通道220的側部中(比如使空洞810的寬度或長度大於第一層310的厚度)。在此方式中，即將形成於空洞810中的內側間隔物可延伸至奈米結構通道220的末端的一部分中。在一些實施方式中，形成空洞810可造成源極/汲極凹陷805中的覆層側壁510薄化。
如圖8C中的剖面A-A與剖面B-B的剖視圖所示，沿著源極/汲極凹陷805的底部與側壁順應性地沉積絕緣層815。絕緣層815亦可沿著間隔物層720延伸。沉積工具102沉積絕緣層815的方法可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術。絕緣層815包括氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽、及/或另一介電材料。絕緣層815包括的材料可不同於間隔物層720的材料。
沉積工具102形成絕緣層815，且其厚度足以填入奈米結構通道220之間的空洞810。舉例來說，絕緣層815的厚度可為近似1 nm至近似10 nm。在另一例中，絕緣層815的厚度可為近似2 nm至近似5 nm。然而絕緣層815的其他厚度亦屬本發明實施例的範疇。
如圖8D的剖面A-A與剖面B-B的剖視圖所示，可部分地移除絕緣層815，使絕緣層815的保留部分對應空洞810中的內側間隔物245。蝕刻工具108可進行蝕刻步驟以部分地移除絕緣層815。如圖8D的剖面A-A的剖視圖所示，部分地移除絕緣層815的蝕刻步驟亦可自源極/汲極凹陷805移除覆層側壁510。
在一些實施方式中，蝕刻步驟可使內側間隔物245面向源極/汲極凹陷805的表面凹陷或呈弧形。內側間隔物245中的凹陷的深度可為近似0.2 nm至近似3 nm。在另一例中，內側間隔物245中的凹陷深度可為近似0.5 nm至近似2 nm。在另一例中，內側間隔物245中的凹陷深度可小於近似0.5 nm。在一些實施方式中，內側間隔物245面向源極/汲極凹陷805的表面可近似平坦，使內側間隔物245的表面與奈米結構通道220的末端表面可近似一致且齊平。
如圖9A至9F與其他處所示，可由半導體製程工具如沉積工具102至電鍍工具的一或多者在區域820中進行一系列的步驟，以形成全繞式閘極裝置的源極/汲極區(如源極/汲極區225)。形成源極/汲極區的方法可包括形成一或多個磊晶層於源極/汲極凹陷805中。
如上所述，提供圖8A至8D以作為例子。其他例子可不同於圖8A至8D所示的例子。例示性的實施方式800可包括額外步驟、較少步驟、不同步驟、及/或不同於圖8A至8D所示的步驟順序。
圖9A至9F係一例中，此處所述的源極/汲極區的形成方法的實施方式900的圖式。實施方式900的例子包括形成源極/汲極區225於半導體裝置200的源極/汲極凹陷805中。圖9A至9F可顯示圖7A所示的透視圖的多種剖視圖，包括圖7A中的剖面A-A、剖面B-B、與剖面C-C的剖視圖。一些實施方式可在圖3A至8D所示的製程之後，進行與實施方式900的例子相關的步驟。
圖9A的剖面B-B的剖視圖所示的一例，係含有源極/汲極凹陷805 (如形成源極/汲極區225所用的凹陷)的半導體裝置200的區域820的部分。
半導體製程工具如沉積工具102至電鍍工具112的一或多者如沉積工具102與蝕刻工具108，可進行一或多個步驟的組合以形成緩衝區230於源極/汲極凹陷805的底部。舉例來說，沉積工具102沉積磊晶層於源極/汲極凹陷805中的方法可採用圖1相關的上述化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術、電鍍技術、及/或另一沉積技術。此外，蝕刻製程108移除磊晶層的部分的方法可採用圖1相關的上述乾蝕刻技術、濕蝕刻技術、電漿為主的蝕刻技術、及/或另一蝕刻技術，以形成緩衝區230。
在一些實施方式中，緩衝區230可避免自後續形成於源極/汲極凹陷805中的磊晶層擴散或遷移摻質至台面區210中。在一些實施方式中，緩衝區230可包括凹入表面，其覆蓋犧牲層末端的底部間隔物的部分(如犧牲層310a的末端的內側間隔物245)或與其相交。
緩衝區230可包括不同材料。舉例來說，緩衝區230可包括矽材料。緩衝區230可額外或替代地包括矽鍺材料。然而緩衝區230所用的其他材料亦屬本發明實施例的範疇。
緩衝區230形成於與多個第一層310a至310c (如犧牲層)相鄰的源極/汲極凹陷805中，而第一層310a至310c與多個第二層315a至315c (如通道層)交錯。緩衝區230可包括一或多個尺寸特性。舉例來說，沉積後的緩衝區230的厚度D1可為近似30 nm至近似60 nm。然而厚度D1的其他數值與範圍亦屬本發明實施例的範疇。
圖9B係一例中，含有晶種層905的區域820的部分的剖面B-B的剖視圖，而晶種層905形成於源極/汲極凹陷805中。一或多個半導體製程工具如沉積工具102至電鍍工具112 (如沉積工具102與蝕刻工具108)可進行一或多個步驟的組合以形成晶種層905。
舉例來說，沉積工具102沉積晶種層905於源極/汲極凹陷805中的方法可採用圖1所示的上述化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術、電鍍技術、及/或另一沉積技術。此外，蝕刻工具108移除晶種層905的部分的方法可採用圖1所示的上述乾蝕刻技術、濕蝕刻技術、電漿為主的蝕刻技術、及/或另一蝕刻技術，以形成晶種層905。
在一些實施方式中，晶種層905包括一或多個晶種層的組合。如圖9B所示，晶種層905包括晶種層905a (第一晶種層)與晶種層905b (第二晶種層)。在一些實施方式中，晶種層905a包括矽材，而晶種層905b包括硼化矽材。
如圖所示，晶種層905 (如晶種層905a與晶種層905b的組合)覆蓋緩衝區230與最底部的奈米結構層(如第二層315a)。晶種層905a與晶種層905b可結合以形成凸出形狀的凸出物910，其可自一或多個奈米結構層(如第二層315b及315c)的末端朝源極/汲極凹陷805的中心延伸。
晶種層905可包括一或多種尺寸特性。舉例來說，晶種層905的凸出形狀的凸出物910的寬度D2可為近似1 nm至近似5 nm。若寬度D2小於近似1 nm，則晶種層905可能無法提供足夠的覆蓋率以作為第二層315與第二層315c所用的蓋層(如保護層)。若寬度D2大於近似5 nm，則可能存在晶種層合併的問題。若寬度D2額外或替代地大於近似5 nm，則源極/汲極凹陷805中的額外磊晶層可用的空間可能減少。然而寬度D2的其他數值與範圍亦屬本發明實施例的範疇。
緩衝區230上的晶種層905的厚度D3可額外或替代地為近似10 nm至近似20 nm。然而厚度D3的其他數值與範圍亦屬本發明實施例的範疇。
圖9C係一例中，區域820的部分的剖面B-B的剖視圖，其包含磊晶層915 (如L1磊晶層、第二磊晶層、或其他層)形成於源極/汲極凹陷805中。沉積工具102順應性沉積磊晶層915的方法可採用圖1所示的上述化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術、電鍍技術、及/獲利一沉積技術。
磊晶層915可包括一或多種材料。舉例來說，磊晶層915可包括摻雜硼的矽鍺材料。在此例中，硼的摻雜濃度可為近似1x10 20原子/cm 3至近似8x10 20原子/cm 3。磊晶層915的鍺含量可額外或替代地為近似15%至近似35%。然而磊晶層915中的材料、摻質、摻雜濃度、與組成(比如鍺含量或其他組成)的其他組合亦屬本發明實施例的範疇。
磊晶層915可包括一或多種尺寸特性。舉例來說，磊晶層915的厚度D4可為近似3 nm至近似8 nm。磊晶層915的相對表面之間的空間D5可為近似8 nm至近似15 nm。緩衝區230上的磊晶層915與晶種層905的總厚度D6可額外或替代地為近似10 nm至近似25 nm。然而厚度D4、空間D5、與總厚度D6的其他數值與範圍亦屬本發明實施例的範疇。
圖9D係一例中，區域820的部分的剖面B-B的剖視圖，其含有磊晶層(如L2磊晶層、核心磊晶層、第三磊晶層、或其他層)形成於源極/汲極凹陷805中。沉積工具102沉積磊晶層920的方法可為圖1所示的上述化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術、電鍍技術、及/或另一沉積技術。在一些實施方式中，在沉積磊晶層920之前，沉積工具102沉積晶種層925 (如含有矽材的第三晶種層或其他層)。
如搭配圖12詳述於上的一些實施方式中，形成磊晶層920時的沉積工具102所用的沉積配方(如壓力、溫度、及/或其他參數)，可不同於形成其他層或材料(如磊晶層915或其他層)於源極/汲極凹陷805中所用的沉積配方。採用此沉積配方(比如比其他沉積配方的溫度更低及/或壓力更大)，可促進磊晶層920的成長一致。磊晶層920的成長一致可減少孔洞及/或缺陷，以增加含有磊晶層920的半導體裝置(如半導體裝置200)的良率。
磊晶層920可包括一或多種材料。舉例來說，磊晶層920可包括摻雜硼的矽鍺材料。在此例中，硼的摻雜濃度可為近似8x10 20原子/cm 3至近似3x10 21原子/cm 3。然而磊晶層920中的摻質與摻雜度的數值或範圍的其他組合亦屬本發明實施例的範疇。
磊晶層920中的鍺含量可額外或替代地為近似35%至近似55%。若鍺含量小於近似35%，則含有磊晶層920的全繞式閘極裝置的效能(如寄生電阻或其他效能)可能不符臨界值下限。若鍺含量大於近似55%，則含有磊晶層920的全繞式閘極裝置的效能(如寄生電阻或其他效能)可能不符臨界值上限。然而磊晶層920中的鍺含量的其他數值與範圍亦屬本發明實施例的範疇。
磊晶層920可包括一或多種尺寸特性。舉例來說，磊晶層920的厚度D7可為近似30 nm至近似70 nm。若厚度D7小於近似30 nm，則磊晶層920的體積可能不足以使含有磊晶層920的源極/汲極區(如源極/汲極區225)符合一或多種效能臨界值(如寄生電阻或其他效能)。若厚度D7大於近似70 nm，則磊晶層920的尺寸可能過大而與後續形成於源極/汲極區上的金屬接點產生電性短接。然而厚度D7的其他數值與範圍亦屬本發明實施例的範疇。
最底部的奈米層(如第二層315c、最頂部的通道層、或其他層)上的磊晶層920的高度D8可額外或替代地為近似2 nm至近似10 nm。若高度D8小於近似2 nm，則磊晶層920可能無法與後續著陸於磊晶層920上的金屬所用的尺寸相容。若高度D8大於近似10 nm，則磊晶層920可能過大而與後續形成的金屬著陸電性短接。然而高度D8的其他數值與範圍亦屬本發明實施例的範疇。
如圖9D所示，晶種層905、磊晶層915、與磊晶層920可組合以形成源極/汲極區225。源極/汲極區225可包括寬度D9。在一些實施方式中，寬度D9可為近似20 nm至近似40 nm。然而寬度D9的其他數值與範圍亦屬本發明實施例的範疇。
圖9E係一例中，區域820的部分的剖面B-B的剖視圖，其包括蓋層(如L3磊晶層、第四磊晶層、或其他層)形成於源極/汲極凹陷805中與磊晶層915及920上。在一些實施方式中，沉積工具102與蝕刻工具108可進行循環沉積與蝕刻製程以形成蓋層235。舉例來說，沉積工具102可採用圖1相關的上述化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、磊晶成長技術、電鍍技術、及/或另一沉積技術，以沉積蓋層235的部分。此外在循環製程的部分中，蝕刻工具108可採用圖1相關的上述濕蝕刻技術、乾蝕刻技術、或電漿為主的蝕刻技術、及/或另一蝕刻技術，移除蓋層235的部分並使蓋層235成形。
蓋層235可包括一或多種材料。舉例來說，蓋層235可包括摻雜硼的矽鍺材料。在此例中，硼的摻雜濃度可為近似1x10 21原子/cm 3至近似2x10 21原子/cm 3。然而蓋層中的其他摻質濃度數值/範圍與摻質的其他組合，亦屬本發明實施例的範疇。
蓋層235中的鍺含量可額外或替代地為近似15%至近似25% (其小於磊晶層920中的鍺含量)。若鍺含量小於近似15%，則含有蓋層235的全繞式閘極裝置的效能(如全繞式閘極裝置的接點電阻或其他效能)可能不符合臨界值下限。若鍺含量大於近似25%，則全繞式閘極裝置的效能(如寄生電阻或其他效能)可能不符合臨界值上限。然而蓋層235中的鍺含量的其他數值與範圍亦屬本發明實施例的範疇。
蓋層235可包括一或多個尺寸特性。舉例來說，蓋層的厚度D10可為近似2 nm至近似10 nm。若厚度D10小於近似2 nm，則蓋層235的材料之後不足以形成凹陷/金屬著陸於蓋層235中。若厚度D10大於近似10 nm，蓋層235的尺寸過大而與後續形成於蓋層235上的金屬內連線結構(如後續形成的金屬通孔)產生電性短路。然而厚度D10的其他數值與範圍亦屬本發明實施例的範疇。
如圖9E所示，源極/汲極凹陷805中的鈣層235位於含有晶種層905、磊晶層915 (如外側磊晶層)、與磊晶層920 (如核心磊晶層)的源極/汲極區225上。在一些實施方式中，磊晶層920所佔的體積約為源極/汲極凹陷805的體積的近似60%至近似80%。若體積%小於近似60%，則磊晶層915的尺寸過大而在形成磊晶層920時形成孔洞於其中。若體積%大於近似80%，則磊晶層915的尺寸可能過小而增加含有蓋層235、晶種層905、磊晶層915、與磊晶層920的全繞式閘極裝置中的短通道效應。
在一些實施方式中，個別或組合的磊晶層920與蓋層235的組成(如鍺含量或其他元素的含量)，可減少全繞式閘極裝置的寄生電阻。此外，個別或組合的組成可減少全繞式閘極裝置中的接點電阻。在此方式中，可增加含有磊晶層920與蓋層235的半導體裝置(如半導體裝置200)的效能。
如圖9F的剖面A-A與剖面B-B的剖視圖所示，將一或多層填入源極/汲極凹陷805以形成源極/汲極區225於源極/汲極凹陷805中。
提供圖9A至9F所示的裝置的數目與配置作為一或多個例子。具體而言，與圖9A及9F所示的裝置相較，可包括額外材料、不同材料、不同配置的材料、不同摻雜濃度、或不同尺寸特性。
圖10A至10D係一例中，此處所述的置換閘極製程的實施方式1000的圖式。實施方式1000的例子包括將虛置閘極結構705置換成半導體裝置200的閘極結構240 (如置換閘極結構)所用的置換閘極製程的例子。圖10A至10D係圖7A所示的透視圖的多種剖視圖，包括圖7A中的剖面A-A、剖面B-B、與剖面C-C的剖視圖。在一些實施方式中，在進行圖3A至9F所述的步驟之後，可進行與實施方式1000的例子相關的步驟。
如圖10A的剖面A-A與剖面B-B的剖視圖所示，層間介電層250形成於源極/汲極區225上。層間介電層250填入虛置閘極結構705之間的區域、混合鰭狀結構620之間的區域、與源極/汲極區225之上的區域。層間介電層250在置換閘極製程時，可減少及/或避免損傷源極/汲極區225。層間介電層250可視作第零層間介電層或另一層間介電層。
一些實施方式在形成層間介電層250之前，可順應性地沉積接點蝕刻停止層(比如由沉積工具102沉積)於源極/汲極區225上、虛置閘極結構705上、與間隔物層720上。接著形成層間介電層250於接點蝕刻停止層上。在形成源極/汲極區225所用的接點或通孔時，接點蝕刻停止層可提供停止蝕刻製程的機制。接點蝕刻停止層的組成可為介電材料，其相對於相鄰的層狀物或構件可具有不同的蝕刻選擇性。接點蝕刻停止層可包括或可為含氮材料、含矽材料、及/或含碳材料。此外，接點蝕刻停止層可包括或可為氮化矽、碳氮化矽、氮化碳、氮氧化矽、碳氧化矽、上述之組合、或其他材料。接點蝕刻停止層的沉積方法可採用沉積製程如原子層沉積、化學氣相沉積、或另一沉積技術。
如圖10B中的剖面B-B與剖面C-C的剖視圖所示，可進行置換閘極步驟(比如由半導體製程工具如沉積工具102至電鍍工具112的一或多者進行)，以自半導體裝置200移除虛置閘極結構705。移除虛置閘極結構705可留下開口(或凹陷) 1005於源極/汲極區225上的層間介電層250之間，以及混合鰭狀結構620之間。可由一或多道蝕刻步驟移除虛置閘極結構705。此蝕刻步驟可包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種蝕刻技術。
如圖10C的剖面B-B與剖面C-C的剖視圖所示，進行奈米結構釋放步驟(如矽鍺釋放步驟)以移除第一層310 (如矽鍺層)。此步驟可造成奈米結構通道220之間(如奈米結構通道220周圍的區域)的開口1005。奈米結構釋放步驟可包括以蝕刻工具108進行蝕刻步驟，依據第一層310的材料與奈米結構通道220的材料之間的蝕刻選擇性差異，以及第一層310的材料與內側間隔物245的材料之間的蝕刻選擇性差異以蝕刻移除第一層310。內側間隔物245可作為蝕刻步驟中的蝕刻停止層，以保護源極/汲極區225免於蝕刻。如圖10C所示，奈米結構釋放製程中可移除覆層側壁510。這可露出奈米結構通道220周圍的區域，使置換閘極結構(如閘極結構240)可完全包覆奈米結構通道220。
如圖10D中的剖面B-B與剖面C-C的剖視圖所示，持續置換閘極步驟，而沉積工具102及/或電鍍工具112形成閘極結構240 (如置換閘極結構)於源極/汲極區225之間以及混合鰭狀結構620之間的開口1005中。具體而言，閘極結構240填入奈米結構通道220之間與周圍的區域(之前由第一層310與覆層側壁510占據)，使閘極結構240完全包覆奈米結構通道220並圍繞奈米結構通道220。閘極結構240可包括金屬閘極結構。在形成閘極結構240之前，可沉積順應性的高介電常數介電襯墊1010至奈米結構通道220上與側壁上。閘極結構240可包括額外層狀物如界面層、功函數調整層、金屬電極結構、及/或其他層狀物。
如圖10D的剖面C-C的剖視圖所示，自淺溝槽隔離區215的頂部移除覆層505，以避免覆層側壁510包含腳位於相鄰的鰭狀結構345之間的混合鰭狀結構620之下，有助於閘極結構240不含腳位於混合鰭狀結構620之下。換言之，由於閘極結構240形成於之前由覆層側壁510所占據的區域中，覆層側壁510所用的混合鰭狀結構620之下沒有腳位，亦造成閘極結構240所用的混合鰭狀結構620之下沒有腳位。這可減少及/或避免混合鰭狀結構620之下的源極/汲極區225與閘極結構240之間的短路。
如上所述，提供圖10A至10D所示的步驟與裝置的數目與配置以作為一或多個例子。實際上，可採用額外步驟與裝置、較少步驟與裝置、不同步驟與裝置、或配置不同於圖10A至10D所示的步驟與裝置。
圖11係一例中，此處所述的半導體裝置的實施方式1100的圖式。圖11係等角透視圖。在一些實施方式中，實施方式1100的例子對應圖3A至10D相關的上述步驟之後所形成的半導體裝置200。
半導體裝置200包括多個通道層220於半導體基板上(如半導體基板205的台面區210上)。多個通道層220的配置方向垂直於半導體基板。半導體裝置200包括閘極結構240以包覆多個通道層220的每一者，而源極/汲極結構225與多個通道層220相鄰。源極/汲極區225包括晶種層905 (如含有矽材的晶種層905a、含有硼化矽材的晶種層905b、與其他晶種層)於多個通道層220的一或多者的末端上。源極/汲極區225亦包括磊晶層915 (如第一磊晶層)於晶種層905上，與磊晶層920 (如第二磊晶層)於磊晶層915上。半導體裝置200更包括蓋層235於磊晶層920上。此外，圖11顯示接點結構1105 (如含有釕、鎢、鈷、或其他材料的源極/汲極或MD接點結構)接觸蓋層235。
在一些實施方式中，磊晶層920對應的核心磊晶層包含第一材料組成(如矽鍺)，其具有第一鍺含量。在一些實施方式中，蓋層235對應核心磊晶層上的蓋磊晶層，且包含第二材料組成(如矽鍺)，其具有第二鍺含量。在一些實施方式中，第二鍺含量小於第一鍺含量。
如上所述，提供圖11所示的步驟與裝置的數目與配置以作為一或多個例子。實際上，可採用額外步驟與裝置、較少步驟與裝置、不同步驟與裝置、或配置不同於圖11所示的步驟與裝置。
圖12係一例中，此處所述的一系列沉積步驟的圖式1200。一系列沉積步驟可對應圖9A至9F與其他處說明的源極/汲極區225的形成方法。沉積工具102可採用一或多個沉積配方的組合以進行一系列沉積步驟。圖式顯示對應時間1210的溫度102，其可作為沉積配方的部分。壓力可額外或替代地作為沉積配方的部分。
在一系列沉積步驟中，步驟1215可對應沉積工具102所進行的預清潔製程(比如清潔半導體基板如半導體基板205)。
在一些實施方式中，步驟1220可對應沉積工具102所進行的沉積製程。在步驟1220時，沉積工具102可沉積第一晶種層(如晶種層905a)。
步驟1225可對應沉積工具102所進行的烘烤製程。步驟1225採用的配方的溫度可大於一系列沉積步驟的部分的其他配方中所含的其他溫度。在一些實施方式中，烘烤製程的溫度可近似700℃至近似800℃。然而烘烤製程的溫度的其他數值與範圍亦屬本發明實施例的範疇。
步驟1230可對應沉積工具102所進行的沉積製程。步驟1230時的沉積工具102可沉積第二晶種層(如晶種層905b)。沉積工具102所用的沉積配方可為步驟1230的部分，其包含的溫度可大於步驟1220的部分(比如沉積第一晶種層時)的沉積工具所用的沉積配方的溫度。
步驟1235可對應蝕刻工具108所進行的蝕刻步驟。步驟1235時可移除第二晶種層的部分。
步驟1240可對應沉積工具102中的沉積製程。步驟1240時的沉積工具102可沉積磊晶材料層(如磊晶層915或L1層)。
步驟1245可對應沉積工具102中的沉積製程。步驟1245時的沉積工具102可沉積磊晶材料層(如磊晶層920或L2層)。沉積工具102所用的沉積配方可為步驟1245的部分，其溫度可小於步驟1240的部分(比如沉積磊晶層915或L1層時)所用的沉積配方的溫度。
舉例來說，部分的步驟1245的沉積配方包含溫度，其可為近似450℃至近似600℃。若溫度小於近似450℃，則在形成磊晶材料層(如磊晶層920或L2層)時可能產生缺陷於其中。若溫度大於近似600℃，則在形成磊晶層時可能加速磊晶層的成長速率，而可能產生空洞於磊晶層中。然而部分的步驟1245的沉積工具102所用的沉積配方的溫度的其他數值與範圍亦屬本發明實施例的範疇。
部分的步驟1245的沉積配方可額外或替代地包含壓力，其可為近似50 torr至近似100 torr。若壓力小於近似50 torr，則可能減少沉積工具102的產能。若壓力大於近似100 torr，則可能加速磊晶材料(如磊晶層920或L2層)的成長速率，造成磊晶層中的缺陷。然而部分的步驟1245的沉積工具102所用的沉積配方的壓力的其他數值與範圍亦屬本發明實施例的範疇。
步驟1250可對應蝕刻工具108所進行的蝕刻步驟。步驟1250時可移除部分的步驟1245的沉積工具所沉積的磊晶層的部分。
步驟1255可對應沉積工具102所進行的沉積製程。步驟1255時的沉積工具102可沉積第三晶種層(如晶種層925)。
步驟1260及1265可包括循環沉積與蝕刻製程。舉例來說，沉積工具102可沉積磊晶層的部分(如蓋層235或L3層的部分)。在步驟1265時，蝕刻工具108可移除磊晶層的部分。步驟1260及1265可重複2至5次的循環，以形成蓋層235。
如圖12所示，沉積工具102進行步驟1245 (如沉積磊晶層920或L2層)所用的沉積配方溫度，小於其他磊晶沉積(如對應磊晶層915或L1層的步驟1240，以及對應蓋層235或L3層的步驟1260)所用的沉積配方溫度。
形成磊晶層920 (如L2層或核心層)所用的沉積配方的溫度與壓力，可促進源極/汲極區(如源極/汲極區225)中的磊晶層920的成長一致性。在此方式中，可減少孔洞及/或缺陷以增加含有磊晶層920的半導體裝置(如半導體裝置200)的良率。
此外如圖12所示，沉積工具102進行步驟1230 (如沉積晶種層905b或第二晶種層)的溫度，高於其他晶種層沉積配方溫度(如對應晶種層905a或第一晶種層的步驟1220，以及對應晶種層925或第三晶種層的步驟1255)。採用晶種層可促進後續形成的磊晶層成長。
如上所述，提供圖12所示的步驟與配方的數目與配置以作為一或多個例子。實際上，可採用額外步驟與配方、較少步驟與配方、不同步驟與配方、或配置不同於圖12所示的步驟與配方。
圖13係一例中，此處所述的裝置1300的構件的圖式，其可對應一或多個半導體製程工具如沉積工具102至電鍍工具112。在一些實施方式中，半導體製程工具如沉積工具102至電鍍工具112可包含一或多個裝置1300及/或裝置1300的一或多個構件。如圖13所示，裝置1300可包含匯流排1310、處理器1320、記憶體1330、輸入構件1340、輸出構件1350、與通訊構件1360。
匯流排1310包括的一或多個構件可使裝置1300的構件有線及/或無線通訊。匯流排1310可耦接圖13的兩個或更多個構件，比如經由操作耦接、通訊耦接、電子耦接、及/或電性耦接。處理器1320包括中央處理器、圖形處理器、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘極陣列、特用積體電路、及/或另一種處理器構件。處理器1320可實施於硬體、韌體、或硬體與軟體的組合。在一些實施方式中，處理器1320包括一或多個處理器，其可程式化以進行此處所述的一或多個步驟或製程。
記憶體1330包括揮發性及/或非揮發性的記憶體。舉例來說，記憶體1330可包括隨機存取記憶體、唯讀記憶體、硬碟、及/或另一種記憶體(比如快閃記憶體、磁性記憶體、及/或光學記憶體)。記憶體1330可包括內部記憶體(如隨機存取記憶體、唯讀記憶體、或硬碟)及/或可移動記憶體(如經由通用序列匯流排連接而可移動)。記憶體1330可為非暫態電腦可讀媒介。記憶體1330可儲存操作裝置1300的相關資料、指令、及/或軟體(比如一或多種軟體應用)。在一些實施方式中，記憶體1330包括一或多個記憶體，其可經由匯流排1310耦接至一或多個處理器(如處理器1320)。
輸入構件1340可使裝置1300接收輸入，比如使用者輸入及/或感測的輸入。舉例來說，輸入構件1340可包含觸控螢幕、鍵盤、鍵板、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀、及/或致動器。輸出構件1350可使裝置1300提供輸出，比如經由顯示器、喇叭、及/或一或多種發光二極體。通訊構件1360可使裝置1200與其他裝置(比如經由有線連接及/或無線連接)通訊。舉例來說，通訊構件1360可包含接收器、發射器、收發器、數據機、網絡介面卡、及/或天線。
裝置1300可進行此處所述的一或多道步驟或製程。舉例來說，非暫態電腦可讀媒介可儲存處理器1320所執行的一組指令(比如一或多種指令、編碼、軟體碼、及/或程式碼)。處理器1320可執行一組指令，以進行此處所述的一或多道步驟或製程。在一些實施方式中，一或多個處理器1320執行指令組，使一或多個處理器1320及/或裝置1300進行此處所述的一或多道步驟或製程。在一些實施方式中，硬體電路可取代指令或與指令結合，以進行此處所述的一或多道步驟或製程。處理器1320可額外或替代地設置以進行此處所述的一或多道步驟或製程。因此此處所述的實施方法不限於硬體電路與軟體的任何特定組合。
圖13所示的構件數目與配置用於舉例。裝置1300可包含額外構件、較少構件、不同構件、或不同於圖13所示的配置的構件。裝置1300的一組構件(一或多個構件)可額外或替代地進行裝置1300的另一組構件所進行的一或多種功能。
圖14係一例中，形成此處所述的半導體裝置的相關製程的流程圖。在一些實施方式中，可由半導體製程工具如沉積工具102至電鍍工具112的一或多者進行圖14的一或多個製程步驟。裝置1300的一或多個構件如處理器1320、記憶體1330、輸入構件1340、輸出構件1350、及/或通訊構件1360可額外或替代地進行圖14的一或多個製程步驟。
如圖14所示，製程1400可包括形成凹陷於半導體基板中以與多個通道層與多個犧牲層相鄰，且通道層與犧牲層的配置方向垂直於半導體基板(步驟1410)。舉例來說，可由半導體製程工具如沉積工具102至電鍍工具112的一或多者(如蝕刻工具108) 形成凹陷(如源極/汲極凹陷805)於半導體基板205中以與多個通道層(如第二層315)與多個犧牲層(如第一層310)相鄰，且通道層與犧牲層的配置方向垂直於半導體基板，如上所述。在一些實施方式中，多個通道層可與多個犧牲層交錯。
如圖14所示，製程1400可形成第一磊晶層於凹陷底部(步驟1420)。舉例來說，半導體製程工具如沉積工具102至電鍍工具112的一或多者(如沉積工具102與蝕刻工具108)可形成第一磊晶層(如對應緩衝區230的磊晶層)於源極/汲極凹陷805的底部，如上所述。
如圖14所示，製程1400可包括選擇性形成一或多個晶種層的組合於第一磊晶層上以及多個通道層的一或多者的末端上(步驟1430)。舉例來說，半導體製程工具如沉積工具102至電鍍工具112的一或多者(如沉積工具102)可選擇性形成一或多個晶種層的組合(如晶種層905a與晶種層905b)於第一磊晶層上以及多個通道層的一或多者的末端上，如上所述。
如圖14所示，製程1400可形成第二磊晶層於一或多個晶種層的組合上以及多個犧牲層的一或多者的末端的間隔物上(步驟1440)。舉例來說，半導體製程工具如沉積工具102至電鍍工具112的一或多者(如沉積工具102)可形成第二磊晶層(如磊晶層915)於一或多個晶種層的組合上以及多個犧牲層的一或多者的末端的間隔物(如內側間隔物245)上，如上所述。
如圖14所示，製程1400可形成第三磊晶層於第二磊晶層上(步驟1450)。舉例來說，半導體製程工具如沉積工具102至電鍍工具112的一或多者(如沉積工具102)可形成第三磊晶層(如磊晶層920)於第二磊晶層上，如上所述。在一些實施方式中，形成第三磊晶層所用的沉積配方溫度，小於形成第二磊晶層所用的沉積配方溫度。
如圖14所示，製程1400可移除多個犧牲層(步驟1460)。舉例來說，半導體製程工具如沉積工具102至電鍍工具112的一或多者(如蝕刻工具108)可移除多個犧牲層，如上所述。
如圖14所示，製程1400可形成閘極結構以包覆多個通道層(步驟1470)。舉例來說，半導體製程工具如沉積工具102至電鍍工具112的一或多者如沉積工具102，可形成閘極結構(如閘極結構240)以包覆多個通道層，如上所述。
製程1400可包含額外實施方式，比如任何下述的單一實施方式或下述實施方式的任何組合，及/或與其他處所述的一或多種其他製程結合。
在第一實施方式中，選擇性形成一或多個晶種層的組合於第一磊晶層與一或多個通道層的末端上的方法，包括在第一溫度選擇性形成第一晶種層，在高於第一溫度的第二溫度烘烤第一晶種層，以及在高於第一溫度且小於第二溫度的第三溫度選擇性形成第二晶種層。
在第二實施方式中，其可單獨實施或與第一實施方式結合，形成第三磊晶層所用的沉積配方的溫度為近似450℃至近似600℃。
在第三實施方式中，其可單獨實施或與第一實施方式及第二實施方式的一或多者結合，形成第三磊晶層所用的沉積配方的壓力可為近似50 torr至近似100 torr。
在第四實施方式中，其可單獨實施或與第一實施方式至第三實施方式的一或多者結合，製程1400包括形成第四磊晶層(如蓋層235)於第二磊晶層與第三磊晶層上。在一些實施方式中，形成第四磊晶層所用的沉積配方的溫度大於形成第三磊晶層所用的沉積配方的溫度。
在第五實施方式中，其可單獨實施或與第一實施方式至第四實施方式的一或多者結合，形成第四磊晶層於第二磊晶層與第三磊晶層上的步驟採用循環沉積與蝕刻製程。
在第六實施方式中，其可單獨實施或與第一實施方式至第五實施方式的一或多者結合，形成第三磊晶層於第二磊晶層上的步驟包括採用含有第一鍺含量的材料組成形成第三磊晶層。在一些實施方式中，形成第四磊晶層的步驟包括採用含有第二鍺含量的材料組成形成第四磊晶層，且第二鍺含量小於第一鍺含量。
雖然圖14顯示製程1400的步驟例子，但一些實施方式的製程1400可包含額外步驟、較少步驟、不同步驟、以及不同於圖14所述的順序的步驟。可額外或替代地同時進行製程1400的多個步驟。
此處所述的一些實施方式的半導體裝置包括全繞式閘極裝置。全繞式閘極裝置的源極/汲極區具有核心磊晶層與蓋磊晶層。核心磊晶層形成於源極/汲極區中所用的沉積配方溫度，小於其他磊晶層(包括蓋磊晶層)形成於源極/汲極區中所用的其他沉積配方溫度。核心磊晶層形成於源極/汲極區中所用的沉積配方可進一步包括壓力，其大於其他磊晶層形成於源極/汲極區中所用的其他沉積配方的壓力。
形成核心磊晶層所用的沉積配方的溫度與壓力，可促進源極/汲極區中的核心磊晶層的成長一致性。在此方式中，可減少孔洞及/或缺陷，以增加含有核心磊晶層的半導體裝置的良率。此外，核心磊晶層的組成包括鍺含量。核心磊晶層中的鍺含量小於蓋磊晶層中的鍺含量。
個別或組合的組成可減少全繞式閘極裝置的寄生電阻。此外，個別或組合的組成可減少全繞式閘極裝置中的接點電阻。在此方式中，可增加含有核心磊晶層與蓋磊晶層的半導體裝置的效能。
如上詳述，此處所述的一些實施方式提供半導體裝置。半導體裝置包括多個通道層，位於半導體基板上，其中通道層的配置方向垂直於半導體基板。半導體裝置包括閘極結構，包覆每一通道層。半導體裝置包括源極/汲極區，與通道層與閘極結構相鄰且包括：第一晶種層，包括第一晶種材料於通道層的一或多者的末端上；第二晶種層，包括第二晶種材料於通道層的一或多者的末端上的第一晶種材料上；第一磊晶層，位於第一晶種層與第二晶種層上；以及第二磊晶層，位於第一磊晶層上。
在一些實施例中，半導體裝置更包括多個凸出形狀的凸出物，自通道層的一或多者的末端朝源極/汲極區的中心延伸，其中凸出形狀的凸出物，包括第二晶種層的第二晶種材料於通道層的一或多者的末端上的第一晶種層的第一晶種材料上。
在一些實施例中，凸出形狀的凸出物的寬度為近似1 nm至近似5 nm。
在一些實施例中，第一晶種材料包括矽材料或矽鍺材料。
在一些實施例中，第二晶種材料包括硼化矽材料。
在一些實施例中，第二磊晶層的厚度為近似30 nm至近似70 nm。
在一些實施例中，通道層的最頂部的通道層的上表面上的第二磊晶層的高度為近似2 nm至近似10 nm。
如上詳述，此處所述的一些實施方式提供半導體裝置。半導體裝置包括多個通道層，位於半導體基板上，其中通道層的配置方向垂直於半導體基板。半導體裝置包括閘極結構，包覆每一通道層。半導體裝置包括源極/汲極區，與通道層與閘極結構相鄰。源極/汲極區包括核心磊晶層，具有第一材料組成，其含有第一鍺含量；以及蓋磊晶層，位於核心磊晶層上且具有第二材料組成，其含有第二鍺含量。在一些實施方式中，第二鍺含量小於第一鍺含量。
在一些實施例中，第一材料組成包括摻雜硼的矽鍺材料；以及其中第一鍺含量為近似35%至近似55%。
在一些實施例中，第二材料組成包括摻雜硼的矽鍺材料，以及其中第二鍺含量為近似15%至近似25%。
在一些實施例中，蓋磊晶層的厚度為近似2 nm至近似10 nm。
在一些實施例中，半導體裝置更包括：外側磊晶層，位於該核心磊晶層與該些通道層的一或多者之間。
在一些實施例中，核心磊晶層與半導體基板上的通道層相鄰的體積所占的%為近似60%至80%。
如上詳述，此處所述的一些實施方式提供半導體裝置的形成方法。方法包括形成凹陷於半導體基板中以與多個通道層以及多個犧牲層相鄰，且通道層與犧牲層的配置方向垂直於半導體基板。在一些實施方式中，通道層與犧牲層交錯。方法包括形成第一磊晶層於凹陷的底部。方法包括選擇性形成一或多個晶種層的組合於第一磊晶層上以及通道層的一或多者的末端上。方法包括形成第二磊晶層於晶種層的組合上以及犧牲層的一或多者的末端的多個間隔物上。方法包括形成第三磊晶層於第二磊晶層上，其中形成第三磊晶層所採用的沉積配方的溫度，小於形成第二磊晶層的步驟所採用的沉積配方的溫度。方法包括移除犧牲層。方法包括形成閘極結構以包覆通道層。
在一些實施例中，選擇性形成晶種層的組合於第一磊晶層上以及通道層的的一或多者的末端上的步驟包括：在第一溫度選擇性形成第一晶種層；在第二溫度烘烤第一晶種層，且第二溫度高於第一溫度；以及在第三溫度選擇性形成第二晶種層，且第三溫度大於第一溫度並小於第二溫度。
在一些實施例中，形成第三磊晶層所用的沉積配方包括：溫度為近似450℃至近似600℃。
在一些實施例中，形成第三磊晶層所用的沉積配方包括：壓力為近似50 torr至近似100 torr。
在一些實施例中，上述方法更包括：形成第四磊晶層於第二磊晶層與第三磊晶層上，其中形成第四磊晶層所用的沉積配方的溫度，大於形成第三磊晶層所用的沉積配方的溫度。
在一些實施例中，形成第四磊晶層於第二磊晶層與第三磊晶層上的步驟包括：以循環沉積與蝕刻製程形成第四磊晶層。
在一些實施例中，形成第三磊晶層於第二磊晶層上的步驟包括：採用含有第一鍺含量的材料組成形成第三磊晶層，以及其中形成第四磊晶層的步驟包括採用含有第二鍺含量的材料組成，且第二鍺含量小於第一鍺含量。
此處所述的「符合臨界值」依據上下文，可為大於臨界值、大於或等於臨界值、小於臨界值、小於或等於臨界值、等於臨界值、不等於臨界值、或類似定義。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A,B-B,C-C:剖面 D1,D3,D4,D7,D10:厚度 D2,D9:寬度 D5:空間 D6:總厚度 D8:高度 100:環境 102:沉積工具 104:曝光工具 106:顯影工具 108:蝕刻工具 110:平坦化工具 112:電鍍工具 114:晶圓/晶粒傳輸工具 200:半導體裝置 205:半導體基板 210:台面區 215:淺溝槽隔離區 220:奈米結構通道 225:源極/汲極區 230:緩衝區 235,325:蓋層 240:閘極結構 245:內側間隔物 250:層間介電層 300,400,500,600,700,800,900,1000,1100:實施方式 305:層狀堆疊 310,310a,310b,310c:第一層 315,315a,315b,315c:第二層 320:硬遮罩層 330:氧化物層 335:氮化物層 340:部分 345,345a,345b:鰭狀結構 405,605:襯墊 410,610:介電層 505:覆層 510:覆層側壁 615:高介電常數層 620:混合鰭狀結構 705:虛置閘極結構 710:閘極層 715:硬遮罩層 720:間隔物層 725:閘極介電層 805:源極/汲極凹陷 810:空洞 815:絕緣層 820:區域 905,905a,905b,925:晶種層 910:凸出物 915,920:磊晶層 1005:開口 1010:高介電常數介電襯墊 1105:接點結構 1200:圖式 1205:溫度 1210:時間 1215,1220,1225,1230,1235,1240,1245,1250,1255,1260,1265,1410,1420,1430, 1440,1450,1460,1470:步驟 1300:裝置 1400:製程 1310:匯流排 1320:處理器 1330:記憶體 1340:輸入構件 1350:輸出構件 1360:通訊構件
圖1係一例中，可實施所述的系統及/或方法於其中的環境的圖式。 圖2係一例中，此處所述的半導體裝置。 圖3A及3B係一例中，實施此處所述的鰭狀物的形成製程的圖式。 圖4A及4B係一例中，實施此處所述的淺溝槽隔離製程的圖式。 圖5A至5C係一例中，實施此處所述的覆層側壁的形成製程的圖式。 圖6A至6C係一例中，實施此處所述的混合鰭狀結構的形成製程的圖式。 圖7A及7B係一例中，實施此處所述的虛置閘極結構的形成製程的圖式。 圖8A至8D係一例中，實施此處所述的源極/汲極凹陷的形成製程與內側間隔物的形成製程的圖式。 圖9A至9F係一例中，實施此處所述的源極/汲極區的形成製程的圖式。 圖10A至10D係一例中，實施此處所述的置換閘極製程的圖式。 圖11係一例中，此處所述的半導體裝置的圖式。 圖12係此處所述的一系列沉積步驟的圖式。 圖13係一例中，此處所述的一或多種裝置的構件的圖式。 圖14係一例中，形成此處所述的半導體裝置的相關製程的流程圖。
210:台面區
220:奈米結構通道
225:源極/汲極區
230:緩衝區
235:蓋層
240:閘極結構
1100:實施方式
905:晶種層
915,920:磊晶層
1105:接點結構

Claims (20)

  1. 一種半導體裝置，包括： 多個通道層，位於一半導體基板上，其中該些通道層的配置方向垂直於該半導體基板； 一閘極結構，包覆每一該些通道層；以及 一源極/汲極區，與該些通道層與該閘極結構相鄰且包括： 一第一晶種層，包括一第一晶種材料於該些通道層的一或多者的末端上； 一第二晶種層，包括一第二晶種材料於該些通道層的一或多者的末端上的該第一晶種材料上； 一第一磊晶層，位於該第一晶種層與該第二晶種層上；以及 一第二磊晶層，位於該第一磊晶層上。
  2. 如請求項1之半導體裝置，更包括： 多個凸出形狀的凸出物，自該些通道層的一或多者的末端朝該源極/汲極區的中心延伸， 其中該些凸出形狀的凸出物，包括該第二晶種層的該第二晶種材料於該些通道層的一或多者的末端上的該第一晶種層的該第一晶種材料上。
  3. 如請求項2之半導體裝置，其中該些凸出形狀的凸出物的寬度為近似1 nm至近似5 nm。
  4. 如請求項1之半導體裝置，其中該第一晶種材料包括矽材料或矽鍺材料。
  5. 如請求項1之半導體裝置，其中該第二晶種材料包括硼化矽材料。
  6. 如請求項1之半導體裝置，其中該第二磊晶層的厚度為近似30 nm至近似70 nm。
  7. 如請求項1之半導體裝置，其中該些通道層的最頂部的通道層的上表面上的該第二磊晶層的高度為近似2 nm至近似10 nm。
  8. 一種半導體裝置，包括： 多個通道層，位於一半導體基板上，其中該些通道層的配置方向垂直於該半導體基板； 一閘極結構，包覆每一該些通道層；以及 一源極/汲極區，與該些通道層與該閘極結構相鄰且包括： 一核心磊晶層，具有第一材料組成，其含有第一鍺含量；以及 一蓋磊晶層，位於該核心磊晶層上且具有第二材料組成，其含有第二鍺含量， 其中第二鍺含量小於第一鍺含量。
  9. 如請求項8之半導體裝置，其中第一材料組成包括摻雜硼的矽鍺材料；以及 其中第一鍺含量為近似35%至近似55%。
  10. 如請求項8之半導體裝置，其中第二材料組成包括摻雜硼的矽鍺材料，以及 其中第二鍺含量為近似15%至近似25%。
  11. 如請求項8之半導體裝置，其中蓋磊晶層的厚度為近似2 nm至近似10 nm。
  12. 如請求項8之半導體裝置，更包括： 外側磊晶層，位於該核心磊晶層與該些通道層的一或多者之間。
  13. 如請求項8之半導體裝置，其中該核心磊晶層與該半導體基板上的該些通道層相鄰的體積所占的%為近似60%至80%。
  14. 一種半導體裝置的形成方法，包括： 形成一凹陷於該半導體基板中以與多個通道層以及多個犧牲層相鄰，且該些通道層與該些犧牲層的配置方向垂直於該半導體基板，其中該些通道層與該些犧牲層交錯； 形成一第一磊晶層於該凹陷的底部； 選擇性形成一或多個晶種層的組合於該第一磊晶層上以及該些通道層的一或多者的末端上； 形成一第二磊晶層於該或該些晶種層的組合上以及該些犧牲層的一或多者的末端的多個間隔物上；以及 形成一第三磊晶層於該第二磊晶層上， 其中形成該第三磊晶層所採用的沉積配方的溫度，小於形成該第二磊晶層的步驟所採用的沉積配方的溫度； 移除該些犧牲層；以及 形成閘極結構以包覆該些通道層。
  15. 如請求項14之半導體裝置的形成方法，其中選擇性形成該或該些晶種層的組合於該第一磊晶層上以及該些通道層的的一或多者的末端上的步驟包括： 在第一溫度選擇性形成該第一晶種層； 在第二溫度烘烤該第一晶種層，且第二溫度高於第一溫度；以及 在第三溫度選擇性形成該第二晶種層，且第三溫度大於第一溫度並小於第二溫度。
  16. 如請求項14之半導體裝置的形成方法，其中形成該第三磊晶層所用的沉積配方包括： 溫度為近似450℃至近似600℃。
  17. 如請求項14之半導體裝置的形成方法，其中形成該第三磊晶層所用的沉積配方包括：壓力為近似50 torr至近似100 torr。
  18. 如請求項14之半導體裝置的形成方法，更包括： 形成一第四磊晶層於該第二磊晶層與該第三磊晶層上， 其中形成該第四磊晶層所用的沉積配方的溫度，大於形成該第三磊晶層所用的沉積配方的溫度。
  19. 如請求項18之半導體裝置的形成方法，其中形成該第四磊晶層於該第二磊晶層與該第三磊晶層上的步驟包括： 以循環沉積與蝕刻製程形成該第四磊晶層。
  20. 如請求項19之半導體裝置的形成方法，其中形成該第三磊晶層於該第二磊晶層上的步驟包括： 採用含有第一鍺含量的材料組成形成該第三磊晶層，以及 其中形成該第四磊晶層的步驟包括採用含有第二鍺含量的材料組成，且第二鍺含量小於第一鍺含量。
TW112100794A 2022-06-16 2023-01-09 半導體裝置與其形成方法 TWI845114B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/807,223 2022-06-16
US17/807,223 US20230411456A1 (en) 2022-06-16 2022-06-16 Semiconductor device and methods of formation

Publications (2)

Publication Number Publication Date
TW202401823A true TW202401823A (zh) 2024-01-01
TWI845114B TWI845114B (zh) 2024-06-11

Family

ID=

Also Published As

Publication number Publication date
CN220731537U (zh) 2024-04-05
US20230411456A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
TWI791627B (zh) 半導體結構與裝置及其形成方法
TWI792170B (zh) 半導體裝置與其形成方法
TW202011487A (zh) 半導體裝置的形成方法
CN113451390A (zh) 半导体装置与其形成方法
TWI765673B (zh) 半導體裝置與其形成方法
TWI845114B (zh) 半導體裝置與其形成方法
TW202401823A (zh) 半導體裝置與其形成方法
TWI847558B (zh) 半導體結構與其形成方法
TWI841173B (zh) 半導體裝置及其形成方法
TW202336870A (zh) 半導體裝置與其形成方法
TWI845134B (zh) 半導體裝置及其製造方法
TW202343586A (zh) 半導體結構與其形成方法
CN219998226U (zh) 半导体装置
TW202343545A (zh) 半導體裝置與其形成方法
TWI847472B (zh) 半導體裝置的形成方法
CN220189656U (zh) 半导体装置
CN221226228U (zh) 半导体装置
US20230299138A1 (en) Semiconductor device and manufacturing methods thereof
TWI838068B (zh) 半導體裝置及其形成方法
US20230290822A1 (en) Semiconductor device and methods of manufacturing
US20230253451A1 (en) Semiconductor device and methods of formation
US20230253258A1 (en) Semiconductor device and methods of formation
TW202425220A (zh) 半導體裝置及其形成的方法
TW202333209A (zh) 半導體裝置的形成方法
TW202336823A (zh) 半導體裝置的形成方法