TWI847472B - 半導體裝置的形成方法 - Google Patents

Abstract

兩步驟蝕刻技術用於氧化物界定邊緣上連續多晶矽（CPODE）凹蝕製程，以形成其中要形成CPODE結構的凹槽。兩步驟製程包含使用等向性蝕刻技術進行第一蝕刻操作，其中虛設閘極結構中的凹槽形成至第一深度。使用非等向性蝕刻技術進行第二蝕刻操作以將凹槽形成至第二深度。使用非等向性蝕刻技術造成第二蝕刻操作中虛設閘極結構的高度定向（例如垂直）蝕刻。在虛設閘極結構的底部或其附近由非等向性蝕刻技術提供的高度定向蝕刻減少、最小化及/或防止蝕刻到層間介電（ILD）層的相鄰部分及/或在層間介電層的所述部分下方的源極/汲極區中。

Description

半導體裝置的形成方法

本發明實施例關於半導體製造技術，特別關於半導體裝置及其形成方法。

以鰭片為主的電晶體，例如鰭式場效電晶體（fin field effect transistors，finFETs）和奈米結構電晶體（例如奈米線電晶體、奈米片電晶體、全繞式閘極（gate-all-around，GAA）電晶體、多橋通道電晶體、奈米帶電晶體）是三維結構，其包含在半導體基底之上延伸的鰭片（或其一部分）中的通道區作為三維結構。被配置為控制通道區內的電荷載子的流動之閘極結構包覆環繞半導體材料的鰭片。作為範例，在鰭式場效電晶體中，閘極結構包覆環繞鰭片的三個側面（以及因此通道區），藉此能夠增加對通道區的控制（以及因此鰭式場效電晶體的開關）。作為另一範例，在奈米結構電晶體中，閘極結構包覆環繞鰭片結構中的多個通道區，使得閘極結構環繞多個通道區中的每一個。源極/汲極區（例如磊晶區）位於閘極結構的兩側。

根據一些實施例提供半導體裝置的形成方法。此方法包含在半導體裝置的虛設閘極結構的一部分中形成凹槽至第一深度並使用第一蝕刻技術；在虛設閘極結構的所述部分中形成凹槽至第二深度並使用第二蝕刻技術；以及在形成凹槽至第二深度之後，在凹槽中形成氧化物界定邊緣上連續多晶矽（CPODE）結構。

根據另一些實施例提供半導體裝置的形成方法。此方法包含在半導體裝置的多晶矽閘極結構的一部分中形成第一凹槽至第一深度並使用以等向性電漿為主的蝕刻技術；在多晶矽閘極結構的所述部分中形成第一凹槽至第二深度並使用以非等向性電漿為主的蝕刻技術；經由第一凹槽並在形成第一凹槽至第二深度之後，在半導體裝置的鰭片結構的一部分中及鰭片結構下方的基底的一部分中形成第二凹槽；以及用絕緣材料填充第一凹槽和第二凹槽。

根據又一些實施例提供半導體裝置的形成方法。此方法包含在半導體裝置的虛設閘極結構的一部分上方的硬遮罩層中形成圖案；基於硬遮罩層中的圖案將虛設閘極結構的所述部分蝕刻至第一深度並使用等向性蝕刻技術，以在虛設閘極結構的所述部分中形成凹槽；使用非等向性蝕刻技術蝕刻虛設閘極結構的所述部分，以將凹槽從第一深度增加至第二深度；在將凹槽增加至第二深度之後，蝕刻半導體裝置的鰭片結構的一部分和鰭片結構下方的基底的一部分，以將凹槽的一部分從第二深度增加至第三深度；以及在將凹槽的所述部分增加至第三深度之後，在凹槽中形成氧化物界定邊緣上連續多晶矽（CPODE）結構。

以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。

另外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，以便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語係為了涵蓋使用中或操作中的裝置之不同方位以及圖式中描繪的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此使用的空間相對形容詞也將依轉向後的方位來解釋。

可以進行氧化物界定邊緣上連續多晶矽（CPODE）製程以移除多晶矽虛設閘極結構的一部分，並用CPODE結構替換多晶矽虛設閘極結構的一部分。CPODE結構包含在移除多晶矽虛設閘極結構的一部分之後在凹槽中形成的絕緣結構。CPODE結構延伸到矽鰭片和下方基底的一部分中。形成CPODE結構以提供隔離（舉例來說，半導體裝置的區域之間的電隔離及/或物理隔離，例如半導體裝置的裝置區之間、半導體裝置的主動區之間、及/或半導體裝置的記憶單元之間以及其他範例）。

在一些情況下，在CPODE製程中的一或多個蝕刻操作期間，源極/汲極區可能發生損壞。當移除多晶矽虛設閘極結構的一部分以形成其中將形成CPODE結構的凹槽時，鄰近多晶矽虛設閘極結構的層間介電（interlayer dielectric，ILD）層的底部的間隔物（例如閘極間隔物）中的弱點可能容易受到等向性蝕刻的影響。這會導致間隔物在弱點處被蝕刻穿過，這會造成蝕刻到層間介電層中以及蝕刻層間介電層下方的源極/汲極區。結果，會發生源極/汲極區損壞，這會降低半導體裝置的產量並降低半導體裝置的效能。

本文描述的一些實施方式提供用於以減少、最小化及/或防止損壞層間介電層的相鄰部分及/或損壞底下的源極/汲極區之方式形成CPODE結構的技術。在一些實施方式中，在CPODE凹槽製程中使用兩步驟蝕刻技術來形成將在其中形成CPODE結構的凹槽。兩步驟製程包含使用等向性蝕刻技術進行第一蝕刻操作，其中虛設閘極結構中的凹槽形成至第一深度。然後，使用非等向性蝕刻技術進行第二蝕刻操作以形成第二深度的凹槽。使用非等向性蝕刻技術使得第二蝕刻操作中虛設閘極結構的高度定向（例如垂直）蝕刻。非等向性蝕刻技術用於蝕刻虛設閘極結構底部或其附近的凹槽，其中沿著虛設閘極結構的閘極間隔物可能較弱或不存在。因為使用非等向性蝕刻技術減少、最小化及/或防止橫向蝕刻，所以在虛設閘極結構的底部或其附近由非等向性蝕刻技術提供的高度定向蝕刻減少、最小化及/或防止蝕刻進入層間介電層的相鄰部分及/或進入層間介電層的所述部分下方的源極/汲極區中。因此，本文描述的技術可以提高半導體裝置的產量、增加半導體裝置的效能及/或降低由蝕刻引起的損壞半導體裝置的可能性。此外，等向性蝕刻和非等向性蝕刻的組合使得能夠快速形成凹槽（例如藉由使用例如等向性蝕刻之相對快速的蝕刻技術將凹槽蝕刻到初始深度），同時減少、最小化及/或防止CPODE凹槽製程中的蝕刻損壞（例如藉由使用非等向性蝕刻來蝕刻凹槽的剩餘深度）。

第1圖是例示性環境100的示意圖，在環境100中可以實施本文描述的系統及/或方法。如第1圖所示，環境100可以包含多個半導體製程工具102～112和晶圓/晶粒傳輸工具114。多個半導體製程工具102～112可以包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍覆工具112及/或其他類型的半導體製程工具。例示性環境100中包含的工具可以包含在半導體清潔室、半導體製造廠、半導體製程設施及/或加工設施以及其他範例中。

沉積工具102是半導體製程工具，其包含半導體製程腔室和能夠將各種類型的材料沉積到基底上的一或多個裝置。在一些實施方式中，沉積工具102包含能夠在例如晶圓的基底上沉積光阻層的旋塗工具。在一些實施方式中，沉積工具102包含化學氣相沉積（chemical vapor deposition，CVD）工具，例如電漿輔助化學氣相沉積（plasma-enhanced CVD，PECVD）工具、高密度電漿化學氣相沉積（high-density plasma CVD，HDP-CVD）工具、次大氣壓化學氣相沉積（sub-atmospheric CVD，SACVD）工具、低壓化學氣相沉積（low-pressure CVD，LPCVD）工具、原子層沉積（atomic layer deposition，ALD）工具、電漿輔助原子層沉積（plasma-enhanced atomic layer deposition，PEALD）工具或其他類型的化學氣相沉積工具。在一些實施方式中，沉積工具102包含物理氣相沉積（physical vapor deposition，PVD）工具，例如濺鍍工具或其他類型的物理氣相沉積工具。在一些實施方式中，沉積工具102包含被配置為藉由磊晶成長形成裝置的層及/或區域的磊晶工具。在一些實施方式中，例示性環境100包含多種類型的沉積工具102。

曝光工具104是能夠將光阻層暴露於輻射源的半導體製程工具，輻射源例如紫外光（ultraviolet light，UV）源（例如深紫外光源、極紫外光（extreme UV light，EUV）源及/或類似的光源）、X射線源、電子束源及/或類似的光源。曝光工具104可以將光阻層暴露於輻射源以將圖案從光罩轉移到光阻層。圖案可以包含用於形成一或多個半導體裝置的一或多個半導體裝置層圖案、可以包含用於形成半導體裝置的一或多個結構的圖案、可以包含用於蝕刻半導體裝置的各個部分的圖案及/或類似的圖案。在一些實施方式中，曝光工具104包含掃描儀、步進器或類似類型的曝光工具。

顯影工具106是能夠顯影已暴露於輻射源的光阻層以顯影從曝光工具104轉移到光阻層的圖案的半導體製程工具。在一些實施方式中，顯影工具106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影工具106藉由移除光阻層的曝光部分來顯影圖案。在一些實施方式中，顯影工具106經由使用化學顯影劑溶解光阻層的曝光或未曝光部分來顯影圖案。

蝕刻工具108是能夠蝕刻基底、晶圓或半導體裝置的各種類型的材料的半導體製程工具。舉例來說，蝕刻工具108可以包含濕式蝕刻工具、乾式蝕刻工具及/或類似的工具。在一些實施方式中，蝕刻工具108包含填充蝕刻劑的腔室，並且基底被放置在腔室中持續特定時間段以移除特定量的基底的一或多個部分。在一些實施方式中，蝕刻工具108可以使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底的一或多個部分，這可以涉及使用游離氣體來等向性或定向地蝕刻一或多個部分。

平坦化工具110是能夠研磨或平坦化晶圓或半導體裝置的各個層的半導體製程工具。舉例來說，平坦化工具110可以包含化學機械平坦化（chemical mechanical planarization，CMP）工具及/或研磨或平坦化沉積或鍍覆材料的層或表面的其他類型的平坦化工具。平坦化工具110可以用化學和機械力的組合（例如化學蝕刻和自由磨料研磨）來研磨或平坦化半導體裝置的表面。平坦化工具110可以利用磨料和腐蝕性化學漿料結合研磨墊和固定環（例如通常具有比半導體裝置更大的直徑）。研磨墊和半導體裝置可以由動態研磨頭壓在一起並由固定環保持在適當位置。動態研磨頭可以以不同的旋轉軸旋轉，以移除材料並平整半導體裝置的任何不規則形貌，使半導體裝置平坦或平面。

鍍覆工具112是能夠用一或多個金屬鍍覆基底（例如晶圓、半導體裝置及/或類似的基底）或基底的一部分之半導體製程工具。舉例來說，鍍覆工具112可以包含銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料或合金（例如錫－銀、錫－鉛及/或類似的材料）電鍍裝置及/或用於一或多個其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。

晶圓/晶粒運輸工具114包含移動機器人、機器人手臂、有軌電車（tram）或軌道車、架空起重運輸（overhead hoist transport，OHT）系統、自動化物料搬運系統（automated materially handling system，AMHS）及/或其他類型的裝置，其被配置為在半導體製程工具102～112之間傳輸基底及/或半導體裝置、被配置為在同一半導體製程工具的製程腔室之間傳輸基底及/或半導體裝置、及/或被配置為傳輸基底及/或半導體裝置往返於其他位置，例如晶圓架、儲藏室及/或類似的位置。在一些實施方式中，晶圓/晶粒傳送工具114可以是被配置為行進特定路徑及/或可以半自動或自動操作的程式化裝置。在一些實施方式中，環境100包含多個晶圓/晶粒運輸工具114。

舉例來說，晶圓/晶粒傳輸工具114可以被包含在集群工具或包含多個製程腔室的其他類型的工具中，並且可以被配置為在多個製程腔室之間傳輸基底及/或半導體裝置、在製程腔室和緩衝區之間傳輸基底及/或半導體裝置、在製程腔室和界面工具（例如設備前端模組（equipment front end module，EFEM））之間傳輸基底及/或半導體裝置、及/或在製程腔室和運輸載體（例如前開式晶圓傳送盒（front opening unified pod，FOUP））之間運輸基底及/或半導體裝置以及其他範例。在一些實施方式中，晶圓/晶粒傳輸工具114可以被包含在多腔室（或集群）沉積工具102中，其可以包含預清潔製程腔室（例如用於清潔或移除氧化物、氧化及/或來自基底及/或半導體裝置之其他類型的副產物或污染物）和多種類型的沉積製程腔室（例如用於沉積不同類型材料的製程腔室、用於進行不同類型沉積操作的製程腔室）。在這些實施方式中，晶圓/晶粒運輸工具114被配置為在沉積工具102的製程腔室之間運輸基底及/或半導體裝置，而不破壞或移除製程腔室之間及/或在沉積工具102中的製程操作之間的真空（或至少部分真空），如本文所述。

提供第1圖所示之裝置的數量和配置作為一或多個範例。實際上，可能存在比第1圖所示之裝置更多裝置、更少裝置、不同裝置或不同排列的裝置。此外，可以在單個裝置內實施第1圖所示之兩個或更多個裝置、或者可以將第1圖所示之單個裝置實施為多個分散式裝置。額外地或替代地，環境100的一組裝置（例如一或多個裝置）可以進行一或多個功能，這些功能被描述為由環境100的另一組裝置進行。

第2圖是本文描述的例示性半導體裝置200的示意圖。實際上，第2圖繪示半導體裝置200的例示性裝置區202，其中包含一或多個電晶體或其他裝置。電晶體可以包含以鰭片為主的電晶體，例如鰭式場效電晶體、奈米結構電晶體及/或其他類型的電晶體。在一些實施方式中，裝置區202包含p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）區、n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）區、互補式金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）區及/或其他類型的裝置區。第3A～8C圖是第2圖所示之半導體裝置200的裝置區202之各個部分的剖面示意圖，並對應形成半導體裝置200的裝置區202中以鰭片為主的電晶體的各個製程階段。

半導體裝置200包含基底204。基底204包含矽（Si）基底、由包含矽的材料形成的基底、III-V化合物半導體材料基底，例如砷化鎵（GaAs）、絕緣體上覆矽（silicon on insulator，SOI）基底、鍺基底（Ge）、矽鍺（SiGe）基底或其他類型的半導體基底。基底204可以包含具有約200 mm直徑、約300 mm直徑或其他直徑（例如450mm以及其他範例）的圓形/環形基底。基底204可以替代地是任何多邊形、正方形、矩形、彎曲或其他非圓形工件，例如多邊形基底。

鰭片結構206被包含在裝置區202的基底204之上（及/或在基底204之上延伸）。鰭片結構206提供形成一或多個裝置（例如以鰭片為主的電晶體）的主動區。在一些實施方式中，鰭片結構206包含矽（Si）材料或其他元素半導體材料，例如鍺（Ge）。在一些實施方式中，鰭片結構206包含合金半導體材料，例如矽鍺（SiGe）、砷磷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）、砷磷化鎵銦（GaInAsP）或前述之組合。在一些實施方式中，使用n型及/或p型摻質摻雜鰭片結構206。

鰭片結構206的製造藉由合適的半導體製程技術，例如遮罩、光微影及/或蝕刻製程以及其他範例。作為範例，鰭片結構206的形成可以藉由蝕刻掉基底204的一部分以在基底204中形成凹槽。然後，可以用凹蝕或回蝕刻的隔離材料填充凹槽以在基底204之上和鰭片結構206之間形成淺溝槽隔離（shallow trench isolation，STI）區208。可以使用用於淺溝槽隔離區208及/或鰭片結構206的其他製造技術。淺溝槽隔離區208可以電隔離相鄰的鰭片結構206中的主動區。淺溝槽隔離區208可以包含介電材料，例如氧化矽（SiO _x）、氮化矽（Si _xN _y）、氮氧化矽（SiON）、摻雜氟的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、低介電常數介電材料及/或其他合適的絕緣材料。淺溝槽隔離區208可以包含例如具有一或多個襯層的多層結構。

虛設閘極結構210（或多個虛設閘極結構210）被包含在鰭片結構206上方（例如大致垂直於鰭片結構206）的裝置區202中。虛設閘極結構210在鰭片結構206的三個或更多側上接合鰭片結構206。在第2圖所示之範例中，虛設閘極結構210包含多晶矽層212、在多晶矽層212的頂表面上及/或上方的一或多個硬遮罩層214、及/或在多晶矽層212的側壁上及/或上方的一或多個閘極間隔物216。在一些實施方式中，虛設閘極結構210更包含蓋層、閘極介電層及/或其他合適的層。可以藉由合適的沉積技術形成虛設閘極結構210的各個層，並藉由合適的光微影和蝕刻技術將其圖案化。

如本文所述，用語「虛設」是指將在後續階段移除並以另一結構替換的犧牲結構，例如在替換閘極製程中的高介電常數（high-k）介電質和金屬閘極結構。替換閘極製程是指在整個閘極製造製程的後續階段製造閘極結構。因此，第2圖所示之半導體裝置200的配置可以包含中間配置，並且可以對半導體裝置200進行額外的半導體製造操作以進一步製造半導體裝置200。

多晶矽層212可以包含多晶矽材料或其他合適的材料。多晶矽層212的形成可以藉由合適的沉積製程，例如低壓化學氣相沉積或電漿輔助化學氣相沉積以及其他範例。硬遮罩層214可以包含適合在基底204上以特定部件/尺寸圖案化多晶矽層212的任何材料。閘極間隔物216包含在多晶矽層212的側壁上以提供替換閘極結構（例如將替換多晶矽層212）和鄰近替換閘極結構的源極/汲極區之間的物理隔離及/或電隔離。閘極間隔物216包含介電材料，例如氧化物或氮化物，並被配置為防止閘極至源極/汲極短路和閘極至源極/汲極漏電。

在一些實施方式中，虛設閘極結構210包含一或多個額外層，例如閘極介電層以及其他範例。閘極介電層可以包含在多晶矽層212之下（例如在多晶矽層212和一或多個鰭片結構206之間、在多晶矽層212和一或多個淺溝槽隔離區208之間）。閘極介電層可以包含介電氧化物層。介電氧化物層的形成可以藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法。

在一些實施方式中，虛設閘極結構210的各個層先被沉積為毯覆（blanket）層。然後，經由包含光微影和蝕刻製程的製程將毯覆層圖案化，移除毯覆層的一部分，並將剩餘部分保留在淺溝槽隔離區208和鰭片結構206上方以形成虛設閘極結構210。

源極/汲極區218設置在鰭片結構206的各個區域上方並鄰近虛設閘極結構210。鰭片側壁間隔物220包含在源極/汲極區218的兩側上。相對的源極/汲極區218在鰭片結構206上方，連同形成於虛設閘極結構210的位置的替換閘極結構一起，構成裝置區202中的半導體裝置200的電晶體（例如鰭式場效電晶體及/或其他類型的電晶體）。源極/汲極區218包含具有一或多個摻質的矽（Si），例如p型材料（例如硼（B）或鍺（Ge）以及其他範例）、n型材料（例如磷（P）或砷（As）以及其他範例）及/或其他類型的摻質。因此，半導體裝置200可以包含PMOS電晶體、NMOS電晶體及/或其他類型的電晶體。

如第2圖所示，可以在鄰近虛設閘極結構210的區域中凹蝕鰭片結構206，在其中形成源極/汲極區218。舉例來說，可以將鰭片結構206凹蝕至高度約等於、略小於或略大於鄰近鰭片結構的淺溝槽隔離區208的頂表面的高度。然後在鰭片結構206的凹陷區的頂部上形成源極/汲極區218。雖然在第2圖中不可見，但注意可以不在虛設閘極結構210下方凹蝕鰭片結構206，使得替換虛設閘極結構210的替換閘極結構可以環繞鰭片結構206的三個側面。因此，鰭片結構206在虛設閘極結構210下方的部分的高度大於鰭片結構206在源極/汲極區218下方的凹陷部分的高度。鰭片結構206在虛設閘極結構210下方的部分的高度可以小於源極/汲極區218的高度以降低及/或最小化鰭片結構206在虛設閘極結構210下方之不與源極/汲極區218接合的部分的區域的量（否則這可能會降低裝置區202中電晶體的效率）。

可以在裝置區202中的各種電晶體之間共享一些源極/汲極區218。在一些實施方式中，源極/汲極區中的各個可以連接或耦合在一起，使得裝置區202中的以鰭片為主的電晶體被實現為兩個功能電晶體。舉例來說，如果電連接相鄰的（例如與相對的相反）源極/汲極區218，例如經由聚結藉由磊晶成長（例如被聚結的相鄰的源極/汲極區，與虛設閘極結構210的相對側相反）的區域，可以實現兩個功能電晶體。其他範例中的其他配置可以實現其他數量的功能電晶體。

第2圖進一步繪示在包含第3A～8C圖的後圖中使用的參考剖面。剖面A-A在跨過一或多個虛設閘極結構210並沿著鰭片結構206中的通道的平面中，穿過相對的源極/汲極區218的大致中心並介於之間。剖面B-B在垂直於剖面A-A的平面中，並在一或多個鰭片結構206上方跨過一或多個源極/汲極區218。剖面C-C在沿著與剖面A-A相似方向的平面中（例如跨過一或多個虛設閘極結構210），除了剖面C-C穿過相對的源極/汲極區218的外部（或邊緣附近）。具體而言，剖面C-C穿過相對的源極/汲極區218的外部，其從鰭片結構206的側壁向外延伸。因此，鰭片結構206不包含在剖面C-C的平面中。為了清楚，後圖參照這些參考剖面。在一些圖式中，可以省略其中繪示的組件或部件的一些參考標號以避免混淆其他組件或部件，以便於描繪圖式。

如本文所述，半導體裝置200可以包含一或多個CPODE結構。在一些實施方式中，CPODE結構被包含在半導體裝置200的裝置區202中以提供裝置區202中的主動區之間及/或裝置區202中的裝置（例如電晶體及/或其他類型的裝置）之間的隔離（例如電隔離、物理隔離）。在一些實施方式中，CPODE結構被包含在半導體裝置200的兩個或更多個裝置區202之間以提供不同裝置區202中的主動區之間及/或不同裝置區202中的裝置（例如電晶體及/或其他類型的裝置）之間的隔離（例如電隔離、物理隔離）。

如上所述，提供第2圖作為範例。其他範例可以與關於第2圖描述的不同。

第3A～3D圖是本文描述的例示性實施方式300的示意圖。例示性實施方式300包含在半導體裝置200的裝置區202中形成電晶體的鰭片結構206的範例。從裝置區202的第2圖中的剖面B-B的透視視角繪示第3A～3D圖。轉向第3A圖，例示性實施方式300包含關於在裝置區202中形成電晶體之基底204中及/或上的半導體製程操作。

如第3B圖所示，在裝置區202中的基底204中形成鰭片結構206。在一些實施方式中，使用光阻層中的圖案來形成鰭片結構206。在這些實施方式中，沉積工具102在基底204上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化光阻層。顯影器工具106顯影並移除光阻層的部分以暴露出圖案。蝕刻工具108蝕刻到基底204中以形成鰭片結構206。在一些實施方式中，蝕刻操作包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如使用化學剝離劑、電漿灰化（ashing）及/或其他技術）。在一些實施方式中，硬遮罩層作為用於基於圖案形成鰭片結構206的替換技術。

如第3C圖所示，在鰭片結構206之間形成淺溝槽隔離層302。沉積工具102使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、上述結合第1圖的沉積技術及/或其他沉積技術來沉積淺溝槽隔離層302。在一些實施方式中，淺溝槽隔離層302形成的高度大於鰭片結構206的高度。在這些實施方式中，平坦化工具110進行平坦化（或研磨）操作以平坦化淺溝槽隔離層302，使得淺溝槽隔離層302的頂表面大致平坦且光滑，並且使得淺溝槽隔離層302的頂表面與鰭片結構206的頂表面大致具有相同的高度。平坦化操作可以增加在隨後的回蝕刻操作中由淺溝槽隔離層302形成的淺溝槽隔離區208中的均勻性。

如第3D圖所示，在回蝕刻操作中蝕刻淺溝槽隔離層302以暴露出鰭片結構206的一部分。蝕刻工具108使用電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術蝕刻淺溝槽隔離層302的一部分。鰭片結構206之間的淺溝槽隔離層302的剩餘部分包含淺溝槽隔離區208。在一些實施方式中，蝕刻淺溝槽隔離層302使得鰭片結構206的露出部分的高度（例如鰭片在淺溝槽隔離區208的頂表面之上的部分）並在裝置區202中具有相同的高度。在一些實施方式中，蝕刻裝置區202中的淺溝槽隔離層302的第一部分並蝕刻裝置區202中的淺溝槽隔離層302的第二部分，使得鰭片結構206的第一子集的暴露部分的高度和鰭片結構206的第二子集的暴露部分的高度不同，這使得鰭片高度能夠被調整以達到對裝置區202的特定效能特性。

如上所述，提供第3A～3D圖作為範例。其他範例可以與關於第3A～3D圖描述的不同。

第4A～4C圖是本文描述的例示性實施方式400的示意圖。例示性實施方式400包含形成半導體裝置200的裝置區202的源極/汲極區218的範例。從用於裝置區202的第2圖中的剖面A-A的透視視角繪示第4A～4C圖。在一些實施方式中，在結合第3A～3D圖描述的鰭片形成製程之後進行結合例示性實施方式400描述的操作。

如第4A圖所示，在裝置區202中形成虛設閘極結構210。虛設閘極結構210形成並包含在鰭片結構206上方，並環繞鰭片結構206的側面，使得虛設閘極結構結構210在鰭片結構206的至少三個側面上環繞鰭片結構206。虛設閘極結構210形成為實際閘極結構（例如包含高介電常數材料和金屬材料的替換結構）的佔位元件，為裝置區202中包含的電晶體形成實際閘極結構。虛設閘極結構210可以形成為替換閘極製程的一部分，這使得能夠在形成替換閘極結構之前形成其他層及/或結構。

虛設閘極結構210包含多晶矽層212、一或多個硬遮罩層214和一或多個閘極間隔物216。多晶矽層212的形成可以藉由合適的沉積製程（例如藉由沉積工具102），例如低壓化學氣相沉積或電漿輔助化學氣相沉積以及其他範例。硬遮罩層214可以各自包含適合以特定尺寸及/或屬性圖案化多晶矽層212的任何材料。範例包含氮化矽、氮氧化矽、氮碳化矽或前述之組合以及其他範例。硬遮罩層214的沉積（例如藉由沉積工具102）可以藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術。

如第4A圖進一步所示，閘極間隔物216可以包含多個間隔層，包含密封間隔層402和塊體間隔層404以及其他範例。密封間隔層402包含在虛設閘極結構210的側壁上（例如在多晶矽層212的側壁上）。可以順應性地沉積（例如藉由沉積工具102）密封間隔層402並且可以包含碳氧化矽（SiOC）、無氮SiOC或其他合適的材料。密封間隔層402的形成可以藉由原子層沉積操作，其中在多個交替循環中按順序地供應包含矽（Si）和碳（C）之各種類型的前驅物氣體以形成密封間隔層402，以及其他例示性沉積技術。

如第4A～4C圖進一步所示，可以在密封間隔層402上形成塊體間隔層404。塊體間隔層404可以由與密封間隔層402類似的材料形成。然而，可以在沒有用於密封間隔層402的電漿表面處理之下形成塊體間隔層404。此外，塊體間隔層404可以形成為厚度大於密封間隔層402的厚度。

在一些實施方式中，在虛設閘極結構210上和鰭片結構206上順應性地沉積（例如藉由沉積工具102）密封間隔層402和塊體間隔層404。然後將密封間隔層402和塊體間隔層404圖案化（例如藉由沉積工具102、曝光工具104和顯影工具106）並蝕刻（例如藉由蝕刻工具108）以從鰭片結構206和從虛設閘極結構210的頂部移除密封間隔層402和塊體間隔層404。

在一些實施方式中，虛設閘極結構210的頂部包含一或多個額外的層，例如閘極介電層以及其他範例。閘極介電層可以包含在虛設閘極結構210的多晶矽層212之下（例如在多晶矽層212和一或多個鰭片結構206之間、在多晶矽層212和一或多個淺溝槽隔離區208之間）。閘極介電質可以包含一或多個介電氧化物層。作為範例，閘極介電層的形成（例如藉由沉積工具102）可以藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法。

如第4B圖所示，在蝕刻操作中，在虛設閘極結構210之間的裝置區202中的鰭片結構206中形成凹槽406。蝕刻操作可稱為第一應變源極/汲極（strained source/drain，SSD）蝕刻操作，並且凹槽406可稱為應變源極/汲極凹槽。在一些實施方式中，第一蝕刻操作包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。

在一些實施方式中，進行多個蝕刻操作以形成用於不同類型電晶體的凹槽406。舉例來說，可以在鰭片結構206的第一子集上及/或上方以及虛設閘極結構210的第一子集上及/或上方形成光阻層，使得鰭片結構206的第二子集介於虛設閘極結構210的第二子集之間，使得可以在單獨的磊晶操作中形成p型源極/汲極區和n型源極/汲極區。

如第4C圖所示，在基底204上方的半導體裝置200的裝置區202中的凹槽406中形成源極/汲極區218。沉積工具102藉由磊晶操作形成源極/汲極區218，其中在凹槽406中沉積磊晶材料層，使得藉由以特定結晶取向磊晶成長形成p型源極/汲極區的層及/或n型源極/汲極區的層。源極/汲極區218包含在虛設閘極結構210之間並且至少部分地低於虛設閘極結構210及/或在虛設閘極結構210下方。此外，源極/汲極區218至少部分地延伸到鰭片結構206的頂表面之上。

用於形成源極/汲極區218的材料（例如矽（Si）、鎵（Ga）或其他類型的半導體材料）可以摻雜p型摻質（例如包含在材料中產生孔洞的電子受體原子之摻質的類型）、n型摻質（例如包含在材料中產生移動電子的電子施體原子的摻質的類型）及/或其他類型的摻質。可以藉由將雜質（例如p型摻質、n型摻質）添加到在磊晶操作期間使用的來源氣體來摻雜材料。可以用於磊晶操作的p型摻質的範例包含硼（B）或鍺（Ge）以及其他範例。所得到的p型源極/汲極區的材料包含矽鍺（Si _xGe _1-x，其中x可以為約0至約100）或其他類型的p摻雜半導體材料。可以用於磊晶操作的n型摻質的範例包含磷（P）或砷（As）以及其他範例。所得到的n型源極/汲極區的材料包含磷化矽（Si _xP _y）或其他類型的n摻雜半導體材料。

如上所述，提供第4A～4C圖作為範例。其他範例可以與關於第4A～4C圖描述的不同。

第5A～5C圖是本文描述的例示性實施方式500的示意圖。例示性實施方式500包含例示性製程，其中在半導體裝置200的裝置區202中形成層間介電（ILD）層（例如ILD0層）。從裝置區202的第2圖中剖面A-A的透視視角繪示第5A和5B圖。從裝置區202的第2圖中剖面C-C的透視視角繪示第5C圖。

如第5A圖所示，在半導體裝置200的裝置區202中形成（例如藉由沉積工具102）層間介電層502。層間介電層502填充在源極/汲極區218上方的虛設閘極結構210之間的區域中。形成層間介電層502以允許在裝置區202中進行閘極替換製程，其中形成金屬閘極結構（metal gate structures，MGs）以替換虛設閘極結構210。層間介電層502可以稱為ILD零（ILD0）層。如第5A圖進一步所示，層間介電層502可以形成至使得層間介電層502覆蓋虛設閘極結構210的高度（或厚度）。

在一些實施方式中，在形成層間介電層502之前，在源極/汲極區218上方、虛設閘極結構210上方以及塊體間隔層404的側壁上順應性地沉積（例如藉由沉積工具102）接觸蝕刻停止層（contact etch stop layer，CESL）。接觸蝕刻停止層可以提供在形成源極/汲極區210的接觸件或導孔（vias）時停止蝕刻製程的機制。接觸蝕刻停止層可以由具有與相鄰層或組件不同蝕刻選擇性的介電材料形成。接觸蝕刻停止層可以包含或可以是含氮材料、含矽材料及/或含碳材料。此外，接觸蝕刻停止層可以包含或可以是氮化矽（Si _xN _y）、氮碳化矽（SiCN）、氮化碳（CN）、氮氧化矽（SiON）、碳氧化矽（SiCO）或前述之組合以及其他範例。接觸蝕刻停止層的沉積可以使用沉積製程，例如原子層沉積、化學氣相沉積或其他沉積技術。

如上所述，層間介電層502可以形成至使得層間介電層502覆蓋虛設閘極結構210的高度（或厚度）。因此，並且如第5B圖所示，進行隨後的化學機械平坦化操作（例如由平坦化工具110）以平坦化層間介電層502，使得層間介電層502的頂表面與虛設閘極結構210的頂表面大致位於相同高度。這增加層間介電層502的均勻性。可以在化學機械平坦化操作中從虛設閘極結構210的頂部移除硬遮罩層214以提供對下方的多晶矽層212的進接。

如第5C圖所示，在剖面C-C中，源極/汲極區218的端部由層間介電層502環繞。這是因為源極/汲極區218的端部在剖面C-C中向外延伸跨過鰭片結構206的側壁。閘極結構一直向下延伸到剖面C-C中基底204之上的淺溝槽隔離區208的頂表面。

如第5C圖進一步所示，多晶矽層212可以從多晶矽層212的頂表面漸縮至多晶矽層212面向淺溝槽隔離區208的底面。此外，多晶矽層212可以包含喇叭狀部分504，其中閘極間隔物216（以及因此密封間隔層402和塊體間隔層404）不存在或非常薄。換言之，由於多晶矽層的喇叭狀部分504，閘極間隔物216僅沿著多晶矽層212的側壁的一部分延伸，而不會一直向下延伸至淺溝槽隔離區208（或非常薄）。這可以稱為閘極間隔物216的「弱化」區或部分。喇叭狀部分504可以稱為多晶矽層212的基腳（footing）。多晶矽層212的基腳可能導致空間不足以用於在喇叭狀部分504中形成閘極間隔物216，導致閘極間隔物216的「弱化」區或部分。可能由於難以蝕刻靠近鰭片結構206的多晶矽層212的角落而產生多晶矽層212的基腳（以及因此喇叭狀部分504）。

如以下結合第6A～6N圖的描述，可以使用兩步驟蝕刻製程來移除多晶矽層212以準備形成CPODE結構，以減少蝕刻到層間介電層502及/或在喇叭狀部分504中的源極/汲極區218中的可能性，其中閘極間隔物216的「弱化」區或部分位於喇叭狀部分504中。

如上所述，提供第5A～5C圖作為範例。其他範例可以與關於第5A～5C圖描述的不同。

第6A～6N圖是本文描述的例示性實施方式600的示意圖。例示性實施方式600包含例示性CPODE製程，其中形成CPODE結構以隔離（例如電隔離、物理隔離）半導體裝置200的兩個或更多個裝置區202（例如兩個或更多個記憶體單元、兩個或更多個主動區）。從用於裝置區202的第2圖中的剖面A-A和B-B的透視視角繪示第6A～6N圖。

第6A圖從剖面A-A的透視視角繪示半導體裝置200的裝置區202。第6B圖從剖面B-B的透視視角繪示半導體裝置200的裝置區202。如第6A和6B圖所示，可以在半導體裝置200的裝置區202上及/或上方形成多個層。舉例來說，沉積工具102可以使用原子層沉積技術、化學氣相沉積技術、物理氣相沉積技術、旋塗技術及/或其他沉積技術形成多個層。

多個層可以包含在層間介電層502上及/或上方以及在虛設閘極結構210上及/或上方的硬遮罩層602。硬遮罩層602可以包含氮化矽（Si _xN _y）、氮碳化矽（SiCN）、氮化碳（CN）、氮氧化矽（SiON）、碳氧化矽（SiCO）或前述之組合以及其他範例。可以在硬遮罩層602上及/或上方形成一或多個光阻層604～608。一或多個光阻層604～608可以包含底層604、中間層606和頂層608。頂層608可用於圖案化中間層606，中間層606可用於圖案化底層604，而底層604可用於圖案化硬遮罩層602。

如第6B圖進一步所示，半導體裝置200中可以包含切割多晶區610。切割多晶區610包含將虛設閘極結構210（以及因此替換閘極結構）分隔成多個獨立可控的閘極結構。因此，多個獨立可控的閘極結構的形成可以藉由形成單個虛設閘極結構210，使用一或多個切割多晶區610將虛設閘極結構210分成兩個或更多部分，然後用替換閘極結構替換虛設閘極結構210的兩個或更多部分，替換閘極結構由一或多個切割多晶區610隔離。在一些實施方式中，在半導體裝置200的混合鰭片（也稱為h鰭片或虛設鰭片）上及/或上方形成一或多個切割多晶區610。

第6C圖從剖面A-A的透視視角繪示半導體裝置200的裝置區202。第6D圖從剖面B-B的透視視角繪示半導體裝置200的裝置區202。如第6C和6D圖所示，可以使用一或多個光阻層604～608在硬遮罩層602中形成圖案612。操作可以稱為CPODE1操作。曝光工具104將一或多個光阻層604～608暴露於輻射源以圖案化光阻層604～608。顯影工具106顯影和移除光阻層604～608的部分以暴露出圖案。蝕刻工具108蝕刻到硬遮罩層602中以形成圖案612。在一些實施方式中，蝕刻操作包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。

第6E圖從剖面A-A的透視視角繪示半導體裝置200的裝置區202。第6F圖從剖面B-B的透視視角繪示半導體裝置200的裝置區202。如第6E和6F圖所示，在硬遮罩層602中形成圖案612之後，移除一或多個光阻層604～608。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如使用化學剝離劑、電漿灰化及/或其他技術）。

第6G圖從剖面A-A的透視視角繪示半導體裝置200的裝置區202。第6H圖從剖面B-B的透視視角繪示半導體裝置200的裝置區202。如第6G和6H圖所示，進行兩步驟蝕刻製程的第一蝕刻操作以形成其中將形成CPODE結構的凹槽614。在第一蝕刻操作中，蝕刻工具108使用等向性（例如非定向或全向性）蝕刻技術以基於硬遮罩層602中的圖案612將凹槽614形成至第一（初始）深度（D1）。凹槽614形成為虛設閘極結構210的一部分。在一些實施方式中，蝕刻工具108蝕刻虛設閘極結構210的多晶矽層212，使得凹槽614的底部位於第一（初始）深度（D1），其大致對應裝置區202中的一或多個鰭片結構206的頂部的高度，如第6H圖的範例所示。或者，蝕刻工具108可以蝕刻虛設閘極結構210的多晶矽層212，使得在第一（初始）深度（D1）的凹槽614的底表面大於或小於一或多個鰭片結構206的頂部的高度。

等向性蝕刻技術可以包含以等向性電漿為主的蝕刻技術，其中電漿616用於蝕刻虛設閘極結構210的多晶矽層212。電漿616的離子以多個角度及/或方向蝕刻多晶矽層212，如第6H圖的範例所示。相對於電漿的離子以更具方向性的方式蝕刻的非等向性蝕刻技術，這提供更大的蝕刻速率。將凹槽614約蝕刻到鰭片結構206的頂部減少形成凹槽614的製程時間，同時保持蝕刻到位於虛設閘極結構210的底部之閘極間隔物216的「弱化」區或部分處之相鄰的層間介電層502及/或相鄰的源極/汲極區218的足夠低的可能性。

為了促進第一蝕刻操作中的等向性蝕刻，可以在不使用偏壓的情況下操作蝕刻工具108。在沒有偏壓的情況下進行第一蝕刻操作使得電漿的離子能夠以非定向的方式蝕刻虛設閘極結構210的多晶矽層212的材料。在一些實施方式中，在第一蝕刻操作中使用一或多個反應物以促進虛設閘極結構210的多晶矽層212的蝕刻。一或多個反應物可以包含氟化氮（NF _x）反應物及/或其他反應物。

在一些實施方式中，第一蝕刻操作的持續時間為約35秒至約45秒，以將凹槽614蝕刻到足夠的深度，同時保持蝕刻到位於虛設閘極結構210的底部之閘極間隔物216的「弱化」區或部分處的相鄰層間介電層502及/或相鄰源極/汲極區218中的低可能性。然而，範圍的其他值在本發明實施例的範圍內。

第6I圖從剖面A-A的透視視角繪示半導體裝置200的裝置區202。第6J圖從剖面B-B的透視視角繪示半導體裝置200的裝置區202。如第6I和6J圖所示，進行兩步驟蝕刻製程的第二蝕刻操作以形成凹槽614至第二深度（D2）。換言之，進行第二蝕刻操作以將凹槽614的深度從第一（初始）深度（D1）增加至第二深度（D2）。在第二蝕刻操作中，蝕刻工具108使用非等向性（例如定向）蝕刻技術以基於硬遮罩層602中的圖案612將凹槽614形成至第二深度（D2）。第二深度（D2）可以大致對應於虛設閘極結構210下方的淺溝槽隔離區208的頂表面的高度。

非等向性蝕刻技術可以包含以非等向性電漿為主的蝕刻技術，其中電漿618用於以高度定向的方式蝕刻虛設閘極結構210的多晶矽層212。電漿618的離子以大致垂直的方式蝕刻多晶矽層212，如第6J圖中的範例所示。這降低了在第二蝕刻操作中橫向蝕刻的可能性，這降低蝕刻到位於虛設閘極結構210底部之閘極間隔物216的「弱化」區或部分處相鄰的層間介電層502及/或相鄰的源極/汲極區218中的可能性。

為了促進第二蝕刻操作中的非等向性蝕刻，可以使用偏壓來操作蝕刻工具108以控制電漿618中離子的方向性。因此，偏壓的使用可以增加第二蝕刻操作中的垂直蝕刻，同時減少第二蝕刻操作中的水平或橫向蝕刻。偏壓可以為約400伏至約600伏，以提供對電漿618中離子的充分方向控制，同時在第二蝕刻操作期間最小化電漿損壞。然而，範圍的其他值在本發明實施例的範圍內。

在一些實施方式中，在第二蝕刻操作中使用一或多個反應物以促進虛設閘極結構210的多晶矽層212的蝕刻。在一些實施方式中，在第一蝕刻操作中使用的反應物和第二蝕刻操作中使用的反應物是不同的反應物。在一些實施方式中，在第一蝕刻操作中使用的反應物和在第二蝕刻操作中使用的反應物是相同的反應物。在第二蝕刻操作中使用的反應物可以包含例如氫溴酸（HBr）反應物、氧（O ₂）反應物及/或其他反應物。

相對於在第一蝕刻操作中使用的等向性蝕刻技術的蝕刻速率，在第二蝕刻操作中使用的非等向性蝕刻技術的高方向性方式可以提供較小的蝕刻速率。因此，第二蝕刻操作的持續時間可以比第一蝕刻操作的持續時間更長。此外，在第一蝕刻操作中移除的虛設閘極結構210的多晶矽層212的一部分的厚度大於在第二蝕刻操作中移除的虛設閘極結構210的多晶矽層212的一部分的厚度。在一些實施方式中，第二蝕刻操作的持續時間為約45秒至約50秒，以將凹槽614蝕刻到淺溝槽隔離區208的頂表面。然而，範圍的其他值在本發明實施例的範圍內。在一些實施方式中，第一蝕刻操作的持續時間與第二蝕刻操作的持續時間的比例為約7:10至約1:1，以減少形成凹槽614的製程時間，同時保持蝕刻到位於虛設閘極結構210的底部之閘極間隔物216的「弱化」區或部分處的相鄰的層間介電層502及/或相鄰的源極/汲極區218中的可能性足夠低。然而，範圍的其他值在本發明實施例的範圍內。

以上結合第6A～6G圖描述的操作可以稱為CPODE2製程。在一些實施方式中，可以在第二（非等向性）蝕刻操作之後進行清潔操作以從凹槽614中的淺溝槽隔離區208的頂部和從鰭片結構206移除殘留氧化物及/或其他殘留材料。此操作可以稱為CPODE3操作。

第6K圖從剖面A-A的透視視角繪示半導體裝置200的裝置區202。第6L圖從剖面B-B的透視視角繪示半導體裝置200的裝置區202。如第6K和6L圖所示，蝕刻暴露在凹槽614中的鰭片結構206以形成穿過鰭片結構206並進入基底204的一部分的一或多個凹槽620。因此，可以藉由在凹槽614形成到第二深度（D2）之後移除或蝕刻暴露在凹槽614中的鰭片結構206來進一步擴展或增加凹槽614的一或多個部分的深度。此操作可以稱為CPODE4操作。

如第6K圖進一步所示，源極/汲極區218不經由凹槽614暴露出來。換言之，鰭片結構206的材料保護源極/汲極區218不經由凹槽614暴露出來。這防止（或降低）對源極/汲極區218的損壞，否則可能在蝕刻操作中發生損壞而增加凹槽614的深度。換言之，鰭片結構206的材料保護源極/汲極區218免於在蝕刻操作中被蝕刻而增加凹槽614的深度。

蝕刻工具108可以蝕刻鰭片結構206和基底204的一部分以形成深度（D3）的凹槽620。深度（D3）可以對應於從凹槽620的底部到鰭片結構206的頂部的深度。深度（D3）可以為約150奈米至約180奈米以最小化對基底204的損壞，同時使要形成在凹槽620中的CPODE結構能夠提供足夠的隔離。然而，範圍的其他值在本發明實施例的範圍內。

上述兩步驟蝕刻製程使蝕刻工具108能夠在凹槽620處形成中等寬度（W1）的凹槽620。舉例來說，上述兩步驟蝕刻製程使蝕刻工具108能夠形成凹槽620，使得凹槽620頂部的寬度（W1）為約20奈米至約25奈米，這可以使凹槽620能夠形成為足夠的深度（D3），同時最小化對相鄰層間介電層502的損壞。然而，範圍的其他值在本發明實施例的範圍內。寬度（W1）也可稱為鰭片頂部臨界尺寸（fin top critical dimension，FTCD）。在一些實施方式中，在CPODE4操作期間增加鰭片頂部臨界尺寸。舉例來說，鰭片頂部臨界尺寸可以從CPODE2操作之後的約13奈米至約15奈米增加至CPODE4操作之後的約20奈米至約25奈米。然而，範圍的其他值在本發明實施例的範圍內。

將凹槽620形成到深度（D3）使得凹槽614的第二深度（D2）在凹槽614之形成凹槽620的一或多個部分中增加至第三深度。第三深度對應於第一深度（D1）和深度（D3）的組合（例如D1+D3）。

第6M圖從剖面A-A的透視視角繪示半導體裝置200的裝置區202。第6N圖從剖面B-B的透視視角繪示半導體裝置200的裝置區202。如第6M和6N圖所示，凹槽614和620填充絕緣材料以在凹槽614和620中形成CPODE結構622。此操作可以稱為CPODE填充（或再填充）操作。絕緣材料可以包含介電材料、氮化物（例如氮化矽（Si _xN _y）或其他氮化物）及/或其他絕緣材料。在一些實施方式中，切割多晶區610被視為CPODE結構622的一部分，並且在第6N圖的範例中被繪示為結合CPODE結構622。然而，在其他實施方式中，切割多晶區610是與CPODE結構622分開的結構。可以在形成CPODE結構622之前或之後移除硬遮罩層602。在一些實施方式中，平坦化工具進行化學機械平坦化操作以移除硬遮罩層602。

在一些實施方式中，CPODE結構622將裝置區202與半導體裝置200的另一裝置區202隔離（例如電隔離、物理隔離）。在一些實施方式中，CPODE結構622將裝置區202中的一或多個電晶體與裝置區202中的一或多個其他電晶體隔離（例如電隔離、物理隔離）。在一些實施方式中，CPODE結構622將裝置區202中的一或多個主動區與裝置區202中的一或多個其他主動區隔離（例如電隔離、物理隔離）。在一些實施方式中，CPODE結構622將裝置區202中的一或多個記憶體單元與裝置區202中的一或多個其他記憶體單元隔離（例如電隔離、物理隔離）。

如上所述，結合第6G～6J圖描述的兩步驟蝕刻製程使得鰭片結構206的頂部中的凹槽620中的開口能夠形成更大的寬度（W1）。這使得CPODE結構622能夠更深地形成到鰭片結構206中及/或更深地形成到基底204中。增加的深度使得CPODE結構622能夠提供增加的隔離，這可以增加半導體裝置200中的電晶體的效能、可以增加半導體裝置200的效能、可以增加半導體裝置200的晶圓驗收測試良率及/或可以減少半導體裝置200中的噪聲及/或漏電以及其他範例。

如上所述，提供第6A～6N圖作為範例。其他範例可以與關於第6A～6N圖描述的不同。在一些實施方式中，可以進行以上結合第6A～6N圖描述的操作以在半導體裝置200中形成多個CPODE結構622及/或在半導體裝置200的裝置區202中形成多個CPODE結構622。

第7A和7B圖是本文描述的例示性實施方式700的示意圖。例示性實施方式700包含例示性替換閘極（replacement gate，RPG）製程，其中用包含高介電常數材料及/或金屬材料的替換閘極結構替換虛設閘極結構210。從裝置區202的第2圖中的剖面A-A的透視視角繪示第7A和7B圖。在一些實施方式中，在以上結合第6A～6N圖描述的CPODE製程之後進行替換閘極製程。在一些實施方式中，在由CPODE結構622隔離（例如電隔離、物理隔離）的多個裝置區202中形成替換閘極結構。

如第7A圖所示，進行替換閘極操作（例如藉由半導體製程工具102～112中的一或多個）以從裝置區202移除虛設閘極結構210。虛設閘極結構210的移除在塊體間隔層404之間和源極/汲極區218之間留下開口（或凹槽）702。可以在一或多個蝕刻操作中移除虛設閘極結構210，包含電漿蝕刻技術，其可以包含濕式化學蝕刻技術及/或其他類型的蝕刻技術。

如第7B圖所示，繼續替換閘極操作，其中沉積工具102及/或鍍覆工具112在塊體間隔層404之間和源極/汲極區218之間的開口702中形成閘極結構704。閘極結構704可以包含金屬閘極結構（metal gate structures，MGs），其包含一或多個金屬材料、一或多個高介電常數材料及/或一或多個其他類型的材料。閘極結構704可以包含界面層（未繪示）、高介電常數介電層706、功函數調整層708和金屬電極結構710，形成在其中以形成閘極結構704。在一些實施方式中，閘極結構704可以包含材料及/或層的其他組成。

如上所述，提供第7A和7B圖作為範例。其他範例可以與關於第7A和7B圖描述的不同。

第8A～8C圖是本文描述的例示性實施方式800的示意圖。例示性實施方式800包含在半導體裝置200的裝置區202中形成導電結構（例如金屬閘極互連、源極/汲極接觸件（MD））的範例。從裝置區202的第2圖中的剖面A-A的透視視角繪示第8A～8C圖。在一些實施方式中，在以上結合第6A～6N圖描述的CPODE製程之後以及在以上結合第7A和7B圖描述的替換閘極製程之後，進行結合第8A～8C圖描述的操作。在一些實施方式中，在由CPODE結構622隔離（例如電隔離、物理隔離）的多個裝置區202中形成源極/汲極接觸件。

如第8A圖所示，開口（或凹槽）802形成為穿過層間介電層502並到達源極/汲極區218。具體而言，蝕刻層間介電層502在裝置區202中的閘極結構704之間的部分以在閘極結構704之間形成開口802並到達源極/汲極區218。在一些實施方式中，在源極/汲極區218的一部分中形成開口802，使得凹槽延伸到源極/汲極區218的一部分中。在一些實施方式中，在一或多個其他層中形成開口802，例如接觸蝕刻停止層以及其他範例。

在一些實施方式中，光阻層中的圖案用於形成開口802。在這些實施方式中，沉積工具102在層間介電層502上和閘極結構704上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化光阻層。顯影工具106顯影並移除光阻層的一部分以暴露出圖案。蝕刻工具108蝕刻到層間介電層502中以形成開口802。在一些實施方式中，蝕刻操作包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如使用化學剝離劑、電漿灰化及/或其他技術）。在一些實施方式中，硬遮罩層作為用於基於圖案形成開口802的替換技術。

如第8B圖所示，進行預清潔操作以清潔開口802中的表面。具體而言，半導體裝置200可以定位在沉積工具102的第一處理腔室（例如預清潔處理腔室）中，可以將第一處理腔室抽至至少部分真空（例如加壓至包含約5托至約10托的壓力或其他壓力），並且使用以電漿為主及/或以化學為主的預清潔劑804清潔開口802中的底表面和側壁。進行預清潔操作以從源極/汲極區218的頂表面清潔（例如移除）在形成開口802之後可能已經形成的氧化物和其他污染物或副產物。

如第8C圖所示，在裝置區202中形成導電結構806。具體而言，在閘極結構704之間的開口802中以及在開口802中的源極/汲極區218上方形成導電結構806。沉積工具102及/或鍍覆工具112使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、電鍍技術、以上結合第1圖描述的其他沉積技術及/或除了以上結合第1圖描述的沉積技術以外的沉積技術來沉積導電結構806。在一些實施方式中，在形成導電結構806之前在開口802中形成一或多個額外的層。作為範例，在形成導電結構806之前，可以在源極/汲極區218的頂表面上形成金屬矽化物層（例如氮化鈦（TiSi _x）或其他金屬矽化物層）。作為另一範例，在形成導電結構806之前，可以在開口802的底表面上及/或側壁上形成一或多個阻擋層。作為另一範例，在形成導電結構806之前，可以在開口802的底表面上及/或側壁上形成一或多個黏著層。

如上所述，提供第8A～8C圖作為範例。其他範例可以與關於第8A～8C圖描述的不同。

第9圖是裝置900的例示性組件的示意圖。在一些實施方式中，半導體製程工具102～112及/或晶圓/晶粒傳輸工具114中的一或多個包含一或多個裝置900及/或裝置900的一或多個組件。如第9圖所示，裝置900可以包含匯流排910、處理器920、記憶體930、輸入組件940、輸出組件950以及通訊組件960。

匯流排910包含使裝置900的組件之間能夠進行有線及/或無線通訊的一或多個組件。匯流排910可以將第9圖的兩個或更多個組件耦合在一起，例如藉由操作耦合、通訊耦合、電子耦合及/或電耦合。處理器920包含中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式閘極陣列、專用積體電路及/或其他類型的處理組件。處理器1020以硬體、韌體、或硬體和軟體的組合來實施。在一些實施方式中，處理器920包含一或多個處理器，其能夠被程式化以進行本文別處描述的一或多個操作或製程。

記憶體930包含揮發性及/或非揮發性記憶體。舉例來說，記憶體930可以包含隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）、硬碟機及/或其他類型的記憶體（例如快閃記憶體、磁記憶體及/或光學記憶體）。記憶體930可以包含內記憶體（例如RAM、ROM或硬碟機）及/或可移動記憶體（例如藉由通用序列匯流排（universal serial bus）連接可移動）。記憶體930可以是非暫態電腦可讀取媒體（non-transitory computer-readable medium）。記憶體930儲存與裝置900的操作有關的資訊、指令及/或軟體（例如一或多個軟體應用程序）。在一些實施中，記憶體930包含耦合到一或多個處理器（例如處理器920）的一或多個記憶體，例如藉由匯流排910。

輸入組件940使裝置900能夠接收輸入，例如使用者輸入及/或感測輸入。舉例來說，輸入組件940可以包含觸控螢幕、鍵盤、小鍵盤（keypad）、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀及/或致動器。輸出組件950使裝置900能夠提供輸出，例如藉由顯示器、揚聲器及/或發光二極體。通訊組件960使裝置900能夠藉由有線連接及/或無線連接與其他裝置通訊。舉例來說，通訊組件960可以包含接收器、發射器、收發器、數據機、網路介面卡及/或天線。

裝置900可以進行本文描述的一或多個操作或製程。舉例來說，非暫態電腦可讀取媒體（例如記憶體930）可以儲存一組指令（例如一或多個指令或代碼）以供處理器920執行。處理器920可以進行該組指令以進行本文描述的一或多個操作或製程。在一些實施方式中，由一或多個處理器920執行該組指令使一或多個處理器920及/或裝置900進行本文描述的一或多個操作或製程。在一些實施方式中，使用固線式電路（hardwired circuitry）代替該組指令或與該組指令結合以進行本文描述的一或多個操作或製程。額外地或替代地，處理器920可以被配置為進行本文描述的一或多個操作或製程。因此，本文描述的實施方式不限於固線電路和軟體的任何特定組合。

提供第9圖所示之組件的數量和配置作為範例。相較於第9圖所示之組件，裝置900可以包含額外的組件、更少的組件、不同的組件或不同配置的組件。額外地或替代地，裝置900的一組組件（例如一或多個組件）可以進行一或多個功能，如由裝置900的另一組組件進行的描述。

第10圖是與形成CPODE結構相關的例示性製程1000的流程圖。在一些實施方式中，第10圖的一或多個製程框由一或多個半導體製程工具（例如半導體製程工具102～112中的一或多個）進行。額外地或替代地，可以由裝置900的一或多個組件進行第10圖的一或多個製程框，例如處理器920、記憶體930、輸入組件940、輸出組件950及/或通訊組件960。

如第10圖所示，製程1000可以包含在半導體裝置的虛設閘極結構的一部分中形成凹槽至第一深度並使用第一蝕刻技術（方框1010）。舉例來說，半導體製程工具102～112中的一或多個可以在半導體裝置200的虛設閘極結構210的一部分中形成凹槽614至第一深度（D1）並使用第一蝕刻技術，如上所述。

如第10圖進一步所示，製程1000可以包含在虛設閘極結構的一部分中形成凹槽至第二深度並使用第二蝕刻技術（方框1020）。舉例來說，半導體製程工具102～112中的一或多個可以在虛設閘極結構210的一部分中形成凹槽614至第二深度（D2）並使用第二蝕刻技術，如上所述。

如第10圖進一步所示，製程1000可以包含在將凹槽形成至第二深度之後，在凹槽中形成CPODE結構（方框1030）。舉例來說，半導體製程工具102～112中的一或多個可以在形成凹槽614至第二深度（D2）之後，在凹槽614中形成CPODE結構622，如上所述。

製程1000可以包含額外的實施方式，例如以下描述的及/或結合本文別處描述的一或多個其他製程的任何單個實施方式或實施方式的任何組合。

在第一實施方式中，第一蝕刻技術包含等向性蝕刻技術，並且其中第二蝕刻技術包含非等向性蝕刻技術。在第二實施方式中，單獨或結合第一實施方式，虛設閘極結構210的一部分鄰近半導體裝置200的至少一層間介電層502，並且使用非等向性蝕刻技術在虛設閘極結構210的一部分中形成凹槽614降低蝕刻到位於虛設閘極結構210的底部的至少一層間介電層502中的可能性。在第三實施方式中，單獨或結合第一和第二實施方式中的一或多個，製程1000包含在虛設閘極結構210上方形成硬遮罩層602，在硬遮罩層602上方形成一或多個光阻層（例如層604～608中的一或多個），使用一或多個光阻層在硬遮罩層602中形成圖案612，並基於硬遮罩層602中的圖案612在虛設閘極結構210的一部分中形成凹槽614。

在第四實施方式中，單獨或結合第一至第三實施方式中的一或多個，第一蝕刻技術包含不使用偏壓的第一以電漿為主的技術，並且第二蝕刻技術包含使用偏壓的第二以電漿為主的蝕刻技術。在第五實施方式中，單獨或結合第一至第四實施方式中的一或多個，第一蝕刻操作的第一持續時間小於第二蝕刻操作的第二持續時間，第一蝕刻技術在第一蝕刻操作中用於在虛設閘極結構210的一部分中形成凹槽614至第一深度（D1），第二蝕刻技術在第二蝕刻操作中用於在虛設閘極結構210的一部分中形成凹槽614至第二深度（D2）。在第六實施方式中，單獨或結合第一至第五實施方式中的一或多個，使用第一蝕刻技術移除的虛設閘極結構210的一部分的厚度大於使用第二蝕刻技術移除的虛設閘極結構210的一部分的厚度。

雖然第10圖繪示製程1000的範例框，但在一些實施方式中，相較於第10圖描繪的方框，製程1000包含額外的方框、更少的方框、不同的方框或不同排列的方框。額外地或替代地，可以並行進行兩個或更多個製程1000的方框。

第11圖是與形成CPODE結構相關的例示性製程1100的流程圖。在一些實施方式中，由一或多個半導體製程工具（例如半導體製程工具102～112中的一或多個）進行第11圖的一或多個製程框。額外地或替代地，可以由裝置900的一或多個組件進行第11圖的一或多個製程框，例如處理器920、記憶體930、輸入組件940、輸出組件950及/或通訊組件960。

如第11圖所示，製程1100可以包含在半導體裝置的多晶矽閘極結構的一部分中形成第一凹槽至第一深度並使用以等向性電漿為主的蝕刻技術（方框1110）。舉例來說，半導體製程工具102～112中的一或多個可以在半導體裝置200的多晶矽閘極結構（例如虛設閘極結構210）的一部分中形成第一凹槽614至第一深度（D1）並使用以等向性電漿為主的蝕刻技術，如上所述。

如第11圖進一步所示，製程1100可以包含在多晶矽閘極結構的一部分中形成第一凹槽至第二深度並使用以非等向性電漿為主的蝕刻技術（方框1120）。舉例來說，半導體製程工具102～112中的一或多個可以在多晶矽閘極結構（例如虛設閘極結構210）的一部分中形成第一凹槽614至第二深度（D2）並使用以非等向性電漿為主的蝕刻技術，如上所述。

如第11圖進一步所示，製程1100可以包含經由第一凹槽並在形成第一凹槽至第二深度之後，在半導體裝置的鰭片結構的一部分中及在鰭片結構下方的基底的一部分中形成第二凹槽（方框1130）。舉例來說，半導體製程工具102～112中的一或多個可以經由第一凹槽614並在形成第一凹槽614至第二深度（D2）之後，在半導體裝置200的鰭片結構206的一部分中及鰭片結構206下方的基底204的一部分中形成第二凹槽620，如上所述。

如第11圖進一步所示，製程1100可以包含用絕緣材料填充第一凹槽和第二凹槽（方框1140）。舉例來說，半導體製程工具102～112中的一或多個可以用絕緣材料填充第一凹槽614和第二凹槽620，如上所述。

製程1100可以包含額外的實施方式，例如以下描述的及/或結合本文別處描述的一或多個其他製程的任何單個實施方式或實施方式的任何組合。

在第一實施方式中，第二凹槽620在第二凹槽620的頂部的寬度（Wl）大於在第二凹槽620的底部的寬度。在第二實施方式中，單獨或結合在第一實施方式，多晶矽閘極結構（例如虛設閘極結構210）的一部分鄰近半導體裝置200的至少一源極/汲極區218，並使用以非等向性電漿為主的蝕刻技術在多晶矽閘極結構（例如虛設閘極結構210）的一部分中形成第一凹槽614降低蝕刻到位於多晶矽閘極結構（例如虛設閘極結構210）的底部之至少一源極/汲極區218的可能性。在第三實施方式中，單獨或結合第一和第二實施方式中的一或多個，形成第二凹槽620包含將第二凹槽620形成至第三深度（D3），第三深度（D3）為約150奈米至約180奈米。

在第四實施方式中，單獨或結合第一至第三實施方式中的一或多個，使用以等向性電漿為主的蝕刻技術將第一凹槽614形成至第一深度（Dl）包含使用氟化氮（NF _x）反應物蝕刻多晶矽閘極結構（例如虛設閘極結構210）的一部分。在第五實施方式中，單獨或結合第一至第四實施方式中的一或多個，使用以非等向性電漿為主的蝕刻技術將第一凹槽614形成至第二深度（D2）包含使用氫溴酸（HBr）反應物和氧（O ₂）反應物蝕刻多晶矽閘極結構（虛設閘極結構210）的一部分。在第六實施方式中，單獨或結合第一至第五實施方式中的一或多個，使用以等向性電漿為主的蝕刻技術以形成第一凹槽614至第一深度（D1）的第一蝕刻操作的第一持續時間與使用以非等向性電漿為主的蝕刻技術以形成第一凹槽614至第二深度（D2）的第二蝕刻操作的第二持續時間的比例為約7:10至約1:1。

雖然第11圖繪示製程1100的範例框，但在一些實施方式中，相較於第11圖描繪的方框，製程1100包含額外的方框、更少的方框、不同的方框或不同排列的方框。額外地或替代地，可以並行進行兩個或更多個製程1100的方框。

第12圖是與形成CPODE結構相關的例示性製程1200的流程圖。在一些實施方式中，由一或多個半導體製程工具（例如半導體製程工具102～112中的一或多個）進行第12圖的一或多個製程框。額外地或替代地，可以由裝置900的一或多個組件進行第12圖的一或多個製程框，例如處理器920、記憶體930、輸入組件940、輸出組件950及/或通訊組件960。

如第12圖所示，製程1200可以包含在半導體裝置的虛設閘極結構的一部分上方的硬遮罩層中形成圖案（方框1210）。舉例來說，半導體製程工具102～112中的一或多個可以在半導體裝置200的虛設閘極結構210的一部分上方的硬遮罩層602中形成圖案612，如上所述。

如第12圖中進一步所示，製程1200可以包含基於硬遮罩層中的圖案將虛設閘極結構的一部分蝕刻至第一深度並使用等向性蝕刻技術，以在虛設閘極結構的所述部分中形成凹槽（方框1220）。舉例來說，半導體製程工具102～112中的一或多個可以基於硬遮罩層602中的圖案612將虛設閘極結構210的一部分蝕刻至第一深度（D1）並使用等向性蝕刻技術，以在虛設閘極結構210的所述部分中形成凹槽614，如上所述。

如第12圖進一步所示，製程1200可以包含使用非等向性蝕刻技術蝕刻虛設閘極結構的所述部分以將凹槽從第一深度增加至第二深度（方框1230）。舉例來說，半導體製程工具102～112中的一或多個可以使用非等向性蝕刻技術蝕刻虛設閘極結構210的所述部分以將凹槽614從第一深度（D1）增加至第二深度（D2），如上所述。

如第12圖進一步所示，製程1200可以包含在將凹槽增加至第二深度之後，蝕刻半導體裝置的鰭片結構的一部分和鰭片結構下方的基底的一部分，以將凹槽的一部分從第二深度增加至第三深度（方框1240）。舉例來說，在將凹槽614增加至第二深度（D2）之後，半導體製程工具102～112中的一或多個可以蝕刻半導體裝置200的鰭片結構206的一部分和鰭片結構206下方的基底204的一部分，以將凹槽614的一部分（例如凹槽620）從第二深度（D2）增加至第三深度（D1+D3），如上所述。

如第12圖進一步所示，製程1200可以包含在將凹槽的一部分增加至第三深度之後，在凹槽中形成CPODE結構（方框1250）。舉例來說，半導體製程工具102～112中的一或多個可以在將凹槽的一部分（例如凹槽620）增加至第三深度之後，在凹槽614中（包含在凹槽620中）形成CPODE結構622，如上所述。

製程1200可以包含額外的實施方式，例如以下描述的及/或結合本文別處描述的一或多個其他製程的任何單個實施方式或實施方式的任何組合。

在第一實施方式中，第一深度（D1）大致對應於鰭片結構206的頂部的高度。在第二實施方式中，單獨或結合第一實施方式，第二深度（D2）大致對應於鄰近鰭片結構206之淺溝槽隔離區208的頂表面，並且鰭片結構206的頂部的高度大於淺溝槽隔離區208的頂表面的高度。在第三實施方式中，單獨或結合第一和第二實施方式中的一或多個，在蝕刻凹槽614以將凹槽614從第一深度（D1）增加至第二深度（D2）之後並且在蝕刻鰭片結構206的一部分之前，在凹槽614的底部之凹槽614的寬度為約13奈米至約15奈米。

在第四實施方式中，單獨或結合第一至第三實施方式中的一或多個，虛設閘極結構210的一部分鄰近半導體裝置200的源極/汲極區218和半導體裝置200的層間介電層502，使用非等向性蝕刻技術蝕刻虛設閘極結構210的一部分以將凹槽614從第一深度（D1）增加至第二深度（D2）降低蝕刻到位於虛設閘極結構210的底部之源極/汲極區218中的可能性，並且使用非等向性蝕刻技術蝕刻虛設閘極結構210的一部分以將凹槽614從第一深度（D1）增加至第二深度（D2）降低蝕刻到位於虛設閘極結構210的底部之層間介電層502中的可能性。在第五實施方式中，單獨或結合第一至第四實施方式中的一或多個，等向性蝕刻技術和非等向性蝕刻技術使用不同的反應物。

雖然第12圖繪示製程1200的範例框，但在一些實施方式中，相較於第12圖描繪的方框，製程1200包含額外的方框、更少的方框、不同的方框或不同排列的方框。額外地或替代地，可以並行進行兩個或更多個製程1200的方框。

以此方式，在CPODE凹蝕製程中使用兩步驟蝕刻技術以形成其中要形成CPODE結構的凹槽。兩步驟製程包含使用等向性蝕刻技術進行第一蝕刻操作，其中虛設閘極結構中的凹槽形成至第一深度。然後，使用非等向性蝕刻技術進行第二蝕刻操作以形成第二深度的凹槽。非等向性蝕刻技術的使用造成在第二蝕刻操作中虛設閘極結構的高度定向（例如垂直）蝕刻。非等向性蝕刻技術用於蝕刻虛設閘極結構的底部或其附近的凹槽，其中沿著虛設閘極結構的閘極間隔物可能較弱或不存在。在虛設閘極結構的底部或其附近由非等向性蝕刻技術提供的高度定向蝕刻減少、最小化及/或防止蝕刻進入層間介電層的相鄰部分及/或進入層間介電層的所述部分下方的源極/汲極區中，因為使用非等向性蝕刻技術減少、最小化及/或防止橫向蝕刻。因此，本文描述的技術可以增加半導體裝置的產量、提升半導體裝置的效能及/或降低由蝕刻引起的損壞半導體裝置的可能性。此外，等向性蝕刻和非等向性蝕刻的組合使得能夠快速形成凹槽（例如藉由使用例如等向性蝕刻的相對快速的蝕刻技術將凹槽蝕刻到初始深度），同時（例如藉由使用非等向性蝕刻來蝕刻凹槽的剩餘深度）減少、最小化及/或防止CPODE凹蝕製程中的蝕刻損壞。

如以上更詳細描述的，本文描述的一些實施方式提供一種方法。方法包含在半導體裝置的虛設閘極結構的一部分中形成凹槽至第一深度並使用第一蝕刻技術。方法包含在虛設閘極結構的所述部分中形成凹槽至第二深度並使用第二蝕刻技術。方法包含在形成凹槽至第二深度之後，在凹槽中形成CPODE結構。

在一些實施例中，第一蝕刻技術包含等向性蝕刻技術；以及第二蝕刻技術包含非等向性蝕刻技術。

在一些實施例中，虛設閘極結構的所述部分鄰近半導體裝置的至少一層間介電層；以及使用非等向性蝕刻技術在虛設閘極結構的所述部分中形成凹槽降低蝕刻到位於虛設閘極結構的底部的至少一層間介電層中的可能性。

在一些實施例中，方法更包含在虛設閘極結構上方形成硬遮罩層；在硬遮罩層上方形成一或多個光阻層；使用一或多個光阻層在硬遮罩層中形成圖案；以及基於硬遮罩層中的圖案在虛設閘極結構的所述部分中形成凹槽。

在一些實施例中，第一蝕刻技術包含不使用偏壓的第一以電漿為主的技術；以及第二蝕刻技術包含使用偏壓的第二以電漿為主的蝕刻技術。

在一些實施例中，第一蝕刻操作的第一持續時間小於第二蝕刻操作的第二持續時間，第一蝕刻技術在第一蝕刻操作中用於在虛設閘極結構的所述部分中形成凹槽至第一深度，第二蝕刻技術在第二蝕刻操作中用於在虛設閘極結構的所述部分中形成凹槽至第二深度。

在一些實施例中，使用第一蝕刻技術移除的虛設閘極結構的所述部分的厚度大於使用第二蝕刻技術移除的虛設閘極結構的所述部分的厚度。

如以上更詳細描述的，本文描述的一些實施方式提供一種方法。方法包含在半導體裝置的多晶矽閘極結構的一部分中形成第一凹槽至第一深度並使用以等向性電漿為主的蝕刻技術。方法包含在多晶矽閘極結構的所述部分中形成第一凹槽至第二深度並使用以非等向性電漿為主的蝕刻技術。方法包含經由第一凹槽並在形成第一凹槽至第二深度之後，在半導體裝置的鰭片結構的一部分中及鰭片結構下方的基底的一部分中形成第二凹槽。方法包含用絕緣材料填充第一凹槽和第二凹槽。

在一些實施例中，第二凹槽在第二凹槽的頂部的寬度大於在第二凹槽的底部的寬度。

在一些實施例中，多晶矽閘極結構的所述部分鄰近半導體裝置的至少一源極/汲極區；以及使用以非等向性電漿為主的蝕刻技術在多晶矽閘極結構的所述部分中形成第一凹槽降低蝕刻到位於多晶矽閘極結構的底部之至少一源極/汲極區的可能性。

在一些實施例中，形成該第二凹槽包含將第二凹槽形成至第三深度，第三深度為約150奈米至約180奈米。

在一些實施例中，使用以等向性電漿為主的蝕刻技術將第一凹槽形成至第一深度包含使用氟化氮（NF _x）反應物蝕刻多晶矽閘極結構的所述部分。

在一些實施例中，使用以非等向性電漿為主的蝕刻技術將第一凹槽形成至第二深度包含使用氫溴酸反應物和氧反應物蝕刻多晶矽閘極結構的所述部分。

在一些實施例中，使用以等向性電漿為主的蝕刻技術以形成第一凹槽至第一深度的第一蝕刻操作的第一持續時間與使用以非等向性電漿為主的蝕刻技術以形成第一凹槽至第二深度的第二蝕刻操作的第二持續時間的比例為約7:10至約1:1。

如以上更詳細描述的，本文描述的一些實施方式提供一種方法。方法包含在半導體裝置的虛設閘極結構的一部分上方的硬遮罩層中形成圖案。方法包含基於硬遮罩層中的圖案將虛設閘極結構的所述部分蝕刻至第一深度並使用等向性蝕刻技術，以在虛設閘極結構的所述部分中形成凹槽。方法包含使用非等向性蝕刻技術蝕刻虛設閘極結構的所述部分，以將凹槽從第一深度增加至第二深度。方法包含在將凹槽增加至第二深度之後，蝕刻半導體裝置的鰭片結構的一部分和鰭片結構下方的基底的一部分，以將凹槽的一部分從第二深度增加至第三深度。方法包含在將凹槽的所述部分增加至第三深度之後，在凹槽中形成CPODE結構。

在一些實施例中，第一深度大致對應於鰭片結構的頂部的高度。

在一些實施例中，第二深度大致對應於鄰近鰭片結構之淺溝槽隔離區的頂表面；以及鰭片結構的頂部的高度大於淺溝槽隔離區的頂表面的高度。

在一些實施例中，在蝕刻凹槽以將凹槽從第一深度增加至第二深度之後並且在蝕刻鰭片結構的所述部分之前，在凹槽的底部之凹槽的寬度為約13奈米至約15奈米。

在一些實施例中，虛設閘極結構的所述部分鄰近半導體裝置的源極/汲極區和半導體裝置的層間介電層；使用非等向性蝕刻技術蝕刻虛設閘極結構的所述部分以將凹槽從第一深度增加至第二深度降低蝕刻到位於虛設閘極結構的底部之源極/汲極區中的可能性；以及使用非等向性蝕刻技術蝕刻虛設閘極結構的所述部分以將凹槽從第一深度增加至第二深度降低蝕刻到位於虛設閘極結構的底部之層間介電層中的可能性。

在一些實施例中，等向性蝕刻技術和非等向性蝕刻技術使用不同的反應物。

以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。

100:環境 102:沉積工具 104:曝光工具 106:顯影工具 108:蝕刻工具 110:平坦化工具 112:鍍覆工具 114:晶圓/晶粒傳輸工具 200:半導體裝置 202:裝置區 204:基底 206:鰭片結構 208:淺溝槽隔離區 210:虛設閘極結構 212:多晶矽層 214:硬遮罩層 216:閘極間隔物 218:源極/汲極區 220:鰭片側壁間隔物 300,400,500,600,700,800:實施方式 302:淺溝槽隔離層 402:密封間隔層 404:塊體間隔層 406,614,620:凹槽 502:層間介電層 504:喇叭狀部分 602:硬遮罩層 604:底層 606:中間層 608:頂層 610:切割多晶區 612:圖案 616,618:電漿 622:CPODE結構 702,802:開口 704:閘極結構 706:高介電常數介電層 708:功函數調整層 710:金屬電極結構 804:預清潔劑 806:導電結構 900:裝置 910:匯流排 920:處理器 930:記憶體 940:輸入組件 950:輸出組件 960:通訊組件 1000,1100,1200:製程 1010,1020,1030,1040,1110,1120,1130,1140,1210,1220:方框 1230,1240,1250:方框 A-A,B-B,C-C:剖面 D1:第一深度 D2:第二深度 D3:深度 W1:寬度

藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是可以在其中實施本文描述的系統及/或方法的例示性環境的示意圖。 第2圖是本文描述的例示性半導體裝置的區域的示意圖。 第3A～3D、4A～4C和5A～5C圖是本文描述的例示性實施方式的示意圖。 第6A～6N圖是形成本文描述的氧化物界定邊緣上連續多晶矽（continuous polysilicon on oxide definition edge，CPODE）結構的例示性實施方式的示意圖。 第7A、7B和8A～8C圖是本文描述的例示性實施方式的示意圖。 第9圖是本文描述的第1圖的一或多個裝置之例示性組件的示意圖。 第10～12圖是與形成本文描述的CPODE結構相關的例示性製程的流程圖。

202:裝置區

204:基底

206:鰭片結構

210:虛設閘極結構

218:源極/汲極區

502:層間介電層

600:實施方式

622:CPODE結構

A-A:剖面

Claims (10)

1. 一種半導體裝置的形成方法，包括：在一半導體裝置的一虛設閘極結構的一部分中形成一凹槽至一第一深度並使用一第一蝕刻技術，其中該虛設閘極結構位於一隔離區上方；在該虛設閘極結構的該部分中形成該凹槽至一第二深度以暴露出該隔離區並使用一第二蝕刻技術；以及在形成該凹槽至該第二深度之後，在該凹槽中形成氧化物界定邊緣上連續多晶矽結構。
2. 如請求項1之半導體裝置的形成方法，其中使用該第一蝕刻技術移除的該虛設閘極結構的該部分的厚度大於使用該第二蝕刻技術移除的該虛設閘極結構的該部分的厚度。
3. 一種半導體裝置的形成方法，包括：在一半導體裝置的一多晶矽閘極結構的一部分中形成一第一凹槽至一第一深度並使用以等向性電漿為主的蝕刻技術；在該多晶矽閘極結構的該部分中形成該第一凹槽至一第二深度並使用以非等向性電漿為主的蝕刻技術；經由該第一凹槽並在形成該第一凹槽至該第二深度之後，在該半導體裝置的一鰭片結構的一部分中及該鰭片結構下方的一基底的一部分中形成一第二凹槽；以及用一絕緣材料填充該第一凹槽和該第二凹槽。
4. 如請求項3之半導體裝置的形成方法，其中使用該以等向性電漿為主的蝕刻技術將該第一凹槽形成至該第一深度包括： 使用氟化氮(NF_x)反應物蝕刻該多晶矽閘極結構的該部分。
5. 如請求項4之半導體裝置的形成方法，其中使用該以非等向性電漿為主的蝕刻技術將該第一凹槽形成至該第二深度包括：使用氫溴酸反應物和氧反應物蝕刻該多晶矽閘極結構的該部分。
6. 如請求項3至5中任一項之半導體裝置的形成方法，其中使用該以等向性電漿為主的蝕刻技術以形成該第一凹槽至該第一深度的一第一蝕刻操作的一第一持續時間與使用該以非等向性電漿為主的蝕刻技術以形成該第一凹槽至該第二深度的一第二蝕刻操作的一第二持續時間的比例為約7：10至約1：1。
7. 一種半導體裝置的形成方法，包括：在一半導體裝置的一虛設閘極結構的一部分上方的一硬遮罩層中形成圖案；基於該硬遮罩層中的該圖案將該虛設閘極結構的該部分蝕刻至一第一深度並使用等向性蝕刻技術，以在該虛設閘極結構的該部分中形成一凹槽；使用非等向性蝕刻技術蝕刻該虛設閘極結構的該部分，以將該凹槽從該第一深度增加至一第二深度；在將該凹槽增加至該第二深度之後，蝕刻該半導體裝置的一鰭片結構的一部分和該鰭片結構下方的一基底的一部分，以將該凹槽的一部分從該第二深度增加至一第三深度；以及在將該凹槽的該部分增加至該第三深度之後，在該凹槽中形成氧化物界定邊緣上連續多晶矽結構。
8. 如請求項7之半導體裝置的形成方法，其中該第一深度對應於該鰭片結構的頂部的高度。
9. 如請求項8之半導體裝置的形成方法，其中該第二深度對應於鄰近該鰭片結構之一淺溝槽隔離區的頂表面；以及其中該鰭片結構的該頂部的該高度大於該淺溝槽隔離區的該頂表面的該高度。
10. 如請求項7至9中任一項之半導體裝置的形成方法，其中該虛設閘極結構的該部分鄰近該半導體裝置的一源極/汲極區和該半導體裝置的一層間介電層。

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