TW202343586A - 半導體結構與其形成方法 - Google Patents

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Abstract

在沉積釕之後，退火金屬閘極及/或中段結構的釕以減少甚至消除縫隙。由於退火減少或移除沉積的釕中的縫隙，金屬閘極及/或中斷結構的電阻降低而增加電性效能。此外對金屬閘極而言，退火可產生更一致的沉積輪廓，其可使時間控制的蝕刻製程產生更一致的閘極高度。如此一來，蝕刻後的更多金屬閘極可作用，其可在製造電子裝置時增加良率。

Description

半導體結構與其形成方法
本發明實施例關於半導體結構，更特別關於退火閘極結構或導電結構的釕以減少或消除其縫隙。
隨著半導體裝置的製造方法進展與技術製程節點尺寸縮小，短通道效應如熱載子劣化、能障降低、量子限制、與其他問題將影響電晶體。此外，隨著電晶體的閘極長度縮小以用於較小的技術節點，將增加源極/汲極電子穿隧，其亦增加電晶體的關閉電流(比如在電晶體關閉時流動穿過電晶體通道的電流)。矽/矽鍺奈米結構電晶體如奈米線、奈米片、與全繞式閘極裝置可能克服較小技術節點的短通道效應。奈米結構電晶體相對於其他種類的電晶體，為減少短通道效應與增加載子遷移率的有效結構。
此處所述的一些實施方式提供半導體結構。半導體結構包括多個奈米結構通道，位於半導體基板上並沿著垂直於半導體基板的方向配置。半導體結構更包括閘極結構，包覆每一奈米結構通道，其中閘極結構包括釕，且釕中實質上無縫隙。
此處所述的一些實施方式提供半導體結構的形成方法。方法包括形成閘極結構以包覆多個奈米結構通道。方法更包括進行退火以減少或移除閘極結構中的一或多個縫隙。方法包括回蝕刻閘極結構，以露出至少一鰭狀結構的至少一側。
此處所述的一些實施方式提供半導體結構的形成方法。方法包括蝕刻凹陷於閘極接點或源極/汲極接點上的介電層中。方法更包括形成導電結構於凹陷中。方法包括進行退火以減少或移除導電結構中的一或多個縫隙。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
以下揭露的內容提供許多不同的實施例或實例以實施本案的不同特徵。以下揭露的內容說明各個構件及其排列方式的特定例子以簡化說明。這些特定例子並非用以侷限本發明實施例。舉例來說，若本發明實施例說明第一結構形成於第二結構之上，即表示其第一結構可能與第二結構直接接觸，或額外結構可能形成於第一結構與第二結構之間，使第一結構與第二結構未直接接觸。此外，本發明多種例子可重複標號以簡化說明或使說明清楚，並不代表多種實施例及/或設置中具有相同標號的結構具有同樣的相對關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
在一些例子中，減少鰭狀場效電晶體的幾何與尺寸特性，可能降低鰭狀場效電晶體的效能。舉例來說，隨著鰭狀場效電晶體技術製程節點縮小，鰭狀場效電晶體中的短通道效應(如汲極誘發能障下降)可能增加。隨著鰭狀場效電晶體的閘極長度減少，可能額外或替代地增加鰭狀場效電晶體中的電子穿隧與漏電流。
奈米結構電晶體(如奈米線電晶體、奈米片電晶體、全繞式閘極電晶體、多橋通道電晶體、奈米帶電晶體、及/或其他種類的奈米結構電晶體)可克服鰭狀場效電晶體的一或多個上述缺點。在奈米結構電晶體中，釕因低電阻而常用於金屬閘極與中段接點插塞(亦可視作第零內連線或金屬化層)。在含有釕接點的電子裝置中，低電阻可提供較低的電阻/電容時間常數與較快的訊號傳播。此外，釕具有耐熱性且耐電性劣化，其可改善電子裝置的壽命。
通常採用原子層沉積製程沉積釕。綜上所述，釕沉積於凹陷中，以形成金屬閘極與中段結構。此外，釕形成於凹陷周圍的介電材料上。綜上所述，蝕刻多餘的釕以嘗試達到一致的閘極高度。在自對準接點製程中，蝕刻為時間控制的製程，因為介電材料上沒有蝕刻停止層以停止蝕刻。然而釕通常流入凹陷，使縫隙存在。此縫隙減少含有釕接點的電子裝置的電性效能。此外，縫隙造成不一致的沉積輪廓，使時間控制的蝕刻製程無法產生一致的閘極高度。如此一來，一些金屬閘極接點插塞將無法作用，在產生電子裝置時減少良率。
此處所述的一些實施方式可提供奈米結構電晶體與其形成方法。在一些實施方式中，沉積釕之後可退火釕，以減少或甚至消除縫隙。由於退火可減少或移除沉積的釕中的縫隙，因此可減少電阻而增加電性效能。此外，對金屬閘極而言，退火可產生更一致的沉積輪廓，其造成時間控制的蝕刻製程產生一致的閘極高度。如此一來，蝕刻後的更多金屬閘極可作用，其可在產生電子裝置時增加良率。
圖1係一例中，可實施此處所述的系統及/或方法於其中的環境100。如圖1所示，環境100的例子可包含多個半導體製程工具如沉積工具102至電鍍工具112與晶圓/晶粒傳輸工具114。多個半導體製程工具如沉積工具102至電鍍工具112可包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、及/或其他種類的半導體製程工具。環境100的例子中所含的工具，可包含於半導體清潔室、半導體代工廠、半導體加工廠、半導體製造廠、及/或類似物中。
沉積工具102為半導體製程工具，其包括半導體製程腔室與一或多個裝置，可沉積多種材料至基板上。在一些實施方式中，沉積工具102包括旋轉塗佈工具，其可沉積光阻層於基板如晶圓上。在一些實施方式中，沉積工具102包括化學氣相沉積工具，比如電漿輔助化學氣相沉積工具、高密度電漿化學氣相沉積工具、次壓化學氣相沉積工具、低壓化學氣相沉積工具、原子層沉積工具、電漿輔助原子層沉積工具、或另一種類的化學氣相沉積工具。在一些實施方式中，沉積工具102包括物理氣相沉積工具，比如濺鍍工具或另一種物理氣相沉積工具。在一些實施例中，沉積工具102包括磊晶工具，其設置以磊晶成長裝置的層狀物及/或區域。在一些實施方式中，環境100的例子包括多種沉積工具102。
曝光工具104為半導體製程工具，其可曝光光阻層至射線源如紫外光源(比如深紫外光源、極紫外光源、及/或類似光源)、X光源、電子束源、及/或類似射線源。曝光工具104可曝光光阻層至射線源，使圖案自光罩轉移至光阻層。圖案可包含一或多個半導體裝置層圖案以用於形成一或多個半導體裝置、可包含圖案以形成半導體裝置的一或多個結構、可包含圖案以用於蝕刻半導體裝置的多種部分，及/或可包含類似圖案。在一些實施方式中，曝光工具104包含掃描機、步進機、或類似種類的曝光工具。
顯影工具106為半導體製程工具，其可顯影已曝光至射線源的光阻層，以顯影自曝光工具104轉移至光阻層的圖案。在一些實施方式中，顯影工具106可移除光阻層的未曝光部分以顯影圖案。在一些實施方式中，顯影工具106可移除光阻層的曝光部分以顯影圖案。在一些實施方式中，顯影工具106採用化學顯影劑溶解光阻層的曝光部分或未曝光部分以顯影圖案。
蝕刻工具108為半導體製程工具，其可蝕刻基板、晶圓、或半導體裝置的多種材料。舉例來說，蝕刻工具108可包含濕蝕刻工具、乾蝕刻工具、及/或類似物。在一些實施方式中，蝕刻工具108包括填有蝕刻劑的腔室，而基板置於腔室中一段特定時間，以移除特定量的基板的一或多個部分。在一些實施方式中，蝕刻工具108蝕刻基板的一或多個部分的方法，可採用電漿蝕刻或電漿輔助蝕刻，其可關於採用離子化氣體以等向或方向性地蝕刻一或多個部分。
平坦化工具110為半導體製程工具，其可研磨或平坦化晶圓或半導體裝置的多種層狀物。舉例來說，平坦化工具110可包含化學機械平坦化工具及/或另一種平坦化工具，其可研磨或平坦化沉積或電鍍的材料的表面或層狀物。平坦化工具110可由化學與機械力的組合(比如化學蝕刻與自由磨料研磨)，研磨或平坦化半導體裝置的表面。平坦化工具110可採用磨料與腐蝕性化學研磨液搭配研磨墊與固定環(其直徑通常大於半導體裝置)。動態研磨頭可將研磨墊與半導體裝置壓在一起，而固定環可固定研磨墊與半導體裝置。動態研磨頭可依不同旋轉軸旋轉，以移除材料並使半導體裝置的不規則形貌一致化，使半導體裝置平滑或平坦。
電鍍工具112為半導體製程工具，其可電鍍一或多種金屬至基板(如晶圓、半導體裝置、及/或類似物)或其部分。舉例來說，電鍍工具112可包含電鍍銅裝置、電鍍鋁裝置、電鍍鎳裝置、電鍍錫裝置、電鍍化合物材料或合金(如錫銀、錫鉛、及/或類似物)的裝置、及/或電鍍一或多種其他種類的導電材料、金屬、及/或類似種類的材料所用的電鍍裝置。
晶圓/晶粒傳輸工具114包括可動機器人、機械手臂、電車或軌道車、懸掛搬運系統、自動材料處理系統、及/或另一種裝置，其設置以傳輸基板及/或半導體裝置於半導體製程工具如沉積工具102至電鍍工具112之間，設置以傳輸基板及/或半導體裝置於相同半導體製程工具的製程腔室之間、及/或設置以自其他位置(比如晶圓架、儲存室、及/或類似位置)傳輸出基板及/或半導體裝置或傳輸基板及/或半導體裝置至其他位置。在一些實施方式中，晶圓/晶粒傳輸工具114可為程式化的裝置，其設置為沿著特定路徑移動及/或半自動或全自動地操作。在一些實施方式中，環境100包括多個晶圓/晶粒傳輸工具114。
舉例來說，晶圓/晶粒傳輸工具114可包含於集束工具或含有多個製程腔室的另一種工具中，且可設置以傳輸基板及/或半導體裝置於製程腔室之間、傳輸基板及/或半導體裝置於製程腔室與緩衝區之間、傳輸基板及/或半導體裝置於製程腔室與界面工具如設備前端模組之間、傳輸基板及/或半導體裝置於製程腔室與傳輸載體如前開式晶圓傳送盒之間、及/或類似用途。在一些實施方中，晶圓/晶粒傳輸工具114可包含於多腔室(或集束)的沉積工具102中，其可包含預清潔製程腔室(用於自基板及/或半導體裝置清潔或移除氧化物、氧化、及/或其他種類的汙染或副產物)與多種沉積製程腔室(如沉積不同種類的材料所用的製程腔室，或進行不同種類的沉積步驟所用的製程腔室)。在這些實施方式中，晶圓/晶粒傳輸工具114設置以傳輸基板及/或半導體裝置於沉積工具102的製程腔室之間，而不在沉積工具102中的製程步驟之間及/或製程腔室之間破真空(或至少部分地破真空)，如此處所述。
圖1所示的裝置數目與配置僅為舉例。實際上，可具有額外裝置、較少裝置、不同裝置、或不同於圖1所示的配置的裝置。此外，可在單一裝置中實施圖1所示的兩個或多個裝置，或圖1所示的單一裝置可由多個分散的裝置所實施。環境100的一組裝置(一或多個裝置)可額外或替代地進行環境100的另一組裝置所進行的一或多個功能。
圖2A係一例中，此處所述的半導體裝置200的圖式。半導體裝置200包括一或多個電晶體。一或多個電晶體可包括奈米結構電晶體如奈米線電晶體、奈米片電晶體、全繞式閘極電晶體、多橋通道電晶體、奈米帶電晶體、及/或其他種類的奈米結構電晶體。半導體裝置200可包括一或多個圖2A未顯示的額外裝置、結構、及/或層狀物。舉例來說，半導體裝置200可包括額外層狀物及/或晶粒形成於圖2A所示的半導體裝置200的部分之上及/或之下的層狀物上。可額外或替代地形成一或多個額外半導體結構及/或半導體裝置於含有半導體裝置(如圖2A所示的半導體裝置200)的電子裝置或積體電路的相同層中。圖3A至10H係圖2A所示的半導體裝置200的多種部分的剖視圖，並對應形成半導體裝置200的奈米結構電晶體的多種製程階段。
半導體裝置200形成於半導體基板上。半導體基板包括矽基板、含矽材料所形成的基板、III-V族半導體化合物材料基板如砷化鎵基板、絕緣層上矽基板、鍺基板、矽鍺基板、碳化矽基板、或另一種半導體基板。半導體基板可包括多種層狀物，包括導電或絕緣層形成於半導體基板上。半導體基板可包括半導體化合物及/或半導體合金。半導體基板可包括多種摻雜設置，以符合一或多個設計參數。舉例來說，可形成不同的摻雜輪廓(如n型井或p型井)於半導體基板上的區域中，而區域設計為用於不同裝置型態(比如p型金氧半奈米結構電晶體或n型金氧半奈米結構電晶體)。合適摻雜法可包括離子佈植摻質及/或擴散製程。此外，半導體基板可包括磊晶層(其可應變以增進效能)，及/或具有其他合適的增進結構。半導體基板可包括半導體晶圓的一部分，而其他半導體裝置可形成其上。
平台區210包含於半導體基板上(及/或延伸高於半導體基板)。平台區210提供的結構上可形成半導體裝置200的奈米結構，比如奈米結構通道、包覆每一奈米結構通道的奈米結構閘極部分、犧牲奈米結構、及/或其他奈米結構。在一些實施方式中，一或多個平台區210形成於鰭狀結構(如矽鰭狀結構)之中及/或自鰭狀結構形成，而鰭狀結構形成於半導體基板中。平台區210可包括與半導體基板相同的材料，且可由半導體基板形成。在一些實施方式中，摻雜平台區210以形成不同型態的奈米結構電晶體如p型奈米結構電晶體及/或n型奈米結構電晶體。在一些實施方式中，平台區210包括矽或其他半導體元素如鍺。在一些實施方式中，平台區210包括半導體合金材料如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、或上述之組合。
平台區210的製作方法為合適的半導體製程技術，比如遮罩、光微影、蝕刻製程、及/或其他製程。舉例來說，鰭狀結構的形成方法可為蝕刻半導體基板的一部分，以形成凹陷於半導體基板中。接著將隔離材料填入凹陷，並回蝕刻或凹陷化隔離材料以形成淺溝槽隔離區215於半導體基板之上與鰭狀結構之間。源極/汲極凹陷可形成於鰭狀結構中，造成平台區210形成於源極/汲極凹陷之間。然而亦可採用其他製作技術以形成淺溝槽隔離區215及/或平台區210。
淺溝槽隔離區215可電性隔離相鄰的鰭狀結構，且可提供半導體裝置200的其他層及/或結構形成其上的層狀物。淺溝槽隔離區215可包括介電材料如氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃、低介電常數的介電材料、及/或另一合適的絕緣材料。淺溝槽隔離區215可包括多層結構，比如具有一或多個襯墊層。
半導體裝置200包括多個奈米結構通道220，其延伸於源極/汲極區225之間並電性耦接至源極/汲極區225。奈米結構通道220的配置方向近似垂直於半導體基板。換言之，奈米結構通道220垂直配置或堆疊於半導體基板上。
奈米結構通道220包括矽為主的奈米結構(如奈米片、奈米線、或其他結構)，其可作為半導體裝置200的奈米結構電晶體的半導體通道。在一些實施方式中，奈米結構通道220可包括矽鍺或另一種矽為主的材料。源極/汲極區225包括矽與一或多種摻質，比如p型材料(如硼、鍺、或其他p型材料)、n型材料(如磷、砷、或其他n型材料)、及/或另一種摻質。綜上所述，半導體裝置200可包括p型金氧半奈米結構電晶體，其包括p型源極/汲極區225；n型金氧半奈米結構電晶體，其包括n型源極/汲極區225；及/或其他種類的奈米結構電晶體。
在一些實施方式中，緩衝區包含於源極/汲極區225與半導體基板上的鰭狀結構之間的源極/汲極區225之下。緩衝區可提供隔離於源極/汲極區225與相鄰的平台區210之間。緩衝區可減少、最小化、及/或避免電子穿入平台區210 (而非穿過奈米結構通道220，進而減少漏電流)及/或減少、最小化、及/或避免摻質自源極/汲極區225至平台區210中(其可減少短通道效應)。
蓋層可包含於源極/汲極區225之上。蓋層可包括矽、矽鍺、摻雜的矽、摻雜的矽鍺、及/或另一材料。蓋層可減少摻質擴散，並在形成接點之前的半導體裝置200所用的半導體製程步驟中保護源極/汲極區225。此外，蓋層有助於形成金屬-半導體(如矽化物)的合金。
至少一組奈米結構通道220延伸穿過一或多個閘極結構240。閘極結構240的組成可為一或多種金屬材料、一或多種高介電常數的材料、及/或一或多種其他種類的材料。在一些實施方式中，虛置閘極結構(如多晶矽閘極結構或另一種閘極結構)可形成於閘極結構240之後形成的位置中，因此可在形成閘極結構240之前形成半導體裝置200的一或多個其他層及/或結構。這可在形成一或多種層及/或結構時，減少及/或避免損傷閘極結構240。接著進行置換閘極製程以移除虛置閘極結構，並以閘極結構240 (如置換閘極結構)取代虛置閘極結構。
如圖2A所示，閘極結構240的部分以交錯的垂直配置方式，形成於成對的奈米結構通道220之間。換言之，半導體裝置200包括交錯的奈米結構通道220與閘極結構240的部分的一或多個垂直堆疊，如圖2A所示。在此方式中，閘極結構240可包覆相關的奈米結構通道220的所有側，以增加對奈米結構通道220的控制、增加半導體裝置200的奈米結構電晶體所用的驅動電流、並減少半導體裝置的奈米結構電晶體的短通道效應。
半導體裝置200的兩個或更多奈米尺寸電晶體之間，可共用一些源極/汲極區225與閘極結構240。在這些實施方式中，一或多個源極/汲極區225與閘極結構240可連接或耦接至多個奈米結構通道220，如圖2A所示的例子。這可使單一的閘極結構240與一對源極/汲極區225控制多個奈米結構通道220。
內側間隔物可包含於源極/汲極區225與相鄰的閘極結構240之間。具體而言，內側間隔物可包含於源極/汲極區225與閘極結構240包覆多個奈米結構通道220的部分之間。內側間隔物包含於閘極結構240包覆多個奈米結構通道220的部分的末端上。內側間隔物包含於相鄰的奈米結構通道220的末段部分之間的空洞中。內側間隔物可降低寄生電容並保護源極/汲極區225免於奈米片釋放步驟的蝕刻，而奈米片釋放步驟可移除奈米結構通道220之間的犧牲奈米片。內側間隔物包括氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽、及/或另一介電材料。
在一些實施方式中，半導體裝置200包括混合鰭狀結構。混合鰭狀結構亦可視作虛置鰭狀物、混合鰭狀物、非主動鰭狀物、或類似物。混合鰭狀結構可包含於相鄰的源極/汲極區225之間、閘極結構240的部分之間、相鄰的奈米結構通道220的堆疊之間、及/或類似物之間。混合鰭狀結構的延伸方向近似垂直於閘極結構240。
混合鰭狀結構設置以提供電性隔離於半導體裝置200中包含的一或多個結構及/或構件之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於兩個或更多奈米結構通道220的堆疊之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於兩個或更多源極/汲極區225之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於兩個或更多閘極結構或者閘極結構的兩個或更多部分之間。在一些實施方式中，混合鰭狀結構設置以提供電性隔離於源極/汲極區225與閘極結構240之間。
混合鰭狀結構可包括多種介電材料。混合鰭狀結構可包括一或多種低介電常數的介電材料(如氧化矽、氮化矽、及/或類似物)與一或多種高介電常數的介電材料(如氧化鉿及/或其他高介電常數的介電材料)的組合。
半導體裝置200亦可包括層間介電層250於淺溝槽隔離區215上。層間介電層250可視作第零層間介電層。層間介電層250圍繞閘極結構240以提供電性隔離及/或絕緣於閘極結構240、源極/汲極區225、及/或其他結構之間。可形成導電結構如接點及/或內連線穿過層間介電層250至源極/汲極區225與閘極結構240，以控制源極/汲極區225與閘極結構240。
圖2B係一例中，此處所述的半導體裝置200所用的退火製程的例子。如圖2B所示，半導體裝置200亦可包括層間介電層250。層間介電層250圍繞閘極結構240以提供電性隔離及/或絕緣於閘極結構240之間。
如圖2B所示，閘極結構240的形成方法可為沉積釕至半導體裝置200中。綜上所述，縫隙形成於釕中。如圖2B所示，縫隙260的高度H1為近似1 nm至近似100 nm。此外，縫隙260的寬度可為近似1.6 nm至近似2.2 nm。縫隙260在金屬閘極回蝕刻程序中(如圖11相關的所述說明)可能造成過蝕刻。
綜上所述，如圖2B所示，可在沉積釕之後退火釕。在一些實施方式中，可採用氬氣、氮氣、及/或氫氣的氛圍進行退火。如此一來，退火步驟可退火釕而不造成半導體裝置200的其他材料與氛圍反應。退火的溫度可為近似300˚C至近似500˚C。選擇不大於500˚C的退火溫度可節省能量，且可退火釕而不造成半導體裝置200的其他材料熔融或流動。選擇至少300˚C的退火溫度可使晶粒再成長於釕中(如圖10F相關的所述說明)。
在一些實施方式中，退火的時間可為近似10分鐘至近似1小時。藉由選擇至少10分鐘的退火，可使晶粒再成長於釕中(如圖10F相關的所述說明)。藉由選擇不大於1小時的退火可節省能量，且可退火釕而不造成半導體裝置200的其他材料熔融或流動。
藉由退火釕以移除縫隙，可在金屬閘極回蝕刻時避免過蝕刻。綜上所述，可減少擊穿缺陷(如圖11相關的所述說明)，以在製造半導體裝置200時改善良率。
如上所述，提供圖2A及2B作為例子。其他例子可不同於圖2A及2B所示的例子。
圖3A及3B係一例中，此處所述的鰭狀物形成製程的實施方式300的圖式。實施方式300的例子包括形成半導體裝置200或其部分所用的鰭狀結構的例子。半導體裝置200可包括圖3A及3B未顯示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒，形成於圖3A及3B所示的半導體裝置200的部分之上及/或之下的層狀物上。一或多個額外半導體結構及/或半導體裝置，可額外或替代地形成於含有半導體裝置200的電子裝置的相同層中。
圖3A顯示半導體裝置200的透視圖，與沿著透視圖中的剖面A-A的剖視圖。如圖3A所示，進行半導體裝置200的製程，其與半導體基板205相關。形成層狀堆疊305於半導體基板205上。層狀堆疊305可視作超晶格。在一些實施方式中，在形成層狀堆疊305之前進行與半導體基板205相關的一或多個步驟。舉例來說，可進行抗擊穿佈植步驟。可在半導體基板205的一或多個區域中進行抗擊穿佈植步驟，而奈米結構通道220將形成於這些區域上。舉例來說，進行抗擊穿佈植步驟可減少及/或避免擊穿或不想要的擴散至半導體基板205中。
層狀堆疊305包括多個交錯層，其配置方向近似垂直於半導體基板205。舉例來說，層狀堆疊305包括垂直交錯的第一層310與第二層315位於半導體基板205上。圖3A所示的第一層310的數量與第二層315的數量用於舉例，且第一層310的其他數量與第二層315的其他數量亦屬本發明實施例的範疇。在一些實施方式中，第一層310與第二層315的厚度不同。舉例來說，第二層315的厚度可大於第一層310的厚度。在一些實施方式中，第一層310 (或一組第一層310)的厚度為近似4奈米至近似7奈米。在一些實施方式中，第二層315 (或一組第二層315)的厚度為近似8奈米至近似12奈米。然而第一層310所用的其他厚度數值與第二層315所用的其他厚度數值亦屬本發明實施例的範疇。
第一層310包括第一材料組成，而第二層315包括第二材料組成。在一些實施方式中，第一材料組成與第二材料組成相同。在一些實施方式中，第一材料組成與第二材料組成不同。舉例來說，第一層310可包括矽鍺，而第二層315可包括矽。在一些實施例中，第一材料組成與第二材料組成的氧化速率及/或蝕刻選擇性不同。
如此處所述，可對第二層315進行製程，以形成半導體裝置200之後形成的奈米結構電晶體所用的奈米結構通道220。第一層310為犧牲奈米結構且最後將移除，其可用於定義相鄰的奈米結構通道220之間的垂直距離，以用於半導體裝置200之後形成的閘極結構240。綜上所述，第一層310可視作犧牲層，而第二層315可視作通道層。
沉積工具102沉積及/或成長層狀堆疊305的交錯層，以包含奈米結構(如奈米片)於半導體基板205上。舉例來說，沉積工具102磊晶成長交錯層。然而可採用其他製程以形成層狀堆疊305的交錯層。磊晶成長層狀堆疊305的交錯層的方法，可為分子束磊晶製程、有機金屬化學氣相沉積製程、及/或另一合適的磊晶成長製程。在一些實施方式中，磊晶成長的層狀物如第二層315所含的材料與半導體基板205的材料相同。在一些實施方式中，第一層310及/或第二層315包含的材料不同於半導體基板205的材料。如上所述，一些實施例中的第一層310包括磊晶成長的矽鍺層，而第二層315包括磊晶成長的矽層。第一層310及/或第二層315可改為包括其他材料如鍺、半導體化合物材料(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、或銻化銦)、半導體合金材料(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、或磷砷化鎵銦)、及/或上述之組合。第一層310的材料及/或第二層315的材料選擇，可提供不同的氧化特性、不同的蝕刻選擇特性、及/或其他特性。
如圖3A所示，沉積工具102可形成一或多個額外層於層狀堆疊305上。舉例來說，硬遮罩層320可形成於層狀堆疊305上(比如層狀堆疊305的最頂部第二層315上)。在另一例中，蓋層325可形成於硬遮罩層320上。在另一例中，可形成含有氧化物層330與氮化物層335的另一硬遮罩層於蓋層325上。一或多個硬遮罩層如硬遮罩層320、蓋層325、與氧化物層330可用於形成半導體裝置200的一或多個結構。氧化物層330可作為層狀堆疊與氮化物層335之間的黏著層，且可做為蝕刻氮化物層335所用的蝕刻停止層。一或多個硬遮罩層如硬遮罩層320、蓋層325、與氧化物層330可包括矽鍺、氮化矽、氧化矽、及/或另一材料。蓋層325可包括矽及/或另一材料。在一些實施方式中，蓋層325的組成材料與半導體基板205相同。在一些實施方式中，一或多個額外層的形成方法為熱成長、化學氣相沉積、物理氣相沉積、原子層沉積、及/或另一沉積技術。
圖3B顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖3B所示，蝕刻層狀堆疊305與半導體基板205以移除層狀堆疊305的部分與半導體基板205的部分。蝕刻步驟之後保留的層狀堆疊305的部分340與平台區210 (亦可視作矽平台)，可視作半導體裝置200的半導體基板205上的鰭狀結構345。鰭狀結構345包括層狀堆疊305的部分340於半導體基板205之中及/或之上的平台區210之上。鰭狀結構345的形成方法可為合適的半導體製程技術。舉例來說，沉積工具102、曝光工具104、顯影工具106、及/或蝕刻工具108形成鰭狀結構345的方法可採用一或多道光微影製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，可形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化鰭狀結構。
在一些實施方式中，沉積工具102形成光阻層於含有氧化物層330與氮化物層335的硬遮罩層上，曝光工具104曝光光阻層至射線(如深紫外線或極紫外線)，進行曝光後烘烤製程(以自光阻層移除殘留溶劑)，且顯影工具106顯影光阻層以形成遮罩單元(或圖案)於光阻層中。在一些實施方式中，圖案化光阻層以形成遮罩單元的方法採用電子束微影製程。接著可採用遮罩單元，以在蝕刻步驟中保護半導體基板205的部分與層狀堆疊305的部分，使未蝕刻的半導體基板205的部分與層狀堆疊305的部分形成鰭狀結構345。蝕刻基板的未保護部分與層狀堆疊305的未保護部分(比如由蝕刻工具108)，以形成溝槽於半導體基板205中。蝕刻工具可採用乾蝕刻技術(如反應性離子蝕刻)、濕蝕刻技術、及/或上述之組合，蝕刻基板的未保護部分與層狀堆疊305的未保護部分。
在一些實施方式中，可採用另一鰭狀物的形成技術形成鰭狀結構345。舉例來說，可定義鰭狀物區(比如由遮罩或隔離區定義)，且可由鰭狀結構345的形式磊晶成長部分340。在一些實施方式中，形成鰭狀結構345的方法包括修整製程以減少鰭狀結構345的寬度。修整製程可包括濕、乾、及/或其他種類的蝕刻製程。
如圖3B所示，可形成鰭狀結構345以用於半導體裝置200所用的不同型態的奈米結構電晶體。具體而言，第一組鰭狀結構345a可用於p型奈米結構電晶體(如p型金氧半奈米結構電晶體)，而第二組鰭狀結構345b可用於n型奈米結構電晶體(如n型金氧半奈米結構電晶體)。第二組鰭狀結構345b可摻雜p型摻質(如硼、鍺、及/或其他p型摻質)，而第一組鰭狀結構345a可摻雜n型摻質(如磷、砷、及/或其他n型摻質)。之後可額外或替代地形成p型源極/汲極區225以用於含有第一組鰭狀結構345a的p型奈米結構電晶體，並形成n型源極/汲極區225以用於含有第二組鰭狀結構345b的n型奈米結構電晶體。
可形成第一組鰭狀結構345a (如p型金氧半鰭狀結構)與第二組鰭狀結構345b (如n型金氧半鰭狀結構)以包含類似特性及/或不同特性。舉例來說，第一組鰭狀結構345a可具有第一高度，第二組鰭狀結構345b可具有第二高度，且第一高度與第二高度不同。在另一例中，第一組鰭狀結構345a具有第一寬度，第二組鰭狀結構345b具有第二寬度，且第一寬度與第二寬度不同。在圖3B所示的例子中，第二組鰭狀結構345b (用於n型金氧半奈米結構電晶體)的第二寬度，大於第一組鰭狀結構345a (用於p型金氧半奈米結構電晶體)的第一寬度。然而其他例子亦屬本發明實施例的範疇。
如上所述，提供圖3A及3B作為例子。其他例子可不同於圖3A及3B所述的例子。實施方式300的例子可包括額外步驟、較少步驟、不同步驟、及/或與圖3A及3B所述的順序不同的步驟。
圖4A及4B係一例中，此處所述的淺溝槽隔離形成製程的實施方式400的圖式。實施方式400包括形成淺溝槽隔離區215於半導體裝置200或其部分所用的鰭狀結構345之間的例子。半導體裝置200可包括圖4A及4B未顯示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒，形成於圖4A及4B所示的半導體裝置200的部分之上及/或之下的層狀物上。一或多個額外半導體結構及/或半導體裝置，可額外或替代地形成於含有半導體裝置200的電子裝置的相同層中。在一些實施方式中，可在圖3A及3B相關的所述製程之後，進行實施方式400的例子相關的所述步驟。
圖4A顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖4A所示，襯墊405與介電層410形成於半導體基板205上，並夾設於鰭狀結構345之間。沉積工具102可沉積襯墊405與介電層410於半導體基板205之上以及鰭狀結構345之間的溝槽之中。沉積工具102可形成介電層410，使介電層410的上表面高度與氮化物層335的上表面高度近似相同。
沉積工具102可改為使介電層410的上表面高度大於氮化物層335的上表面高度，如圖4A所示。在此方式中，介電層410超填鰭狀結構345之間的溝槽，以確保溝槽完全填有介電層410。平坦化工具110之後可進行平坦化或研磨步驟(如化學機械研磨步驟)以平坦化介電層410。硬遮罩層的氮化物層335可作為化學機械研磨步驟中的停止層。換言之，平坦化工具110平坦化介電層410，直到達到硬遮罩層的氮化物層335。綜上所述，上述步驟後的介電層410的上表面高度近似於氮化物層335的上表面高度。
沉積工具102可採用順應性的沉積技術以沉積襯墊405。沉積工具102可採用化學氣相沉積技術(如可流動的化學氣相沉積技術或另一化學氣相沉積技術)、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術以沉積介電層。在一些實施方式中，在沉積襯墊405之後可退火半導體裝置200，以增加襯墊405的品質。
襯墊405與介電層410各自包括介電材料如氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃、低介電常數的介電材料、及/或另一合適絕緣材料。在一些實施方式中，介電層410可包括多層結構，比如具有一或多個襯墊層。
圖4B係半導體裝置200的透視圖，以及沿著剖面A-A的剖視圖。如圖4B所示，進行回蝕刻步驟以移除襯墊405的部分與介電層410的部分而形成淺溝槽隔離區215。蝕刻工具108可在回蝕刻步驟中蝕刻襯墊405與介電層410，以形成淺溝槽隔離區215。蝕刻工具108依據硬遮罩層(如含有氧化物層330與氮化物層335的硬遮罩層)，蝕刻襯墊405與介電層410。蝕刻工具108蝕刻襯墊405與介電層410，使淺溝槽隔離區215的高度小於或近似等於層狀堆疊305的部分340的底部高度。綜上所述，層狀堆疊305的部分340延伸高於淺溝槽隔離區215。在一些實施方式中，蝕刻襯墊405與介電層410，使淺溝槽隔離區215的高度小於平台區210的上表面的高度。
在一些實施方式中，蝕刻工具108採用電漿為主的乾蝕刻技術，以蝕刻襯墊405與介電層410。可採用氨、氫氟酸、及/或另一種蝕刻劑。電漿為主的乾蝕刻技術可能造成蝕刻劑與襯墊405及介電層410的材料之間的反應，比如： SiO 2+ 4HF → SiF 4+ 2H 2O 其中襯墊405與介電層410的氧化矽與氫氟酸反應形成副產物，其含有四氟化矽與水。氫氟酸與氨可進一步使四氟化矽分解以形成氟矽酸銨副產物，比如 SiF 4+ 2HF + 2NH 3→ (NH 4) 2SiF 6自蝕刻工具108的製程腔室移除氟矽酸銨副產物。在移除氟矽酸銨之後，採用的後製程溫度為近似200˚C至近似250˚C，以昇華氟矽酸銨成四氟化矽、氫氟酸、與氨。
在一些實施方式中，蝕刻工具108蝕刻襯墊405與介電層410，使第一組鰭狀結構345a (比如用於p型金氧半奈米結構電晶體)之間的淺溝槽隔離區215的高度，大於第二組鰭狀結構345b (比如用於n型金氧半奈米結構電晶體)之間的淺溝槽隔離區215的高度。這主要來自於鰭狀結構345b的寬度大於鰭狀結構345a的寬度。此外，這造成鰭狀結構345a與鰭狀結構345b之間的淺溝槽隔離區215的上表面傾斜或斜向(自鰭狀結構345a向下傾斜至鰭狀結構345b，如圖4A所示的例子)。由於蝕刻劑與襯墊405及介電層410的表面之間的凡得瓦力，蝕刻襯墊405與介電層410所用的蝕刻劑先產生物理吸附(如物理接合到襯墊405與介電層410)。偶極力可捕獲蝕刻劑。蝕刻劑接著貼合到襯墊405與介電層410的懸吊鍵，並開始化學吸附。蝕刻劑化學吸附到襯墊405與介電層410的表面上，並蝕刻襯墊405與介電層410。第二組鰭狀結構345b之間的溝槽寬度較大，因此化學吸附所用的表面積較大，造成第二組鰭狀結構345b之間的蝕刻速率較大。較大的蝕刻速率造成第二組鰭狀結構345b之間的淺溝槽隔離區215的高度，小於第一組鰭狀結構345a之間的淺溝槽隔離區215的高度。
如上所述，提供圖4A及4B作為例子。其他例子可不同於圖4A及4B所述的例子。實施方式400的例子可包括額外步驟、較少步驟、不同步驟、及/或與圖4A及4B所述的順序不同的步驟。
圖5A至5C係一例中，此處所述的覆蓋側壁製程的實施方式500的圖式。實施方式500包括形成覆蓋側壁於半導體裝置200或其部分所用的層狀堆疊305的部分340的側部上的例子。半導體裝置200可包括圖5A至5C未顯示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒，形成於圖5A至5C所示的半導體裝置200的部分之上及/或之下的層狀物上。一或多個額外半導體結構及/或半導體裝置，可額外或替代地形成於含有半導體裝置200的電子裝置的相同層中。在一些實施方式中，可在圖3A至4B相關的所述製程之後，進行實施方式500的例子相關的所述步驟。
圖5A顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖5A所示，形成覆層505於鰭狀結構345之上 (如鰭狀結構345的上表面與側壁之上)以及鰭狀結構345之間的淺溝槽隔離區215之上。覆層505包括矽鍺或另一材料。覆層505的組成材料可與第一層310相同，使相同的蝕刻步驟(如奈米結構釋放製程)可移除覆蓋側壁(將由覆層505形成)與第一層310，而置換閘極(如閘極結構240)可形成於覆蓋側壁與第一層310原本占據的的區域中。這可使置換閘極完全圍繞半導體裝置200的奈米結構電晶體的奈米結構通道。
沉積工具102可沉積覆層505。在一些實施方式中，沉積工具102沉積晶種層(如矽晶種層或另一種晶種層)於鰭狀結構345之上(如鰭狀結構345的上表面與側壁之上)以及鰭狀結構345之間的淺溝槽隔離區215之上。沉積工具102接著可沉積矽鍺於晶種層上以形成覆層505。晶種層可促進覆層505的成長與黏著。
沉積晶種層的步驟可包括採用載氣如氮氣、氫氣、或其他氣體提供矽前驅物至沉積工具102的製程腔室。在一些實施方式中，在沉積晶種層之前進行預清潔步驟，以減少氧化鍺的形成。矽前驅物可包括乙矽烷或另一矽前驅物。採用乙矽烷有利於形成厚度為近似0.5奈米至近似1.5奈米的晶種層，以提供足夠的覆蓋側壁厚度，並使覆層505達到可控且一致的厚度。然而晶種層的厚度所用的其他範圍與數值亦屬本發明實施例的範疇。
沉積晶種層的溫度可為近似450˚C至近似500˚C (或另一範圍的溫度)，壓力可為近似30 Torr至近似100 Torr (或另一範圍的壓力)，時間可為近似100秒至近似300秒(或另一範圍的時間)，或其他參數。
沉積覆層505的矽鍺的步驟，可包括形成含有非晶構形的覆層505而促進覆層505的順應性沉積。矽鍺的鍺含量可為近似15%至近似25%。然而鍺含量所用的其他數值亦屬本發明實施例的範疇。沉積覆層505的步驟可包括採用載氣如
提供矽前驅物(如乙矽烷、矽烷、或其他矽前驅物)與鍺前驅物(如鍺烷或另一鍺前驅物)至沉積工具102的製程腔室。沉積覆層505的步驟可採用載氣如氮氣、氫氣、或其他氣體，提供矽前驅物(如乙矽烷、矽烷、或其他矽前驅物)與鍺前驅物(如鍺烷或另一鍺前驅物)至沉積工具102的沉積腔室。沉積覆層505的溫度可為近似500˚C至近似550˚C (或另一範圍的溫度)及/或壓力可為近似5 Torr至近似20 Torr (或另一範圍的壓力)。
圖5B顯示透視圖與沿著剖面A-A的剖視圖。如圖5B所示，進行回蝕刻步驟以蝕刻覆層505而形成覆蓋側壁510。蝕刻工具108可採用電漿為主的乾蝕刻技術或另一蝕刻技術，以蝕刻覆層505。蝕刻工具108可進行回蝕刻步驟，以自鰭狀結構345的頂部與淺溝槽隔離區215的頂部移除覆層505的部分。自鰭狀結構345之間的淺溝槽隔離區215的頂部移除覆層505，可確保覆蓋側壁510不含腳位於鰭狀結構345之間的淺溝槽隔離區215上。這可確保覆蓋側壁510不含腳位於混合鰭狀結構之下，而混合鰭狀結構將形成於鰭狀結構345之間的淺溝槽隔離區215上。
在一些實施方式中，蝕刻工具108採用氟為主的蝕刻劑以蝕刻覆層505。氟為主的蝕刻劑可包括六氟化硫、氟化甲烷、及/或另一氟為主的蝕刻劑。回蝕刻步驟中亦可採用其他反應物及/或載氣如甲烷、氫氣、氬氣、及/或氦氣。在一些實施方式中，回蝕刻步驟採用的電漿偏壓可為近似500伏特至近似2000伏特。然而電漿偏壓所用的其他數值亦屬本發明實施例的範疇。在一些實施方式中，自淺溝槽隔離區215的頂部移除覆層505的部分的步驟，包括進行高方向性(如非等向)的蝕刻以選擇性移除(如選擇性蝕刻)鰭狀結構345之間的淺溝槽隔離區215的頂部上的覆層505。
在一些實施方式中，覆蓋側壁510包括不對稱的特性(比如不同長度、深度、及/或角度)。不對稱特性可增加不同型態的奈米電晶體(如p型奈米結構電晶體或n型奈米結構電晶體)所用的閘極結構240的深度，並減少及/或最小化半導體裝置200的奈米結構電晶體的混合鰭狀結構之下的淺溝槽隔離區215上的覆蓋側壁510的腳位(因此減少及/或最小化移除覆蓋側壁510之後，形成於覆蓋側壁510原本占據的區域中的閘極結構240的腳位)。減少及/或最小化腳位，可進一步降低電性短路及/或漏電流的問題。
圖5C顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖5C所示，移除含有氧化物層330與氮化物層335的硬遮罩層以及蓋層325，以露出硬遮罩層320。在一些實施方式中，蓋層325、氧化物層330、與氮化物層335的移除方法可採用蝕刻步驟(由蝕刻工具108進行)、平坦化技術(由平坦化工具110進行)、及/或另一半導體製程技術。
如上所述，提供圖5A至5C作為例子。其他例子可不同於圖5A至5C所示的例子。實施方式500的例子可包括額外步驟、較少步驟、不同步驟、及/或不同於圖5A至5C所示的順序的步驟。
圖6A至6C係一例中，此處所述的混合鰭狀結構製程的實施方式600的圖式。實施方式600的例子包括形成混合鰭狀結構於半導體裝置200或其部分所用的鰭狀結構345之間的例子。半導體裝置200可包括圖6A至6C未顯示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒，形成於圖6A至6C所示的半導體裝置200的部分之上及/或之下的層狀物上。一或多個額外半導體結構及/或半導體裝置，可額外或替代地形成於含有半導體裝置200的電子裝置的相同層中。在一些實施方式中，可在圖3A至5C相關的所述製程之後，進行實施方式600的例子相關的所述步驟。
圖6A顯示半導體裝置200的透視圖以及沿著剖面A-A的剖視圖。如圖6A所示，襯墊605與介電層610形成於夾設在鰭狀結構345之間的淺溝槽隔離區215之上以及鰭狀結構345之上。沉積工具102可沉積襯墊605與介電層610。沉積工具102可採用順應性沉積技術以沉積襯墊605。沉積工具102沉積介電層610的方法可採用化學氣相沉積技術(如可流動的化學氣相沉積技術或另一化學氣相沉積技術)、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術。在一些實施方式中，沉積介電層610之後可退火半導體裝置200，以增加介電層610的品質。
沉積工具102可使形成的介電層610的上表面高度與硬遮罩層320的上表面高度近似相同。沉積工具102可改為使形成的介電層610的上表面高度大於硬遮罩層320的上表面高度，如圖6A所示的例子。在此方式中，介電層610超填鰭狀結構345之間的溝槽，以確保溝槽完全填有介電層610。平坦化工具110之後可進行平坦化或研磨步驟(如化學機械研磨步驟)，以平坦化介電層610。
襯墊605與介電層610可各自包括介電材料如氧化矽、氮化矽、氮氧化矽、碳氮化矽、氟矽酸鹽玻璃、低介電常數的介電材料、及/或另一合適的絕緣材料。在一些實施方式中，介電層610可包括多層結構，比如具有一或多個襯墊層。
圖6B顯示半導體裝置200的透視圖，以及沿著剖面A-A的剖視圖。如圖6B所示，進行回蝕刻步驟以移除介電層610的部分。蝕刻工具108可在回蝕刻步驟中蝕刻介電層610，以減少介電層610的上表面高度。具體而言，蝕刻工具108蝕刻介電層610，使鰭狀結構345之間的介電層610的部分的高度，小於硬遮罩層320的上表面高度。在一些實施方式中，蝕刻工具108蝕刻介電層610，使鰭狀結構345之間的介電層610的部分的高度，近似等於部分340的最頂部的第二層315的上表面高度。
圖6C顯示半導體裝置200的透視圖與沿著剖面A-A的剖視圖。如圖6C所示，高介電常數層615沉積於鰭狀結構345之間的介電層610的部分上。沉積工具102可沉積高介電常數材料如氧化鉿及/或另一高介電常數的介電材料，以形成高介電常數層615，且其形成方法可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術。鰭狀結構345之間的介電層610的部分與鰭狀結構345之間的高介電常數層615的部分的組合，可視作混合鰭狀結構620 (或虛置鰭狀結構)。在一些實施方式中，平坦化工具110可進行平坦化步驟以平坦化高介電常數層615，使高介電常數層615的上表面高度與硬遮罩層320的高度近似相同。
之後如圖6C所示，移除硬遮罩層320。移除硬遮罩層320的方法可包括採用蝕刻技術(如電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種蝕刻技術)或另一移除技術。
如上所述，提供圖6A至6C作為例子。其他例子可不同於圖6A至6C所示的例子。實施方式600的例子可包括額外步驟、較少步驟、不同步驟、及/或不同於圖6A至6C所示的順序的步驟。
圖7A及7B係一例中，此處所述的虛置閘極形成製程的實施方式700的圖式。實施方式700的例子包括形成半導體裝置200或其部分所用的虛置閘極結構的例子。半導體裝置200可包括圖7A及7B未顯示的一或多個額外裝置、結構、及/或層狀物。半導體裝置200可包括額外層狀物及/或晶粒，形成於圖7A及7B所示的半導體裝置200的部分之上及/或之下的層狀物上。一或多個額外半導體結構及/或半導體裝置，可額外或替代地形成於含有半導體裝置200的電子裝置的相同層中。一些實施方式可在圖3A至6C相關的所述製程之後，進行實施方式700的例子相關的所述步驟。
圖7A顯示半導體裝置200的透視圖。如圖7A所示，虛置閘極結構705 (亦可視作虛置閘極堆疊或暫時閘極結構)形成於鰭狀結構345之上以及混合鰭狀結構620之上。虛置閘極結構705為犧牲結構，其將於半導體裝置200所用的後續製程階段中置換為置換閘極結構或置換閘極堆疊(如閘極結構240)。虛置閘極結構705之下的鰭狀結構的部分可視作通道區。虛置閘極結構705亦可定義鰭狀結構345的源極/汲極區，比如與通道區的兩側相鄰且位於通道區的兩側上的鰭狀結構345的區域。
虛置閘極結構705可包括閘極層710、閘極層710上的硬遮罩層715、與閘極層710的兩側上以及硬遮罩層715的兩側上的間隔物層720。虛置閘極結構705可形成於最頂部的第二層315與虛置閘極結構705之間的閘極介電層725上，以及混合鰭狀結構620與虛置閘極結構705之間。閘極層710包括多晶矽或另一材料。硬遮罩層715包括一或多層，比如氧化物層(如墊氧化物層，其可包括二氧化矽或另一材料)與形成於氧化物層上的氮化物層(如墊氮化物層，其可包括四氮化三矽或另一材料)。間隔物層720包括碳氧化矽、無氮的碳氧化矽、或另一合適材料。閘極介電層725可包括氧化矽(如二氧化矽)、氮化矽(如四氮化三矽)、高介電常數的介電材料、及/或另一合適材料。
虛置閘極結構705的形成方法可採用多種半導體製程技術如沉積(比如由沉積工具102)、圖案化(比如由曝光工具104與顯影工具106)、蝕刻(比如由蝕刻工具)、及/或其他製程。例子可包括化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍、光微影、電子束為影、光阻塗佈(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(如旋乾及/或硬烘烤)、乾蝕刻(如反應性離子蝕刻)、濕蝕刻、及/或其他製程。
在一些實施方式中，順應性地沉積閘極介電層725於半導體裝置200上，接著自半導體裝置200的部分(如源極/汲極區)選擇性移除閘極介電層725。接著沉積閘極層710於閘極介電層725的保留部分上。接著沉積硬遮罩層715於閘極層710上。順應性沉積間隔物層720的方式可與閘極介電層725的沉積方式類似，且可回蝕刻間隔物層720，使間隔物層720保留於虛置閘極結構705的側壁上。在一些實施方式中，間隔物層720包括多種間隔物層。舉例來說，間隔物層720可包括密封間隔物層形成於虛置閘極結構705的側壁上，以及基體間隔物層形成於密封間隔物層上。密封間隔物層與基體間隔物層的組成可為類似材料或不同材料。在一些實施方式中，基體間隔物層的形成方法不具有密封間隔物層所用的電漿表面處理。在一些實施方式中，基體間隔物層的厚度大於密封間隔物層的厚度。在一些實施方式中，可自虛置閘極結構的形成製程省略閘極介電層725，並改為在置換閘極製程中形成閘極介電層725。
圖7A更顯示後續圖是所用的參考剖面。剖面A-A為越過半導體裝置200的源極/汲極區中的鰭狀結構345與混合鰭狀結構620的x-z平面(視作y切面)。剖面B-B為垂直於剖面A-A的y-z平面(視作x切面)，其越過半導體裝置200的源極/汲極區中的虛置閘極結構705。剖面C-C為平行於剖面A-A與垂直於剖面B-B的x-z平面，且沿著虛置閘極結構705。後續圖式將參考這些參考剖面以清楚說明。在一些圖式中，可省略一些構件或結構的標號，以避免擋住其他構件或結構而使圖式清楚。
圖7B包括沿著圖7A的剖面A-A、B-B、及C-C的剖視圖。如圖7B中的剖面B-B及C-C所示，虛置閘極結構705形成於鰭狀結構345上。如圖7B中的剖面C-C所示，閘極介電層725的部分與閘極層710的部分形成於鰭狀結構345上的凹陷中，而凹陷為移除硬遮罩層320的結果。
如上所述，提供圖7A及7B作為例子。其他例子可不同於圖7A及7B所示的例子。實施方式700的例子可包括額外步驟、較少步驟、不同步驟、及/或不同於圖7A及7B所示的順序的步驟。
圖8A至8D係一例中，此處所述的源極/汲極凹陷形成製程以及內側間隔物形成製程的圖式。實施方式800的例子可包括形成源極/汲極凹陷與內側間隔物245以用於半導體裝置200的例子。圖8A至8D顯示多個來自圖7A的剖視圖，包括圖7A中的剖面A-A的剖視圖、圖7A中的剖面B-B的剖視圖、與圖7A中的剖面C-C的剖視圖。在一些實施方式中，在圖3A至7B相關的所述製程之後，進行實施方式800的例子相關的所述步驟。
如圖8A中的剖面A-A與剖面B-B所示，蝕刻步驟中可形成源極/汲極凹陷805於鰭狀結構345的部分340中。可形成源極/汲極凹陷805以提供空間，其中可形成源極/汲極區225於虛置閘極結構705的兩側上。可由蝕刻工具108進行蝕刻步驟，其可視作應變源極/汲極蝕刻步驟。在一些實施方式中，蝕刻步驟包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種蝕刻技術。
源極/汲極凹陷805亦可延伸至鰭狀結構345的平台區210的一部分中。這造成多個平台區210形成於每一鰭狀結構345中，其中部分340之下的每一源極/汲極凹陷805的部分的側壁對應平台區210的側壁。源極/汲極凹陷805可穿入鰭狀結構345的井部(如p型井或n型井)。在半導體基板205包括(100)取向的矽材料的實施方式中，(111)晶面形成於源極/汲極凹陷805的底部，造成源極/汲極凹陷805的底部剖面為V形或三角形。在一些實施方式中，採用氫氧化四甲基銨的濕蝕刻及/或採用氯化氫的化學乾蝕刻可用於形成V形輪廓。然而源極/汲極凹陷805的底部剖面可包括其他形狀，比如圓潤化、半圓形、或其他形狀。
如圖8A中的剖面B-B與剖面C-C所示，蝕刻步驟之後保留層狀堆疊305的第一層310的部分與第二層315的部分於虛置閘極結構705之下，以形成源極/汲極凹陷805。虛置閘極結構705之下的第二層315的部分形成半導體裝置200的奈米結構電晶體的奈米結構通道220。奈米結構通道220延伸於相鄰的源極/汲極凹陷805之間以及相鄰的混合鰭狀結構620之間。
如圖8B中的剖面B-B所示，蝕刻步驟中可橫向蝕刻第一層310 (比如在近似平行於第一層310的長度的方向中)，進而形成空洞810於奈米結構通道220的部分之間。具體而言，蝕刻工具108可經由源極/汲極凹陷805橫向蝕刻虛置閘極結構705之下的第一層310的末端，以形成空洞810於奈米結構通道220的末端之間。在第一層310為矽鍺且第二層315為矽的實施方式中，蝕刻工具可採用濕蝕刻劑如混合溶液以選擇性蝕刻第一層310，接著以水清潔。混合溶液可包含過氧化氫、醋酸、及/或氫氟酸。提供混合溶液與水至源極/汲極凹陷805中，以自源極/汲極凹陷805蝕刻第一層310。在一些實施例中，以混合溶液進行蝕刻並以水進行清潔的步驟可重複近似10次至近似20次。在一些實施方式中，混合溶液的蝕刻時間可為約1分鐘至約2分鐘。混合溶液所用的溫度可為近似60˚C至近似90˚C。然而蝕刻步驟參數所用的其他數值亦屬本發明實施例的範疇。
空洞810可形成為近似弧形、近似三角形、近似方形、或另一形狀。在一些實施方式中，一或多個空洞810的深度(如空洞自源極/汲極凹陷805延伸至第一層310中的尺寸)為近似0.5奈米至近似5奈米。在一些實施方式中，一或多個空洞810的深度為近似1奈米至近似3奈米。然而空洞810的深度所用的其他數值亦屬本發明實施例的範疇。在一些實施方式中，蝕刻工具108形成空洞810的長度(如第一層310之下的奈米結構通道220延伸至第一層310上的另一奈米結構通道220的空洞的尺寸)，使空洞810部分延伸至奈米結構通道220的側壁中(因此空洞810的寬度或長度大於第一層310的厚度)。在此方式中，將形成於空洞810中的內側間隔物可延伸至奈米結構通道220的末端的部分中。在一些實施方式中，形成空洞810造成源極/汲極凹陷805中的覆蓋側壁510薄化。
如圖8C中的剖面A-A與剖面B-B所示，沿著源極/汲極凹陷805的底部與側壁順應性地沉積絕緣層815。絕緣層815可沿著間隔物層720進一步延伸。沉積工具102可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、及/或另一沉積技術以沉積絕緣層815。絕緣層815包括氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽、及/或另一介電材料。絕緣層815包括的材料可不同於間隔物層720的材料。
沉積工具102形成絕緣層815，其厚度足以使絕緣層815填入奈米結構通道220之間的空洞810。舉例來說，絕緣層815的厚度可為近似1奈米至近似10奈米。在另一例中，絕緣層815的厚度可為近似2奈米至近似5奈米。然而絕緣層815的厚度所用的其他數值亦屬本發明實施例的範疇。
如圖8D中的剖面A-A與剖面B-B所示，部分地移除絕緣層815，使絕緣層815的保留部分對應空洞810中的內側間隔物245。蝕刻工具可進行蝕刻步驟，以部分地移除絕緣層815。如圖8D中的剖面A-A所示，蝕刻步驟中亦可自源極/汲極凹陷805移除覆蓋側壁510，以部分地移除絕緣層815。
在一些實施方式中，蝕刻步驟造成內側間隔物245面向源極/汲極凹陷805的表面彎曲或凹陷。內側間隔物245中的凹陷深度可為近似0.2奈米至近似3奈米。在另一例中，內側間隔物245中的凹陷深度可為近似0.5奈米至近似2奈米。在另一例中，內側間隔物245中的凹陷深度可小於近似0.5奈米。在一些實施方式中，內側間隔物245面向源極/汲極凹陷805的表面近似平坦，使內側間隔物245的表面與奈米結構通道220的末端表面近似齊平。
如上所述，提供圖8A至8D作為例子。其他例子可不同於圖8A至8D所述的例子。實施方式800的例子可包括額外步驟、較少步驟、不同步驟、及/或不同於圖8A至8D所示的順序的步驟。
圖9係一例中，此處所述的源極/汲極區形成製程的實施方式900的圖式。實施方式900的例子包括形成源極/汲極區225於源極/汲極凹陷805中，以用於半導體裝置200。圖9的圖式顯示圖7A所示的多個剖面的剖視圖，包括圖7A中的剖面A-A的剖視圖、圖7A中的剖面B-B的剖視圖、以及圖7A中的剖面C-C的剖視圖。在一些實施方式中，在圖3A至8D相關的所述製程之後，進行實施方式900的例子相關的所述步驟。
如圖9中的剖面A-A與剖面B-B所示，源極/汲極凹陷805填有一或多層以形成源極/汲極區225於源極/汲極凹陷805中。舉例來說，沉積工具102可沉積緩衝層230於源極/汲極凹陷805的底部，沉積工具102可沉積源極/汲極區225於緩衝層230上，且沉積工具102可沉積蓋層235於源極/汲極區225上。緩衝層230可包括矽、摻雜硼或另一摻質的矽、及/或另一材料。可包含緩衝層230以減少、最小化、及/或避免自源極/汲極區225遷移摻質及/或漏電流置相鄰的平台區210中，否則可能造成短通道效應於半導體裝置200中。綜上所述，緩衝層230可增加半導體裝置200的效能及/或增加半導體裝置200的良率。
源極/汲極區225可包括一或多層的磊晶成長材料。舉例來說，沉積工具120可磊晶成長源極/汲極區225的第一層(視作L1)於緩衝層230上，且可磊晶成長源極/汲極區225的第二層(視作L2、L2-1、及/或L2-2)於第一層上。第一層可包括輕摻雜的矽(如摻雜硼、磷、及/或另一摻質)，且可作為屏蔽層以減少半導體裝置200中的短通道效應，並減少摻質擠壓或遷移至奈米結構通道220中。第二層可包括高摻雜的矽或高摻雜的矽鍺。第二層可提供壓縮應力於源極/汲極區225中，以減少硼損失。
如上所述，提供圖9作為例子。其他例子可不同於圖9所示的例子。實施方式900的例子可包括額外步驟、較少步驟、不同步驟、及/或不同於圖9所示的順序的步驟。
圖10A至10F係一例中，此處所述的置換閘極製程的實施方式1000的圖式。實施方式1000的例子包括置換閘極製程，以將虛置閘極結構705置換成半導體裝置200的閘極結構240 (如置換閘極結構)。圖10A至10F來自圖7A所示的多個剖面，包括圖7A中的剖面A-A的剖視圖、圖7A中的剖面B-B的剖視圖、與圖7A中的剖面C-C的剖視圖。在一些實施方式中，在圖3A至9相關的所述步驟之後，進行實施方式1000的例子相關的所述步驟。
如圖10A的剖面A-A與剖面B-B所示，層間介電層250形成於源極/汲極區225上。層間介電層250填入虛置閘極結構705之間、混合鰭狀結構620之間、以及源極/汲極區225之上的區域中。可形成層間介電層250以減少及/或避免在置換閘極製程時損傷源極/汲極區225。層間介電層250可視作第零層間介電層或另一層間介電層。
一些實施方式在形成層間介電層250之前，順應性地沉積(比如藉由沉積工具102)接點蝕刻停止層於源極/汲極區225之上、虛置閘極結構705之上、以及間隔物層720之上。接著形成層間介電層250於接點蝕刻停止層上。接點蝕刻停止層在形成源極/汲極區225所用的接點或通孔時，可提供停止蝕刻製程的機制。接點蝕刻停止層的組成可為介電材料，其蝕刻選擇性不同於相鄰的層狀物或構件。接點蝕刻停止層可包括或可為含氮材料、含矽材料、及/或含碳材料。此外，接點蝕刻停止層可包括或可為氮化矽、碳氮化矽、氮化碳、氮氧化矽、碳氧化矽、上述之組合、或其他材料。接點蝕刻停止層的沉積方法可採用沉積製程如原子層沉積、化學氣相沉積、或另一沉積技術。
如圖10B中的剖面B-B與剖面C-C所示，進行置換閘極步驟(比如經由一或多個半導體製程工具如沉積工具102至電鍍工具112)，以自半導體裝置200移除虛置閘極結構705。移除虛置閘極結構705，可保留開口(或凹陷)於源極/汲極區225上的層間介電層250之間以及混合鰭狀結構620之間。可由一或多個蝕刻步驟移除虛置閘極結構705。這些蝕刻步驟可包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種蝕刻技術。如圖10C中的三維圖所示，移除虛置閘極結構可保留開口(或凹陷)於源極/汲極區225上的層間介電層250之間。
如圖10D中的剖面B-B與剖面C-C所示，進行奈米結構釋放步驟(如釋放矽鍺步驟)，以移除第一層310 (如矽鍺層)。這造成開口1005於奈米結構通道220之間(如奈米結構通道220周圍的區域)。奈米結構釋放步驟可包括由蝕刻工具108依據第一層310的材料與奈米結構通道220的材料之間的蝕刻選擇性差異，以及第一層310的材料與內側間隔物245的層狀材料之間的蝕刻選擇性差異，進行蝕刻步驟以移除第一層310。內側間隔物245的層狀材料在蝕刻步驟中，可作為蝕刻停止層以保護源極/汲極區225免於蝕刻。如圖10D所示，奈米結構釋放步驟中可移除覆蓋側壁510。這可露出奈米結構通道220周圍的區域，使之後形成的置換閘極結構(如閘極結構240)可完全圍繞奈米結構通道220。
如圖10E中的三維圖所示，持續置換閘極步驟，而沉積工具102及/或電鍍工具112形成閘極結構240 (如置換閘極結構)於源極/汲極區225之間與層間介電層250之間的凹陷中。具體而言，閘極結構240填入奈米結構通道220之間與周圍的區域，其之前由第一層310與覆蓋側壁510所所占據。閘極結構240可完全包覆奈米結構通道220並圍繞奈米結構通道220。閘極結構240可包括金屬閘極結構。一些實施方式在形成閘極結構240之前，可沉積順應性的高介電常數的介電襯墊於奈米結構通道220以及其側壁之上。閘極結構240可包括額外層如界面層、功函數調整層、金屬電極結構、及/或其他層。
在一些實施方式中，閘極結構240包括釕。綜上所述，在一例中，沉積工具102及/或電鍍工具112可採用C 10H 14RuC 6H 10作為前驅物，且溫度可為近似80˚C至近似120˚C。如此一來，沉積工具102及/或電鍍工具112可採用原子層沉積形成閘極結構240，其溫度可為近似270˚C至近似350˚C，且壓力可為近似5 Torr至近似50 Torr。在另一例中，沉積工具102及/或電鍍工具112可採用Ru(C 6H 6) (C 6H 8)作為前驅物，且溫度可為近似40˚C至近似50˚C。如此一來，沉積工具102及/或電鍍工具112可採用原子層沉積形成閘極結構240，其溫度可為近似200˚C至近似400˚C，且壓力可為近似5 Torr至近似50 Torr。在另一例中，沉積工具102及/或電鍍工具112可採用Ru(C 5H 7O 2) 3作為前驅物。如此一來，沉積工具102及/或電鍍工具112可採用原子層沉積形成閘極結構240，其溫度可為近似500˚C至近似600˚C，且壓力可為近似5 Torr至近似50 Torr。在另一例中，沉積工具102及/或電鍍工具112可採用Ru(CO) 3(C 6H 8)作為前驅物，且溫度可為近似20˚C至近似30˚C。如此一來，沉積工具102及/或電鍍工具112可採用原子層沉積形成閘極結構240，其溫度可為近似225˚C至近似400˚C，且壓力可為近似5 Torr至近似50 Torr。在另一例中，沉積工具102及/或電鍍工具112可採用Ru(C 5H 4C 2H 5) 2作為前驅物，且溫度可為近似25˚C至近似100˚C。如此一來，沉積工具102及/或電鍍工具112可採用原子層沉積形成閘極結構240，其溫度可為近似300˚C至近似500˚C，且壓力可為近似5 Torr至近似50 Torr。在另一例中，沉積工具102及/或電鍍工具112可採用Ru 3(CO) 12作為前驅物，且溫度可為近似75˚C至近似85˚C。如此一來，沉積工具102及/或電鍍工具112可採用原子層沉積形成閘極結構240，其溫度可為近似135˚C至近似195˚C，且壓力可為近似5 Torr至近似50 Torr。
如圖10F中的三維圖所示，沉積工具102可在半導體裝置200上進行退火，以減少閘極結構240所用的釕的晶粒尺寸。進行退火的步驟可如圖2B的相關內容。
綜上所述，如圖10F所示，退火可減少縫隙的寬度至近似0.0 nm至近似1.5 nm。綜上所述，一些實施方式中的閘極結構240實質上無縫隙。此處所述的用語「實質上無縫隙」指的是不具有寬度大於0.1 nm且長度大於1 nm的縫隙。
此外，如圖10F所示，退火可自閘極結構240移除孔洞1010。此處所述的「孔洞」指的是閘極結構240中的間隙，其寬度可為近似2.2 nm至近似10 nm。綜上所述，一些實施方式中的閘極結構240亦實質上不含孔洞。此處所述的「實質上不含孔洞」指的是每一閘極結構240中不含超過一個孔洞。
如圖10F所示，釕包括的晶粒數量可為近似5至近似15。舉例來說，一開始沉積於層間介電層250之間的20 nm的釕的晶粒數量可為近似2至近似4。此外，中間沉積於層間介電層250之間的40 nm的釕的晶粒數量可為近似1至近似5。最終沉積於層間介電層250之間的40 nm的釕的晶粒數量可為近似2至近似6。這些晶粒尺寸可改善閘極結構240的導電性，並避免過蝕刻閘極結構240 (如圖11的相關說明)。
在一些實施方式中，釕包括多個晶粒，其中位數尺寸為近似6 nm至近似15 nm。舉例來說，一開始可沉積20 nm的釕於層間介電層250之間，其晶粒的中位數尺寸為近似5 nm至近似7 nm。此外，中間可沉積40 nm的釕於層間介電層250之間，其晶粒的中位數尺寸為近似12 nm至近似18 nm。最終可沉積40 nm的釕於層間介電層250之間，其晶粒的中位數尺寸為近似12 nm至近似18 nm。這些晶粒尺寸可改善閘極結構240的導電性，並避免過蝕刻閘極結構240 (如圖11的相關說明)。
綜上所述，如圖10G中的三維圖所示，進行回蝕刻步驟(如金屬閘極回蝕刻)以移除閘極結構240的頂部。這可由層間介電層250露出鰭狀結構的至少一側，以形成閘極接點所用的凹陷於閘極結構240上。回蝕刻步驟可包括由蝕刻工具108依據預設置的時間進行蝕刻步驟。由於在一些實施例中，沒有蝕刻停止層可停止蝕刻步驟，因此蝕刻步驟為時間控制。然而當縫隙存在於釕中，則難以控制蝕刻步驟的時間而可能造成過蝕刻，如圖11所示的相關內容。在釕上進行退火步驟，可減少甚至避免回蝕刻步驟過蝕刻。
此外，如圖10H及11所示，在回蝕刻金屬閘極的步驟之後，可形成蓋1020 (如鎢蓋)於閘極結構240的露出表面上。舉例來說，沉積工具102及/或電鍍工具112可選擇性沉積鎢於閘極結構240的釕上。綜上所述，蓋1020沉積於金屬(如閘極結構240)上，而不沉積於介電材料(如鰭狀結構345及/或其側壁與高介電常數層615)上。
如上所述，提供圖10A至10H所示的步驟與裝置的數目與配置作為一或多個例子。實際上，可採用額外的步驟與裝置、較少的步驟與裝置、不同的步驟與裝置、或配置不同於圖10A至10H所示的步驟與裝置。
圖11係一例中，半導體裝置200中的擊穿缺陷的例子1100的圖式。例子1100包括的製程可封蓋半導體裝置200的閘極結構240。一些實施方式在圖3A至10H相關的所述步驟之後，可進行例子1100相關的所述步驟。
如圖11所示，在金屬閘極回蝕刻步驟之後，可形成蓋1020 (如鎢蓋)於閘極結構240的露出表面上。舉例來說，沉積工具102及/或電鍍工具112可選擇性沉積鎢於閘極結構240的釕上。
如圖11所示，當閘極結構240的釕中的縫隙造成閘極結構240的過蝕刻時，蓋1020可接觸奈米結構通道220而非隔有閘極結構240。此可視作「擊穿缺陷」或「金屬閘極擊穿缺陷」，並造成電性短路而使接觸蓋的奈米結構無法作用。如此一來，圖2B及10F相關的上述退火製程可減少金屬閘極回蝕刻時的擊穿缺陷，以減少半導體裝置200中的電性短路。如此一來，可在製造半導體裝置200時增加良率。
如上所述，提供圖11所示的步驟與裝置的數目與配置作為例子。實際上，可採用額外的步驟與裝置、較少的步驟與裝置、不同的步驟與裝置、或配置不同於圖11所示的步驟與裝置。
圖12係一例中，此處所述的裝置1200的圖式。裝置1200包括記憶體裝置(如靜態隨機存取記憶體或動態隨機存取記憶體)、邏輯裝置、處理器、輸入/輸出裝置、或含有一或多個電晶體的另一種半導體裝置。
裝置1200包括一或多個堆疊的層狀物於基板1202上，包括介電層1206、蝕刻停止層1208、介電層1210、蝕刻停止層1212、介電層1214、蝕刻停止層1216、介電層1218、蝕刻停止層1220、介電層1222、蝕刻停止層1224、介電層1226、與其他層。介電層1206、1210、1214、1218、1222、及1226電性隔離裝置1200的多種結構。介電層1206、1210、1214、1218、1222、及1226包括氮化矽、氧化物(如氧化矽及/或另一氧化物材料)、及/或另一種介電材料。蝕刻停止層1208、1212、1216、1220、及1224包括的材料層設置以選擇性蝕刻裝置1200的多種部分(或包含其中的層狀物)或保護裝置1200的多種部分免於蝕刻，以形成裝置1200中所含的一或多個結構。
如圖12所示，裝置1200包括多個磊晶區1228，其成長及/或形成於鰭狀結構1204的部分之上及/或周圍。磊晶區1228的形成方法為磊晶成長。在一些實施方式中，磊晶區1228形成於鰭狀結構1204中的凹陷部分之中。可蝕刻鰭狀結構1204的應變源極/汲極及/或進行另一種蝕刻步驟，以形成凹陷部分。磊晶區1228可作為裝置1200所含的源極或汲極區。
磊晶區1228電性連接至裝置1200中所含的電晶體的金屬源極/汲極接點1230。金屬源極/汲極接點1230 (MD或CA)包括鈷、釕、及/或另一導電或金屬材料。電晶體亦可包括閘極1232 (金屬閘極)，其組成可為多晶矽材料、金屬(如鎢或另一金屬)、及/或另一種導電材料。一或多個側壁間隔物可電性隔離金屬源極/汲極接點1230與閘極1232，且側壁間隔物包括間隔物1234於金屬源極/汲極接點1230的每一側上，以及間隔物1236於閘極1232的每一側上。間隔物1234及1236包括氧化矽、氮化矽、碳氧化矽、碳氮氧化矽、及/或另一合適材料。在一些實施方式中，可自金屬源極/汲極接點1230的側壁省略間隔物1234。
如圖12所示，金屬源極/汲極接點1230與閘極1232電性連接至一或多種內連線。內連線電性連接裝置1200的電晶體及/或電性連接電晶體至裝置1200的其他區及/或構件。在一些實施方式中，內連線可電性連接電晶體至裝置1200的後段區。
金屬源極/汲極接點1230可電性連接至源極或汲極的內連線1238 (如源極/汲極通孔或汲極電壓線)。一或多個閘極1232電性連接至閘極的內連線1240 (如閘極通孔或閘極電壓線)。內連線1238及1240包括導電材料如鎢、鈷、釕、銅、及/或另一種導電材料。在一些實施方式中，閘極1232由閘極接點1242 (CB或MP)電性連接至閘極的內連線1240，以減少閘極1232與閘極的內連線1240之間的接點電阻。閘極接點1242包括鎢、鈷、釕、鈦、鋁、銅、金、或其他導電材料。
如圖12所示，內連線1238及1240電性連接至多個後段層狀物，其各自包括一或多個金屬化層及/或通孔。舉例來說，內連線1238及1240可電性連接至含有導電結構1244及1246的第零金屬化層。第零金屬化層電性連接至含有通孔1248及1250的第零通孔層。第零通孔層電性連接至含有導電結構1252及1254的第一金屬化層。在一些實施方式中，裝置1200的後段層狀物包括額外的金屬化層及/或通孔，其連接裝置1200至封裝。
如上所述，提供圖12作為例子。其他例子可不同於圖12所述的例子。
圖13A至13G係此處所述的一例中的實施方式1300的圖式。實施方式1300的例子可為形成釕的中段接點如內連線1240的製程的例子。在沉積釕的中段接點如內連線1240之後可進行退火以減少接點電阻，其可增加電子裝置的電性效能。實施方式1300的例子可類似地用於形成釕的中段接點如內連線1238。
如圖13B所示，可形成蝕刻停止層1212於介電層1210上。沉積工具102可由化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積蝕刻停止層1212。在沉積蝕刻停止層1212之後，平坦化工具110可平坦化蝕刻停止層1212。
如圖13C所示，可形成介電層1214於蝕刻停止層1212上。沉積工具102可由化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積介電層1214。在沉積介電層1214之後，平坦化工具110可平坦化介電層1214。
如圖13D所示，可蝕刻介電層1214以形成開口(如凹陷1304)。可蝕刻凹陷1304，以至少部分地露出閘極接點1242。舉例來說，沉積工具102可形成光阻層於介電層1214上(或形成於介電層1214上的蝕刻停止層如蝕刻停止層1216)，曝光工具104可曝光光阻層至射線源以圖案化光阻層，顯影工具106可顯影並移除光阻層的部分以曝光圖案，而蝕刻工具108可蝕刻介電層1214的部分以形成凹陷1304。在一些實施方式中，蝕刻工具108蝕刻凹陷1304之後，光阻移除工具可移除光阻層的保留部分(比如採用化學剝除機、電漿灰化機、及/或另一種技術)。
雖然此處說明的凹陷1304形成於閘極接點1242上的介電層1214中，但凹陷1304可類似地形成於金屬源極/汲極接點1230上的介電層1214中。
如圖13E所示，阻障及/或襯墊層1306可形成於凹陷1304的側壁上。在一些實施方式中，阻障及/或襯墊層1306可形成於至少一部分的介電層1214上。沉積工具102可由化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積阻障及/或襯墊層1306。在沉積阻障及/或襯墊層1306之後，平坦化工具110可平坦化阻障及/或襯墊層1306的至少一部分。
如圖13F所示，中段接點如內連線1240可形成於凹陷1304中。中段接點如內連線1240的組成可為釕。沉積工具102可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積中段接點如內連線1240的材料，而電鍍工具112可採用電鍍步驟沉積中段接點如內連線1240的材料、或上述之組合。在沉積之後，平坦化工具110可平坦化中段接點如內連線1240。
在沉積之後，可退火中段接點如內連線1240。舉例來說，沉積工具102可退火中段接點如內連線1240的釕，如圖2B及10F說明的相關內容。如此一來，中段接點如內連線1240可實質上不具有縫隙。
如圖13G所示，可由化學機械研磨移除介電層1214上的多餘材料。舉例來說，蝕刻工具108及/或平坦化工具110可進行化學機械研磨以移除多餘的釕、阻障材料、及/或襯墊材料。
採用圖13A至13G說明的相關技術，退火中段接點如內連線1240造成晶粒再成長(如圖10F說明的相關內容)。如此一來，可改善中段接點如內連線1240的導電性。
如上所述，提供圖13A至13G作為一或多個例子。其他例子可不同於圖13A至13G所述的例子。舉例來說，雖然說明中的導電結構如內連線1240位於閘極接點1242上，搭配圖13A至13G說明的技術可額外或替代地用於形成導電結構如內連線1238於金屬源極/汲極接點1230上。
圖14係一例中，此處所述的裝置1400的構件的圖式。在一些實施方式中，半導體製程工具如沉積工具102至電鍍工具112及/或晶圓/晶粒傳輸工具114可包括一或多個裝置1400及/或裝置1400的一或多個構件。如圖14所示，裝置1400可包含匯流排1410、處理器1420、記憶體1430、輸入構件1440、輸出構件1450、與通訊構件1460。
匯流排1410包括的一或多個構件可使裝置1400的構件有線及/或無線通訊。匯流排1410可耦接圖14的兩個或更多個構件，比如經由操作耦接、通訊耦接、電子耦接、及/或電性耦接。處理器1420包括中央處理器、圖形處理器、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘極陣列、特用積體電路、及/或另一種處理器構件。處理器1420可實施於硬體、韌體、或硬體與軟體的組合。在一些實施方式中，處理器1420包括一或多個處理器，其可程式化以進行此處所述的一或多個步驟或製程。
記憶體1430包括揮發性及/或非揮發性的記憶體。舉例來說，記憶體1430可包括隨機存取記憶體、唯讀記憶體、硬碟、及/或另一種記憶體(比如快閃記憶體、磁性記憶體、及/或光學記憶體)。記憶體1430可包括內部記憶體(如隨機存取記憶體、唯讀記憶體、或硬碟)及/或可移動記憶體(如經由通用序列匯流排連接而可移動)。記憶體1430可為非暫態電腦可讀媒介。記憶體1430可儲存操作裝置1400的相關資料、指令、及/或軟體(比如一或多種軟體應用)。在一些實施方式中，記憶體1430包括一或多個記憶體，其可經由匯流排1410耦接至一或多個處理器(如處理器1420)。
輸入構件1440可使裝置1400接收輸入，比如使用者輸入及/或感測的輸入。舉例來說，輸入構件1440可包含觸控螢幕、鍵盤、鍵板、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀、及/或致動器。輸出構件1450可使裝置1400提供輸出，比如經由顯示器、喇叭、及/或一或多種發光二極體。通訊構件1460可使裝置1400與其他裝置(比如經由有線連接及/或無線連接)通訊。舉例來說，通訊構件1460可包含接收器、發射器、收發器、數據機、網路介面卡、及/或天線。
裝置1400可進行此處所述的一或多道步驟或製程。舉例來說，非暫態電腦可讀媒介(如記憶體1430)可儲存處理器1420所執行的一組指令(比如一或多種指令或程式碼)。處理器1420可執行一組指令，以進行此處所述的一或多道步驟或製程。在一些實施方式中，一或多個處理器1420執行指令組，使一或多個處理器1420及/或裝置1400進行此處所述的一或多道步驟或製程。在一些實施方式中，硬體電路可取代指令或與指令結合，以進行此處所述的一或多道步驟或製程。處理器1420可額外或替代地設置以進行此處所述的一或多道步驟或製程。因此此處所述的實施方法不限於硬體電路與軟體的任何特定組合。
圖14所示的構件數目與配置用於舉例。裝置1400可包含額外構件、較少構件、不同構件、或不同於圖14所示的配置的構件。裝置1400的一組構件(一或多個構件)可額外或替代地進行裝置1400的另一組構件所進行的一或多種功能。
圖15係一例中，形成此處所述的半導體裝置的相關製程1500的流程圖。在一些實施方式中，可由半導體製程工具如沉積工具102至電鍍工具112的一或多者進行圖15的一或多個製程步驟。裝置1400的一或多個構件如處理器1420、記憶體1430、輸入構件1440、輸出構件1450、及/或通訊構件1460可額外或替代地進行圖15的一或多個製程步驟。
如圖15所示，製程1500可包括形成閘極結構於多個奈米結構通道周圍(步驟1510)。舉例來說，一或多個半導體製程工具如沉積工具102至電鍍工具112可形成閘極結構240於多個奈米結構通道220周圍，如此處所述。
如圖15所示，製程1500可包括退火以減少或移除閘極結構中的一或多個縫隙(步驟1520)。舉例來說，一或多個半導體製程工具如沉積工具102至電鍍工具112可進行退火，以減少或移除閘極結構240中的一或多個縫隙260，如此處所述。
如圖15所示，製程1500可包括回蝕刻閘極結構以露出至少一鰭狀結構的至少一側(步驟1530)。舉例來說，一或多個半導體製程工具如沉積工具102至電鍍工具112可回蝕刻閘極結構240以露出至少一鰭狀結構的至少一側(如層間介電層250所形成)，如此處所述。
製程1500可包含額外實施方式，比如任何下述的單一實施方式或下述實施方式的任何組合，及/或與其他處所述的一或多種其他製程結合。
在第一實施方式中，回蝕刻閘極結構240的步驟包括進行蝕刻程序一段預設置的時間。
在第二實施方式中，其可單獨實施或與第一實施方式結合，退火可使一或多個縫隙260的尺寸減少至近似0.0 nm至近似1.5 nm。
在第三實施方式中，其可單獨實施或與第一實施方式及第二實施方式的一或多者結合，退火溫度為近似300˚C至近似500˚C。
在第四實施方式中，其可單獨實施或與第一實施方式至第三實施方式的一或多者結合，可採用氬氣、氮氣、氫氣、或上述之組合的氛圍進行退火。
在第五實施方式中，其可單獨實施或與第一實施方式至第四實施方式的一或多者結合，退火時間為近似10分鐘至近似1小時。
在第六實施方式中，其可單獨實施或與第一實施方式至第五實施方式的一或多者結合，閘極結構240包括釕。
在第七實施方式中，其可單獨實施或與第一實施方式至第六實施方式的一或多者結合，退火可使一或多個縫隙260的寬度減少至近似0.0 nm至近似1.5 nm。
在第八實施方式中，其可單獨實施或與第一實施方式至第七實施方式的一或多者結合，閘極結構實質上無縫隙。
在第九實施方式中，其可單獨實施或與第一實施方式至第八實施方式的一或多者結合，閘極結構240實質上無孔洞。
在第十實施方式中，其可單獨實施或與第一實施方式至第九實施方式的一或多者結合，閘極結構240的長度的第一部分包括近似2個至近似4個晶粒，閘極結構240的長度的第二部分包括近似1個至近似5個晶粒，且閘極結構240的長度的第三部分包括近似2個至近似6個晶粒。
在第十一實施方式中，其可單獨實施或與第一實施方式至第十實施方式的一或多者結合，閘極結構240的長度的第一部分包括中位數尺寸為近似6 nm至近似15 nm的多個晶粒，長度的第二部分包括中位數尺寸為近似12 nm至近似18 nm的晶粒，而長度的第三部分包括中位數尺寸為近似12 nm至近似18 nm的晶粒。
雖然圖15顯示一例中的製程1500的步驟，但一些實施方式中的製程1500可包括額外步驟、較少步驟、不同步驟、或不同於圖15所示的設置的步驟。可額外或替代地同時進行製程1500的兩個或更多步驟。
圖15係一例中，形成半導體裝置的相關製程1600的流程圖。在一些實施方式中，可由半導體製程工具如沉積工具102至電鍍工具112的一或多者進行圖16的一或多個製程步驟。裝置1400的一或多個構件如處理器1420、記憶體1430、輸入構件1440、輸出構件1450、及/或通訊構件1460可額外或替代地進行圖16的一或多個製程步驟。
如圖16所示，製程1600可包括蝕刻凹陷於閘極接點或源極/汲極接點上的介電層中(步驟1610)。舉例來說，一或多個半導體製程工具如沉積工具102至電鍍工具112可蝕刻凹陷1304於閘極接點1242或金屬源極/汲極接點1230上的介電層1214中，如此處所述。
如圖16所示，製程1600可包括形成導電結構於凹陷中(步驟1620)。舉例來說，一或多個半導體製程工具如沉積工具102至電鍍工具112可形成導電結構如內連線1240/1238於凹陷1304中，如此處所述。
如圖16所示，製程1600可包括進行退火，以減少或移除導電結構中的一或多個縫隙(步驟1630)。舉例來說，一或多個半導體製程工具如沉積工具102至電鍍工具112可進行退火以減少或移除導電結構如內連線1240/1238中的一或多個縫隙，如此處所述。
製程1600可包含額外實施方式，比如任何下述的單一實施方式或下述實施方式的任何組合，及/或與其他處所述的一或多種其他製程結合。
在第一實施方式中，退火後的導電結構如內連線1240/1238實質上無縫隙。
在第二實施方式中，其可單獨實施或與第一實施方式結合，退火溫度為近似300˚C至近似500˚C。
在第三實施方式中，其可單獨實施或與第一實施方式及第二實施方式的一或多者結合，可採用氬氣、氮氣、氫氣、或上述之組合的氛圍進行退火。
在第四實施方式中，其可單獨實施或與第一實施方式至第三實施方式的一或多者結合，退火時間可為近似10分鐘至近似1小時。
在第五實施方式中，其可單獨實施或與第一實施方式至第四實施方式的一或多者結合，製程1600更包括退火之後在導電結構如內連線1240/1238上進行化學機械研磨程序。
在第六實施方式中，其可單獨實施或與第一實施方式至第五實施方式的一或多者結合，導電結構如內連線1240/1238包括釕。
雖然圖16顯示一例中的製程1600的步驟，但一些實施方式中的製程1600可包括額外步驟、較少步驟、不同步驟、或不同於圖16所示的設置的步驟。可額外或替代地同時進行製程1600的兩個或更多步驟。
在沉積釕之後，以此方式退火金屬閘極及/或中段結構的釕以減少甚至消除縫隙。由於退火可減少或移除沉積的釕中的縫隙，可因電阻降低而增加電性效能。此外，對金屬閘極而言，退火可產生更一致的沉積輪廓，造成時間控制的蝕刻製程可產生更一致的閘極高度。如此一來，在蝕刻之後可使金屬閘極的更多部分作用，其可在製造電子裝置時增加良率。
如上詳述，此處所述的一些實施方式提供半導體結構。半導體結構包括多個奈米結構通道，位於半導體基板上並沿著垂直於半導體基板的方向配置。半導體結構更包括閘極結構，包覆每一奈米結構通道，其中閘極結構包括釕，且釕中實質上無縫隙。
在一些實施例中，釕包括的晶粒數量為近似5至近似15。
在一些實施例中，釕包括多個晶粒，且晶粒的中位數尺寸為近似6 nm至近似15 nm。
在一些實施例中，每一奈米結構通道的高度為近似4 nm至近似6 nm。
在一些實施例中，半導體結構更包括蓋沉積於閘極結構上，其中蓋與奈米結構通道物理地隔有閘極結構。
在一些實施例中，蓋包括鎢。
如上詳述，此處所述的一些實施方式提供半導體結構的形成方法。方法包括形成閘極結構以包覆多個奈米結構通道。方法更包括進行退火以減少或移除閘極結構中的一或多個縫隙。方法包括回蝕刻閘極結構，以露出至少一鰭狀結構的至少一側。
在一些實施例中，回蝕刻閘極結構的步驟包括進行蝕刻步驟一段預設置的時間。
在一些實施例中，退火使縫隙的尺寸減少到近似0.0 nm至近似1.5 nm。
在一些實施例中，退火的溫度為近似300˚C至近似500˚C。
在一些實施例中，退火採用氬氣、氮氣、氫氣、或上述之組合的氛圍。
在一些實施例中，退火的時間為近似10分鐘至近似1小時。
在一些實施例中，閘極結構包括釕。
如上詳述，此處所述的一些實施方式提供半導體結構的形成方法。方法包括蝕刻凹陷於閘極接點或源極/汲極接點上的介電層中。方法更包括形成導電結構於凹陷中。方法包括進行退火以減少或移除導電結構中的一或多個縫隙。
在一些實施例中，退火之後的導電結構實質上無縫隙。
在一些實施例中，退火的溫度為近似300˚C至近似500˚C。
在一些實施例中，退火採用氬氣、氮氣、氫氣、或上述之組合的氛圍。
在一些實施例中，退火的時間為近似10分鐘至近似1小時。
在一些實施例中，方法更包括：在退火之後，進行化學機械研磨程序於該導電結構上。
在一些實施例中，導電結構包括釕。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A,B-B,C-C:剖面 H1:高度 100:環境 102:沉積工具 104:曝光工具 106:顯影工具 108:蝕刻工具 110:平坦化工具 112:電鍍工具 114:晶圓/晶粒傳輸工具 200:半導體裝置 205:半導體基板 210:平台區 215:淺溝槽隔離區 220:奈米結構通道 225:源極/汲極區 230:緩衝層 235,325:蓋層 240:閘極結構 245:內側間隔物 250:層間介電層 260:縫隙 300,400,500,600,700,800,900,1000,1300:實施方式 305:層狀堆疊 310:第一層 315:第二層 320,715:硬遮罩層 330:氧化物層 335:氮化物層 340:部分 345,345a,345b,1204:鰭狀結構 405,605:襯墊 410,610,1206,1210,1214,1218,1222,1226:介電層 505:覆層 510:覆蓋側壁 615:高介電常數層 620:混合鰭狀結構 705:虛置閘極結構 710:閘極層 720:間隔物層 725:閘極介電層 805:源極/汲極凹陷 810:空洞 815:絕緣層 1005:開口 1010:孔洞 1020:蓋 1100:例子 1200:裝置 1202:基板 1208,1212,1216,1220,1224:蝕刻停止層 1228:磊晶區 1230:金屬源極/汲極接點 1232:閘極 1234,1236:間隔物 1238,1240:內連線 1242:閘極接點 1244,1246,1252,1254:導電結構 1248,1250:通孔 1302:阻障層 1304:凹陷 1306:阻障及/或襯墊層 1400:裝置 1410:匯流排 1420:處理器 1430:記憶體 1440:輸入構件 1450:輸出構件 1460:通訊構件 1500,1600:製程 1510,1520,1530,1610,1620,1630:步驟
圖1係一例中，可實施所述的系統及/或方法於其中的環境的圖式。 圖2A係一例中，此處所述的半導體結構的圖式。 圖2B係一例中，此處所述的退火製程的圖式。 圖3A及3B係一例中，此處所述的鰭狀物形成製程的實施方式的圖式。 圖4A及4B係一例中，此處所述的淺溝槽隔離形成製程的實施方式的圖式。 圖5A至5C係一例中，此處所述的覆蓋側壁形成製程的實施方式的圖式。 圖6A至6C係一例中，此處所述的混合鰭狀結構形成製程的實施方式的圖式。 圖7A及7B係一例中，此處所述的虛置閘極結構形成製程的圖式。 圖8A至8D係一例中，此處所述的源極/汲極凹陷形成製程與內側間隔物形成製程的實施方式的圖式。 圖9係一例中，此處所述的源極/汲極區形成製程的實施方式的圖式。 圖10A至10H係一例中，此處所述的置換閘極製程的實施方式的圖式。 圖11係一例中，此處所述的閘極擊穿缺陷的圖式。 圖12係一例中，此處所述的半導體結構的圖式。 圖13A至13G係一例中，此處所述的接點形成製程的實施方式的圖式。 圖14係一例中，此處所述的一或多個裝置的構件的圖式。 圖15及16係一例中，此處所述的半導體裝置相關的形成製程的流程圖。
215:淺溝槽隔離區
220:奈米結構通道
225:源極/汲極區
240:閘極結構
250:層間介電層
405:襯墊
610:介電層
615:高介電常數層
1020:蓋

Claims (20)

  1. 一種半導體結構，包括： 多個奈米結構通道，位於一半導體基板上並沿著垂直於該半導體基板的方向配置；以及 一閘極結構，包覆每一該些奈米結構通道， 其中該閘極結構包括釕，且釕中實質上無縫隙。
  2. 如請求項1之半導體結構，其中釕包括的晶粒數量為近似5至近似15。
  3. 如請求項1之半導體結構，其中釕包括多個晶粒，且該些晶粒的中位數尺寸為近似6 nm至近似15 nm。
  4. 如請求項1之半導體結構，其中每一該些奈米結構通道的高度為近似4 nm至近似6 nm。
  5. 如請求項1之半導體結構，更包括： 一蓋沉積於該閘極結構上， 其中該蓋與該奈米結構通道物理地隔有該閘極結構。
  6. 如請求項5之半導體結構，其中該蓋包括鎢。
  7. 一種半導體結構的形成方法，包括： 形成一閘極結構以包覆多個奈米結構通道； 進行退火以減少或移除該閘極結構中的一或多個縫隙；以及 回蝕刻該閘極結構，以露出至少一鰭狀結構的至少一側。
  8. 如請求項7之半導體結構的形成方法，其中回蝕刻該閘極結構的步驟包括： 進行蝕刻步驟一段預設置的時間。
  9. 如請求項7之半導體結構的形成方法，，其中退火使該或該些縫隙的尺寸減少到近似0.0 nm至近似1.5 nm。
  10. 如請求項7之半導體結構的形成方法，，其中退火的溫度為近似300˚C至近似500˚C。
  11. 如請求項7之半導體結構的形成方法，，其中退火採用氬氣、氮氣、氫氣、或上述之組合的氛圍。
  12. 如請求項7之半導體結構的形成方法，，其中退火的時間為近似10分鐘至近似1小時。
  13. 如請求項7之半導體結構的形成方法，，其中該閘極結構包括釕。
  14. 一種半導體結構的形成方法，包括： 蝕刻一凹陷於一閘極接點或一源極/汲極接點上的一介電層中； 形成一導電結構於該凹陷中； 進行退火以減少或移除該導電結構中的一或多個縫隙。
  15. 如請求項14之半導體結構的形成方法，其中退火之後的該導電結構實質上無縫隙。
  16. 如請求項14之半導體結構的形成方法，其中退火的溫度為近似300˚C至近似500˚C。
  17. 如請求項14之半導體結構的形成方法，其中退火採用氬氣、氮氣、氫氣、或上述之組合的氛圍。
  18. 如請求項14之半導體結構的形成方法，其中退火的時間為近似10分鐘至近似1小時。
  19. 如請求項14之半導體結構的形成方法，更包括： 在退火之後，進行化學機械研磨程序於該導電結構上。
  20. 如請求項14之半導體結構的形成方法，其中該導電結構包括釕。
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