CN219873538U - 半导体结构 - Google Patents

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Abstract

一种半导体结构，在沉积钌之后，退火金属栅极及/或中段结构的钌以减少甚至消除缝隙。由于退火减少或移除沉积的钌中的缝隙，金属栅极及/或中断结构的电阻降低而增加电性效能。此外对金属栅极而言，退火可产生更一致的沉积轮廓，其可使时间控制的蚀刻工艺产生更一致的栅极高度。如此一来，蚀刻后的更多金属栅极可作用，其可在制造电子装置时增加良率。

Description

半导体结构
技术领域
本实用新型实施例涉及半导体结构，尤其涉及退火栅极结构或导电结构的钌以减少或消除其缝隙。
背景技术
随着半导体装置的制造方法进展与技术工艺节点尺寸缩小，短通道效应如热载子劣化、势垒降低、量子限制、与其他问题将影响晶体管。此外，随着晶体管的栅极长度缩小以用于较小的技术节点，将增加源极/漏极电子穿隧，其亦增加晶体管的关闭电流(比如在晶体管关闭时流动穿过晶体管通道的电流)。硅/硅锗纳米结构晶体管如纳米线、纳米片、与全绕式栅极装置可能克服较小技术节点的短通道效应。纳米结构晶体管相对于其他种类的晶体管，为减少短通道效应与增加载子迁移率的有效结构。
实用新型内容
本公开的目的在于提出一种半导体结构，以解决上述至少一个问题。
此处所述的一些实施方式提供半导体结构。半导体结构包括多个纳米结构通道，位于半导体基板上并沿着垂直于半导体基板的方向配置。半导体结构还包括栅极结构，包覆每一纳米结构通道，其中栅极结构包括钌，且钌中实质上无缝隙。
根据本公开其中的一个实施方式，钌包括的裸片数量为5至15。
根据本公开其中的一个实施方式，钌包括多个裸片，且多个所述裸片的中位数尺寸为6nm至15nm。
根据本公开其中的一个实施方式，每一多个所述纳米结构通道的高度为4nm至6nm。
根据本公开其中的一个实施方式，还包括：一盖沉积于该栅极结构上，其中该盖与该纳米结构通道物理地隔有该栅极结构。
此处所述的一些实施方式提供半导体结构。半导体结构包括凹陷，位于栅极接点或源极/漏极接点上的介电层中；以及导电结构，位于凹陷中，其中导电结构包括实质上无缝隙的钌。
根据本公开其中的一个实施方式，该栅极接点或该源极/漏极接点为前段工艺的接点，而该导电结构为中段工艺的接点。
根据本公开其中的一个实施方式，该导电结构与该介电层隔有一阻挡及/或衬垫层。
附图说明
图1为一例中，可实施所述的系统及/或方法于其中的环境的附图。
图2A为一例中，此处所述的半导体结构的附图。
图2B为一例中，此处所述的退火工艺的附图。
图3A及图3B为一例中，此处所述的鳍状物形成工艺的实施方式的附图。
图4A及图4B为一例中，此处所述的浅沟槽隔离形成工艺的实施方式的附图。
图5A至图5C为一例中，此处所述的覆盖侧壁形成工艺的实施方式的附图。
图6A至图6C为一例中，此处所述的混合鳍状结构形成工艺的实施方式的附图。
图7A及图7B为一例中，此处所述的虚置栅极结构形成工艺的附图。
图8A至图8D为一例中，此处所述的源极/漏极凹陷形成工艺与内侧间隔物形成工艺的实施方式的附图。
图9为一例中，此处所述的源极/漏极区形成工艺的实施方式的附图。
图10A至图10H为一例中，此处所述的置换栅极工艺的实施方式的附图。
图11为一例中，此处所述的栅极击穿缺陷的附图。
图12为一例中，此处所述的半导体结构的附图。
图13A至图13G为一例中，此处所述的接点形成工艺的实施方式的附图。
图14为一例中，此处所述的一或多个装置的构件的附图。
图15及图16为一例中，此处所述的半导体装置相关的形成工艺的流程图。
附图标记如下：
A-A,B-B,C-C:剖面
H1:高度
100:环境
102:沉积工具
104:曝光工具
106:显影工具
108:蚀刻工具
110:平坦化工具
112:电镀工具
114:晶片/裸片传输工具
200:半导体装置
205:半导体基板
210:平台区
215:浅沟槽隔离区
220:纳米结构通道
225:源极/漏极区
230:缓冲层
235,325:盖层
240:栅极结构
245:内侧间隔物
250:层间介电层
260:缝隙
300,400,500,600,700,800,900,1000,1300:实施方式
305:层状堆叠
310:第一层
315:第二层
320,715:硬掩模层
330:氧化物层
335:氮化物层
340:部分
345,345a,345b,1204:鳍状结构
405,605:衬垫
410,610,1206,1210,1214,1218,1222,1226:介电层
505:覆层
510:覆盖侧壁
615:高介电常数层
620:混合鳍状结构
705:虚置栅极结构
710:栅极层
720:间隔物层
725:栅极介电层
805:源极/漏极凹陷
810:空洞
815:绝缘层
1005:开口
1010:孔洞
1020:盖
1100:例子
1200:装置
1202:基板
1208,1212,1216,1220,1224:蚀刻停止层
1228:外延区
1230:金属源极/漏极接点
1232:栅极
1234,1236:间隔物
1238,1240:内连线
1242:栅极接点
1244,1246,1252,1254:导电结构
1248,1250:通孔
1302:阻挡层
1304:凹陷
1306:阻挡及/或衬垫层
1400:装置
1410:汇流排
1420:处理器
1430:存储器
1440:输入构件
1450:输出构件
1460:通信构件
1500,1600:工艺
1510,1520,1530,1610,1620,1630:步骤
具体实施方式
下述详细描述可搭配附图说明，以利理解本实用新型的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
以下公开的内容提供许多不同的实施例或实例以实施本案的不同特征。以下公开的内容说明各个构件及其排列方式的特定例子以简化说明。这些特定例子并非用以局限本实用新型实施例。举例来说，若本实用新型实施例说明第一结构形成于第二结构之上，即表示其第一结构可能与第二结构直接接触，或额外结构可能形成于第一结构与第二结构之间，使第一结构与第二结构未直接接触。此外，本实用新型多种例子可重复标号以简化说明或使说明清楚，并不代表多种实施例及/或设置中具有相同标号的结构具有同样的相对关系。
此外，空间相对用语如“在…下方”、“下方”、“较低的”、“上方”、“较高的”、或类似用词，用于描述附图中一些元件或结构与另一元件或结构之间的关系。这些空间相对用语包括使用中或操作中的装置的不同方向，以及附图中所描述的方向。当装置转向不同方向时(旋转90度或其他方向)，则使用的空间相对形容词也将依转向后的方向来解释。
在一些例子中，减少鳍状场效晶体管的几何与尺寸特性，可能降低鳍状场效晶体管的效能。举例来说，随着鳍状场效晶体管技术工艺节点缩小，鳍状场效晶体管中的短通道效应(如漏极诱发势垒下降)可能增加。随着鳍状场效晶体管的栅极长度减少，可能额外或替代地增加鳍状场效晶体管中的电子穿隧与漏电流。
纳米结构晶体管(如纳米线晶体管、纳米片晶体管、全绕式栅极晶体管、多桥通道晶体管、纳米带晶体管及/或其他种类的纳米结构晶体管)可克服鳍状场效晶体管的一或多个上述缺点。在纳米结构晶体管中，钌因低电阻而常用于金属栅极与中段接点插塞(亦可视作第零内连线或金属化层)。在含有钌接点的电子装置中，低电阻可提供较低的电阻/电容时间常数与较快的信号传播。此外，钌具有耐热性且耐电性劣化，其可改善电子装置的寿命。
通常采用原子层沉积工艺沉积钌。综上所述，钌沉积于凹陷中，以形成金属栅极与中段结构。此外，钌形成于凹陷周围的介电材料上。综上所述，蚀刻多余的钌以尝试达到一致的栅极高度。在自对准接点工艺中，蚀刻为时间控制的工艺，因为介电材料上没有蚀刻停止层以停止蚀刻。然而钌通常流入凹陷，使缝隙存在。此缝隙减少含有钌接点的电子装置的电性效能。此外，缝隙造成不一致的沉积轮廓，使时间控制的蚀刻工艺无法产生一致的栅极高度。如此一来，一些金属栅极接点插塞将无法作用，在产生电子装置时减少良率。
此处所述的一些实施方式可提供纳米结构晶体管与其形成方法。在一些实施方式中，沉积钌之后可退火钌，以减少或甚至消除缝隙。由于退火可减少或移除沉积的钌中的缝隙，因此可减少电阻而增加电性效能。此外，对金属栅极而言，退火可产生更一致的沉积轮廓，其造成时间控制的蚀刻工艺产生一致的栅极高度。如此一来，蚀刻后的更多金属栅极可作用，其可在产生电子装置时增加良率。
图1为一例中，可实施此处所述的系统及/或方法于其中的环境100。如图1所示，环境100的例子可包含多个半导体工艺工具如沉积工具102至电镀工具112与晶片/裸片传输工具114。多个半导体工艺工具如沉积工具102至电镀工具112可包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及/或其他种类的半导体工艺工具。环境100的例子中所含的工具，可包含于半导体清洁室、半导体代工厂、半导体加工厂、半导体制造厂及/或类似物中。
沉积工具102为半导体工艺工具，其包括半导体工艺腔室与一或多个装置，可沉积多种材料至基板上。在一些实施方式中，沉积工具102包括旋转涂布工具，其可沉积光刻胶层于基板如晶片上。在一些实施方式中，沉积工具102包括化学气相沉积工具，比如等离子体辅助化学气相沉积工具、高密度等离子体化学气相沉积工具、次压化学气相沉积工具、低压化学气相沉积工具、原子层沉积工具、等离子体辅助原子层沉积工具、或另一种类的化学气相沉积工具。在一些实施方式中，沉积工具102包括物理气相沉积工具，比如溅镀工具或另一种物理气相沉积工具。在一些实施例中，沉积工具102包括外延工具，其设置以外延成长装置的层状物及/或区域。在一些实施方式中，环境100的例子包括多种沉积工具102。
曝光工具104为半导体工艺工具，其可曝光光刻胶层至射线源如紫外光源(比如深紫外光源、极紫外光源及/或类似光源)、X光源、电子束源及/或类似射线源。曝光工具104可曝光光刻胶层至射线源，使图案自光掩膜转移至光刻胶层。图案可包含一或多个半导体装置层图案以用于形成一或多个半导体装置、可包含图案以形成半导体装置的一或多个结构、可包含图案以用于蚀刻半导体装置的多种部分，及/或可包含类似图案。在一些实施方式中，曝光工具104包含扫描机、步进机、或类似种类的曝光工具。
显影工具106为半导体工艺工具，其可显影已曝光至射线源的光刻胶层，以显影自曝光工具104转移至光刻胶层的图案。在一些实施方式中，显影工具106可移除光刻胶层的未曝光部分以显影图案。在一些实施方式中，显影工具106可移除光刻胶层的曝光部分以显影图案。在一些实施方式中，显影工具106采用化学显影剂溶解光刻胶层的曝光部分或未曝光部分以显影图案。
蚀刻工具108为半导体工艺工具，其可蚀刻基板、晶片、或半导体装置的多种材料。举例来说，蚀刻工具108可包含湿蚀刻工具、干蚀刻工具及/或类似物。在一些实施方式中，蚀刻工具108包括填有蚀刻剂的腔室，而基板置于腔室中一段特定时间，以移除特定量的基板的一或多个部分。在一些实施方式中，蚀刻工具108蚀刻基板的一或多个部分的方法，可采用等离子体蚀刻或等离子体辅助蚀刻，其可关于采用离子化气体以等向或方向性地蚀刻一或多个部分。
平坦化工具110为半导体工艺工具，其可研磨或平坦化晶片或半导体装置的多种层状物。举例来说，平坦化工具110可包含化学机械平坦化工具及/或另一种平坦化工具，其可研磨或平坦化沉积或电镀的材料的表面或层状物。平坦化工具110可由化学与机械力的组合(比如化学蚀刻与自由磨料研磨)，研磨或平坦化半导体装置的表面。平坦化工具110可采用磨料与腐蚀性化学研磨液搭配研磨垫与固定环(其直径通常大于半导体装置)。动态研磨头可将研磨垫与半导体装置压在一起，而固定环可固定研磨垫与半导体装置。动态研磨头可依不同旋转轴旋转，以移除材料并使半导体装置的不规则形貌一致化，使半导体装置平滑或平坦。
电镀工具112为半导体工艺工具，其可电镀一或多种金属至基板(如晶片、半导体装置及/或类似物)或其部分。举例来说，电镀工具112可包含电镀铜装置、电镀铝装置、电镀镍装置、电镀锡装置、电镀化合物材料或合金(如锡银、锡铅及/或类似物)的装置及/或电镀一或多种其他种类的导电材料、金属及/或类似种类的材料所用的电镀装置。
晶片/裸片传输工具114包括可动机器人、机械手臂、电车或轨道车、悬挂搬运系统、自动材料处理系统及/或另一种装置，其设置以传输基板及/或半导体装置于半导体工艺工具如沉积工具102至电镀工具112之间，设置以传输基板及/或半导体装置于相同半导体工艺工具的工艺腔室之间及/或设置以自其他位置(比如晶片架、储存室及/或类似位置)传输出基板及/或半导体装置或传输基板及/或半导体装置至其他位置。在一些实施方式中，晶片/裸片传输工具114可为程序化的装置，其设置为沿着特定路径移动及/或半自动或全自动地操作。在一些实施方式中，环境100包括多个晶片/裸片传输工具114。
举例来说，晶片/裸片传输工具114可包含于集束工具或含有多个工艺腔室的另一种工具中，且可设置以传输基板及/或半导体装置于工艺腔室之间、传输基板及/或半导体装置于工艺腔室与缓冲区之间、传输基板及/或半导体装置于工艺腔室与界面工具如设备前端模块之间、传输基板及/或半导体装置于工艺腔室与传输载体如前开式晶片传送盒之间及/或类似用途。在一些实施方中，晶片/裸片传输工具114可包含于多腔室(或集束)的沉积工具102中，其可包含预清洁工艺腔室(用于自基板及/或半导体装置清洁或移除氧化物、氧化及/或其他种类的污染或副产物)与多种沉积工艺腔室(如沉积不同种类的材料所用的工艺腔室，或进行不同种类的沉积步骤所用的工艺腔室)。在这些实施方式中，晶片/裸片传输工具114设置以传输基板及/或半导体装置于沉积工具102的工艺腔室之间，而不在沉积工具102中的工艺步骤之间及/或工艺腔室之间破真空(或至少部分地破真空)，如此处所述。
图1所示的装置数目与配置仅为举例。实际上，可具有额外装置、较少装置、不同装置、或不同于图1所示的配置的装置。此外，可在单一装置中实施图1所示的两个或多个装置，或图1所示的单一装置可由多个分散的装置所实施。环境100的一组装置(一或多个装置)可额外或替代地进行环境100的另一组装置所进行的一或多个功能。
图2A为一例中，此处所述的半导体装置200的附图。半导体装置200包括一或多个晶体管。一或多个晶体管可包括纳米结构晶体管如纳米线晶体管、纳米片晶体管、全绕式栅极晶体管、多桥通道晶体管、纳米带晶体管及/或其他种类的纳米结构晶体管。半导体装置200可包括一或多个图2A未显示的额外装置、结构及/或层状物。举例来说，半导体装置200可包括额外层状物及/或裸片形成于图2A所示的半导体装置200的部分之上及/或之下的层状物上。可额外或替代地形成一或多个额外半导体结构及/或半导体装置于含有半导体装置(如图2A所示的半导体装置200)的电子装置或集成电路的相同层中。图3A至10H为图2A所示的半导体装置200的多种部分的剖视图，并对应形成半导体装置200的纳米结构晶体管的多种工艺阶段。
半导体装置200形成于半导体基板上。半导体基板包括硅基板、含硅材料所形成的基板、III-V族半导体化合物材料基板如砷化镓基板、绝缘层上硅基板、锗基板、硅锗基板、碳化硅基板、或另一种半导体基板。半导体基板可包括多种层状物，包括导电或绝缘层形成于半导体基板上。半导体基板可包括半导体化合物及/或半导体合金。半导体基板可包括多种掺杂设置，以符合一或多个设计参数。举例来说，可形成不同的掺杂轮廓(如n型井或p型井)于半导体基板上的区域中，而区域设计为用于不同装置型态(比如p型金属氧化物半导体纳米结构晶体管或n型金属氧化物半导体纳米结构晶体管)。合适掺杂法可包括离子注入掺质及/或扩散工艺。此外，半导体基板可包括外延层(其可应变以增进效能)，及/或具有其他合适的增进结构。半导体基板可包括半导体晶片的一部分，而其他半导体装置可形成其上。
平台区210包含于半导体基板上(及/或延伸高于半导体基板)。平台区210提供的结构上可形成半导体装置200的纳米结构，比如纳米结构通道、包覆每一纳米结构通道的纳米结构栅极部分、牺牲纳米结构及/或其他纳米结构。在一些实施方式中，一或多个平台区210形成于鳍状结构(如硅鳍状结构)之中及/或自鳍状结构形成，而鳍状结构形成于半导体基板中。平台区210可包括与半导体基板相同的材料，且可由半导体基板形成。在一些实施方式中，掺杂平台区210以形成不同型态的纳米结构晶体管如p型纳米结构晶体管及/或n型纳米结构晶体管。在一些实施方式中，平台区210包括硅或其他半导体元素如锗。在一些实施方式中，平台区210包括半导体合金材料如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、或上述的组合。
平台区210的制作方法为合适的半导体工艺技术，比如掩模、光刻、蚀刻工艺及/或其他工艺。举例来说，鳍状结构的形成方法可为蚀刻半导体基板的一部分，以形成凹陷于半导体基板中。接着将隔离材料填入凹陷，并回蚀刻或凹陷化隔离材料以形成浅沟槽隔离区215于半导体基板之上与鳍状结构之间。源极/漏极凹陷可形成于鳍状结构中，造成平台区210形成于源极/漏极凹陷之间。然而亦可采用其他制作技术以形成浅沟槽隔离区215及/或平台区210。
浅沟槽隔离区215可电性隔离相邻的鳍状结构，且可提供半导体装置200的其他层及/或结构形成其上的层状物。浅沟槽隔离区215可包括介电材料如氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料及/或另一合适的绝缘材料。浅沟槽隔离区215可包括多层结构，比如具有一或多个衬垫层。
半导体装置200包括多个纳米结构通道220，其延伸于源极/漏极区225之间并电性耦接至源极/漏极区225。纳米结构通道220的配置方向近似垂直于半导体基板。换言之，纳米结构通道220垂直配置或堆叠于半导体基板上。
纳米结构通道220包括硅为主的纳米结构(如纳米片、纳米线、或其他结构)，其可作为半导体装置200的纳米结构晶体管的半导体通道。在一些实施方式中，纳米结构通道220可包括硅锗或另一种硅为主的材料。源极/漏极区225包括硅与一或多种掺质，比如p型材料(如硼、锗、或其他p型材料)、n型材料(如磷、砷、或其他n型材料)及/或另一种掺质。综上所述，半导体装置200可包括p型金属氧化物半导体纳米结构晶体管，其包括p型源极/漏极区225；n型金属氧化物半导体纳米结构晶体管，其包括n型源极/漏极区225；及/或其他种类的纳米结构晶体管。
在一些实施方式中，缓冲区包含于源极/漏极区225与半导体基板上的鳍状结构之间的源极/漏极区225之下。缓冲区可提供隔离于源极/漏极区225与相邻的平台区210之间。缓冲区可减少、最小化及/或避免电子穿入平台区210(而非穿过纳米结构通道220，进而减少漏电流)及/或减少、最小化及/或避免掺质自源极/漏极区225至平台区210中(其可减少短通道效应)。
盖层可包含于源极/漏极区225之上。盖层可包括硅、硅锗、掺杂的硅、掺杂的硅锗及/或另一材料。盖层可减少掺质扩散，并在形成接点之前的半导体装置200所用的半导体工艺步骤中保护源极/漏极区225。此外，盖层有助于形成金属-半导体(如硅化物)的合金。
至少一组纳米结构通道220延伸穿过一或多个栅极结构240。栅极结构240的组成可为一或多种金属材料、一或多种高介电常数的材料及/或一或多种其他种类的材料。在一些实施方式中，虚置栅极结构(如多晶硅栅极结构或另一种栅极结构)可形成于栅极结构240之后形成的位置中，因此可在形成栅极结构240之前形成半导体装置200的一或多个其他层及/或结构。这可在形成一或多种层及/或结构时，减少及/或避免损伤栅极结构240。接着进行置换栅极工艺以移除虚置栅极结构，并以栅极结构240(如置换栅极结构)取代虚置栅极结构。
如图2A所示，栅极结构240的部分以交错的垂直配置方式，形成于成对的纳米结构通道220之间。换言之，半导体装置200包括交错的纳米结构通道220与栅极结构240的部分的一或多个垂直堆叠，如图2A所示。在此方式中，栅极结构240可包覆相关的纳米结构通道220的所有侧，以增加对纳米结构通道220的控制、增加半导体装置200的纳米结构晶体管所用的驱动电流、并减少半导体装置的纳米结构晶体管的短通道效应。
半导体装置200的两个或更多纳米尺寸晶体管之间，可共用一些源极/漏极区225与栅极结构240。在这些实施方式中，一或多个源极/漏极区225与栅极结构240可连接或耦接至多个纳米结构通道220，如图2A所示的例子。这可使单一的栅极结构240与一对源极/漏极区225控制多个纳米结构通道220。
内侧间隔物可包含于源极/漏极区225与相邻的栅极结构240之间。具体而言，内侧间隔物可包含于源极/漏极区225与栅极结构240包覆多个纳米结构通道220的部分之间。内侧间隔物包含于栅极结构240包覆多个纳米结构通道220的部分的末端上。内侧间隔物包含于相邻的纳米结构通道220的末段部分之间的空洞中。内侧间隔物可降低寄生电容并保护源极/漏极区225免于纳米片释放步骤的蚀刻，而纳米片释放步骤可移除纳米结构通道220之间的牺牲纳米片。内侧间隔物包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅及/或另一介电材料。
在一些实施方式中，半导体装置200包括混合鳍状结构。混合鳍状结构亦可视作虚置鳍状物、混合鳍状物、非有源鳍状物、或类似物。混合鳍状结构可包含于相邻的源极/漏极区225之间、栅极结构240的部分之间、相邻的纳米结构通道220的堆叠之间及/或类似物之间。混合鳍状结构的延伸方向近似垂直于栅极结构240。
混合鳍状结构设置以提供电性隔离于半导体装置200中包含的一或多个结构及/或构件之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于两个或更多纳米结构通道220的堆叠之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于两个或更多源极/漏极区225之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于两个或更多栅极结构或者栅极结构的两个或更多部分之间。在一些实施方式中，混合鳍状结构设置以提供电性隔离于源极/漏极区225与栅极结构240之间。
混合鳍状结构可包括多种介电材料。混合鳍状结构可包括一或多种低介电常数的介电材料(如氧化硅、氮化硅及/或类似物)与一或多种高介电常数的介电材料(如氧化铪及/或其他高介电常数的介电材料)的组合。
半导体装置200亦可包括层间介电层250于浅沟槽隔离区215上。层间介电层250可视作第零层间介电层。层间介电层250围绕栅极结构240以提供电性隔离及/或绝缘于栅极结构240、源极/漏极区225及/或其他结构之间。可形成导电结构如接点及/或内连线穿过层间介电层250至源极/漏极区225与栅极结构240，以控制源极/漏极区225与栅极结构240。
图2B为一例中，此处所述的半导体装置200所用的退火工艺的例子。如图2B所示，半导体装置200亦可包括层间介电层250。层间介电层250围绕栅极结构240以提供电性隔离及/或绝缘于栅极结构240之间。
如图2B所示，栅极结构240的形成方法可为沉积钌至半导体装置200中。综上所述，缝隙形成于钌中。如图2B所示，缝隙260的高度H1为近似1nm至近似100nm。此外，缝隙260的宽度可为近似1.6nm至近似2.2nm。缝隙260在金属栅极回蚀刻程序中(如图11相关的所述说明)可能造成过蚀刻。
综上所述，如图2B所示，可在沉积钌之后退火钌。在一些实施方式中，可采用氩气、氮气及/或氢气的氛围进行退火。如此一来，退火步骤可退火钌而不造成半导体装置200的其他材料与氛围反应。退火的温度可为近似300℃至近似500℃。选择不大于500℃的退火温度可节省能量，且可退火钌而不造成半导体装置200的其他材料熔融或流动。选择至少300℃的退火温度可使裸片再成长于钌中(如图10F相关的所述说明)。
在一些实施方式中，退火的时间可为近似10分钟至近似1小时。通过选择至少10分钟的退火，可使裸片再成长于钌中(如图10F相关的所述说明)。通过选择不大于1小时的退火可节省能量，且可退火钌而不造成半导体装置200的其他材料熔融或流动。
通过退火钌以移除缝隙，可在金属栅极回蚀刻时避免过蚀刻。综上所述，可减少击穿缺陷(如图11相关的所述说明)，以在制造半导体装置200时改善良率。
如上所述，提供图2A及图2B作为例子。其他例子可不同于图2A及图2B所示的例子。
图3A及图3B为一例中，此处所述的鳍状物形成工艺的实施方式300的附图。实施方式300的例子包括形成半导体装置200或其部分所用的鳍状结构的例子。半导体装置200可包括图3A及图3B未显示的一或多个额外装置、结构及/或层状物。半导体装置200可包括额外层状物及/或裸片，形成于图3A及图3B所示的半导体装置200的部分之上及/或之下的层状物上。一或多个额外半导体结构及/或半导体装置，可额外或替代地形成于含有半导体装置200的电子装置的相同层中。
图3A显示半导体装置200的透视图，与沿着透视图中的剖面A-A的剖视图。如图3A所示，进行半导体装置200的工艺，其与半导体基板205相关。形成层状堆叠305于半导体基板205上。层状堆叠305可视作超晶格。在一些实施方式中，在形成层状堆叠305之前进行与半导体基板205相关的一或多个步骤。举例来说，可进行抗击穿注入步骤。可在半导体基板205的一或多个区域中进行抗击穿注入步骤，而纳米结构通道220将形成于这些区域上。举例来说，进行抗击穿注入步骤可减少及/或避免击穿或不想要的扩散至半导体基板205中。
层状堆叠305包括多个交错层，其配置方向近似垂直于半导体基板205。举例来说，层状堆叠305包括垂直交错的第一层310与第二层315位于半导体基板205上。图3A所示的第一层310的数量与第二层315的数量用于举例，且第一层310的其他数量与第二层315的其他数量亦属本实用新型实施例的范畴。在一些实施方式中，第一层310与第二层315的厚度不同。举例来说，第二层315的厚度可大于第一层310的厚度。在一些实施方式中，第一层310(或一组第一层310)的厚度为近似4纳米至近似7纳米。在一些实施方式中，第二层315(或一组第二层315)的厚度为近似8纳米至近似12纳米。然而第一层310所用的其他厚度数值与第二层315所用的其他厚度数值亦属本实用新型实施例的范畴。
第一层310包括第一材料组成，而第二层315包括第二材料组成。在一些实施方式中，第一材料组成与第二材料组成相同。在一些实施方式中，第一材料组成与第二材料组成不同。举例来说，第一层310可包括硅锗，而第二层315可包括硅。在一些实施例中，第一材料组成与第二材料组成的氧化速率及/或蚀刻选择性不同。
如此处所述，可对第二层315进行工艺，以形成半导体装置200之后形成的纳米结构晶体管所用的纳米结构通道220。第一层310为牺牲纳米结构且最后将移除，其可用于定义相邻的纳米结构通道220之间的垂直距离，以用于半导体装置200之后形成的栅极结构240。综上所述，第一层310可视作牺牲层，而第二层315可视作通道层。
沉积工具102沉积及/或成长层状堆叠305的交错层，以包含纳米结构(如纳米片)于半导体基板205上。举例来说，沉积工具102外延成长交错层。然而可采用其他工艺以形成层状堆叠305的交错层。外延成长层状堆叠305的交错层的方法，可为分子束外延工艺、有机金属化学气相沉积工艺及/或另一合适的外延成长工艺。在一些实施方式中，外延成长的层状物如第二层315所含的材料与半导体基板205的材料相同。在一些实施方式中，第一层310及/或第二层315包含的材料不同于半导体基板205的材料。如上所述，一些实施例中的第一层310包括外延成长的硅锗层，而第二层315包括外延成长的硅层。第一层310及/或第二层315可改为包括其他材料如锗、半导体化合物材料(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或锑化铟)、半导体合金材料(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、或磷砷化镓铟)及/或上述的组合。第一层310的材料及/或第二层315的材料选择，可提供不同的氧化特性、不同的蚀刻选择特性及/或其他特性。
如图3A所示，沉积工具102可形成一或多个额外层于层状堆叠305上。举例来说，硬掩模层320可形成于层状堆叠305上(比如层状堆叠305的最顶部第二层315上)。在另一例中，盖层325可形成于硬掩模层320上。在另一例中，可形成含有氧化物层330与氮化物层335的另一硬掩模层于盖层325上。一或多个硬掩模层如硬掩模层320、盖层325、与氧化物层330可用于形成半导体装置200的一或多个结构。氧化物层330可作为层状堆叠与氮化物层335之间的黏着层，且可做为蚀刻氮化物层335所用的蚀刻停止层。一或多个硬掩模层如硬掩模层320、盖层325、与氧化物层330可包括硅锗、氮化硅、氧化硅及/或另一材料。盖层325可包括硅及/或另一材料。在一些实施方式中，盖层325的组成材料与半导体基板205相同。在一些实施方式中，一或多个额外层的形成方法为热成长、化学气相沉积、物理气相沉积、原子层沉积及/或另一沉积技术。
图3B显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图3B所示，蚀刻层状堆叠305与半导体基板205以移除层状堆叠305的部分与半导体基板205的部分。蚀刻步骤之后保留的层状堆叠305的部分340与平台区210(亦可视作硅平台)，可视作半导体装置200的半导体基板205上的鳍状结构345。鳍状结构345包括层状堆叠305的部分340于半导体基板205之中及/或之上的平台区210之上。鳍状结构345的形成方法可为合适的半导体工艺技术。举例来说，沉积工具102、曝光工具104、显影工具106及/或蚀刻工具108形成鳍状结构345的方法可采用一或多道光刻工艺，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，可形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。可采用自对准工艺沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化鳍状结构。
在一些实施方式中，沉积工具102形成光刻胶层于含有氧化物层330与氮化物层335的硬掩模层上，曝光工具104曝光光刻胶层至射线(如深紫外线或极紫外线)，进行曝光后烘烤工艺(以自光刻胶层移除残留溶剂)，且显影工具106显影光刻胶层以形成掩模单元(或图案)于光刻胶层中。在一些实施方式中，图案化光刻胶层以形成掩模单元的方法采用电子束光刻工艺。接着可采用掩模单元，以在蚀刻步骤中保护半导体基板205的部分与层状堆叠305的部分，使未蚀刻的半导体基板205的部分与层状堆叠305的部分形成鳍状结构345。蚀刻基板的未保护部分与层状堆叠305的未保护部分(比如由蚀刻工具108)，以形成沟槽于半导体基板205中。蚀刻工具可采用干蚀刻技术(如反应性离子蚀刻)、湿蚀刻技术及/或上述的组合，蚀刻基板的未保护部分与层状堆叠305的未保护部分。
在一些实施方式中，可采用另一鳍状物的形成技术形成鳍状结构345。举例来说，可定义鳍状物区(比如由掩模或隔离区定义)，且可由鳍状结构345的形式外延成长部分340。在一些实施方式中，形成鳍状结构345的方法包括修整工艺以减少鳍状结构345的宽度。修整工艺可包括湿、干及/或其他种类的蚀刻工艺。
如图3B所示，可形成鳍状结构345以用于半导体装置200所用的不同型态的纳米结构晶体管。具体而言，第一组鳍状结构345a可用于p型纳米结构晶体管(如p型金属氧化物半导体纳米结构晶体管)，而第二组鳍状结构345b可用于n型纳米结构晶体管(如n型金属氧化物半导体纳米结构晶体管)。第二组鳍状结构345b可掺杂p型掺质(如硼、锗及/或其他p型掺质)，而第一组鳍状结构345a可掺杂n型掺质(如磷、砷及/或其他n型掺质)。之后可额外或替代地形成p型源极/漏极区225以用于含有第一组鳍状结构345a的p型纳米结构晶体管，并形成n型源极/漏极区225以用于含有第二组鳍状结构345b的n型纳米结构晶体管。
可形成第一组鳍状结构345a(如p型金属氧化物半导体鳍状结构)与第二组鳍状结构345b(如n型金属氧化物半导体鳍状结构)以包含类似特性及/或不同特性。举例来说，第一组鳍状结构345a可具有第一高度，第二组鳍状结构345b可具有第二高度，且第一高度与第二高度不同。在另一例中，第一组鳍状结构345a具有第一宽度，第二组鳍状结构345b具有第二宽度，且第一宽度与第二宽度不同。在图3B所示的例子中，第二组鳍状结构345b(用于n型金属氧化物半导体纳米结构晶体管)的第二宽度，大于第一组鳍状结构345a(用于p型金属氧化物半导体纳米结构晶体管)的第一宽度。然而其他例子亦属本实用新型实施例的范畴。
如上所述，提供图3A及图3B作为例子。其他例子可不同于图3A及图3B所述的例子。实施方式300的例子可包括额外步骤、较少步骤、不同步骤及/或与图3A及图3B所述的顺序不同的步骤。
图4A及图4B为一例中，此处所述的浅沟槽隔离形成工艺的实施方式400的附图。实施方式400包括形成浅沟槽隔离区215于半导体装置200或其部分所用的鳍状结构345之间的例子。半导体装置200可包括图4A及图4B未显示的一或多个额外装置、结构及/或层状物。半导体装置200可包括额外层状物及/或裸片，形成于图4A及图4B所示的半导体装置200的部分之上及/或之下的层状物上。一或多个额外半导体结构及/或半导体装置，可额外或替代地形成于含有半导体装置200的电子装置的相同层中。在一些实施方式中，可在图3A及图3B相关的所述工艺之后，进行实施方式400的例子相关的所述步骤。
图4A显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图4A所示，衬垫405与介电层410形成于半导体基板205上，并夹设于鳍状结构345之间。沉积工具102可沉积衬垫405与介电层410于半导体基板205之上以及鳍状结构345之间的沟槽之中。沉积工具102可形成介电层410，使介电层410的上表面高度与氮化物层335的上表面高度近似相同。
沉积工具102可改为使介电层410的上表面高度大于氮化物层335的上表面高度，如图4A所示。在此方式中，介电层410超填鳍状结构345之间的沟槽，以确保沟槽完全填有介电层410。平坦化工具110之后可进行平坦化或研磨步骤(如化学机械研磨步骤)以平坦化介电层410。硬掩模层的氮化物层335可作为化学机械研磨步骤中的停止层。换言之，平坦化工具110平坦化介电层410，直到达到硬掩模层的氮化物层335。综上所述，上述步骤后的介电层410的上表面高度近似于氮化物层335的上表面高度。
沉积工具102可采用顺应性的沉积技术以沉积衬垫405。沉积工具102可采用化学气相沉积技术(如可流动的化学气相沉积技术或另一化学气相沉积技术)、物理气相沉积技术、原子层沉积技术及/或另一沉积技术以沉积介电层。在一些实施方式中，在沉积衬垫405之后可退火半导体装置200，以增加衬垫405的品质。
衬垫405与介电层410各自包括介电材料如氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料及/或另一合适绝缘材料。在一些实施方式中，介电层410可包括多层结构，比如具有一或多个衬垫层。
图4B为半导体装置200的透视图，以及沿着剖面A-A的剖视图。如图4B所示，进行回蚀刻步骤以移除衬垫405的部分与介电层410的部分而形成浅沟槽隔离区215。蚀刻工具108可在回蚀刻步骤中蚀刻衬垫405与介电层410，以形成浅沟槽隔离区215。蚀刻工具108依据硬掩模层(如含有氧化物层330与氮化物层335的硬掩模层)，蚀刻衬垫405与介电层410。蚀刻工具108蚀刻衬垫405与介电层410，使浅沟槽隔离区215的高度小于或近似等于层状堆叠305的部分340的底部高度。综上所述，层状堆叠305的部分340延伸高于浅沟槽隔离区215。在一些实施方式中，蚀刻衬垫405与介电层410，使浅沟槽隔离区215的高度小于平台区210的上表面的高度。
在一些实施方式中，蚀刻工具108采用等离子体为主的干蚀刻技术，以蚀刻衬垫405与介电层410。可采用氨、氢氟酸及/或另一种蚀刻剂。等离子体为主的干蚀刻技术可能造成蚀刻剂与衬垫405及介电层410的材料之间的反应，比如：
SiO2+4HF→S iF4+2H2O
其中衬垫405与介电层410的氧化硅与氢氟酸反应形成副产物，其含有四氟化硅与水。氢氟酸与氨可进一步使四氟化硅分解以形成氟硅酸铵副产物，比如
SiF4+2HF+2NH3→(NH4)2SiF6
自蚀刻工具108的工艺腔室移除氟硅酸铵副产物。在移除氟硅酸铵之后，采用的后工艺温度为近似200℃至近似250℃，以升华氟硅酸铵成四氟化硅、氢氟酸、与氨。
在一些实施方式中，蚀刻工具108蚀刻衬垫405与介电层410，使第一组鳍状结构345a(比如用于p型金属氧化物半导体纳米结构晶体管)之间的浅沟槽隔离区215的高度，大于第二组鳍状结构345b(比如用于n型金属氧化物半导体纳米结构晶体管)之间的浅沟槽隔离区215的高度。这主要来自于鳍状结构345b的宽度大于鳍状结构345a的宽度。此外，这造成鳍状结构345a与鳍状结构345b之间的浅沟槽隔离区215的上表面倾斜或斜向(自鳍状结构345a向下倾斜至鳍状结构345b，如图4A所示的例子)。由于蚀刻剂与衬垫405及介电层410的表面之间的凡得瓦力，蚀刻衬垫405与介电层410所用的蚀刻剂先产生物理吸附(如物理接合到衬垫405与介电层410)。偶极力可捕获蚀刻剂。蚀刻剂接着贴合到衬垫405与介电层410的悬吊键，并开始化学吸附。蚀刻剂化学吸附到衬垫405与介电层410的表面上，并蚀刻衬垫405与介电层410。第二组鳍状结构345b之间的沟槽宽度较大，因此化学吸附所用的表面积较大，造成第二组鳍状结构345b之间的蚀刻速率较大。较大的蚀刻速率造成第二组鳍状结构345b之间的浅沟槽隔离区215的高度，小于第一组鳍状结构345a之间的浅沟槽隔离区215的高度。
如上所述，提供图4A及图4B作为例子。其他例子可不同于图4A及图4B所述的例子。实施方式400的例子可包括额外步骤、较少步骤、不同步骤及/或与图4A及图4B所述的顺序不同的步骤。
图5A至图5C为一例中，此处所述的覆盖侧壁工艺的实施方式500的附图。实施方式500包括形成覆盖侧壁于半导体装置200或其部分所用的层状堆叠305的部分340的侧部上的例子。半导体装置200可包括图5A至图5C未显示的一或多个额外装置、结构及/或层状物。半导体装置200可包括额外层状物及/或裸片，形成于图5A至图5C所示的半导体装置200的部分之上及/或之下的层状物上。一或多个额外半导体结构及/或半导体装置，可额外或替代地形成于含有半导体装置200的电子装置的相同层中。在一些实施方式中，可在图3A至图4B相关的所述工艺之后，进行实施方式500的例子相关的所述步骤。
图5A显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图5A所示，形成覆层505于鳍状结构345之上(如鳍状结构345的上表面与侧壁之上)以及鳍状结构345之间的浅沟槽隔离区215之上。覆层505包括硅锗或另一材料。覆层505的组成材料可与第一层310相同，使相同的蚀刻步骤(如纳米结构释放工艺)可移除覆盖侧壁(将由覆层505形成)与第一层310，而置换栅极(如栅极结构240)可形成于覆盖侧壁与第一层310原本占据的的区域中。这可使置换栅极完全围绕半导体装置200的纳米结构晶体管的纳米结构通道。
沉积工具102可沉积覆层505。在一些实施方式中，沉积工具102沉积籽晶层(如硅籽晶层或另一种籽晶层)于鳍状结构345之上(如鳍状结构345的上表面与侧壁之上)以及鳍状结构345之间的浅沟槽隔离区215之上。沉积工具102接着可沉积硅锗于籽晶层上以形成覆层505。籽晶层可促进覆层505的成长与黏着。
沉积籽晶层的步骤可包括采用载气如氮气、氢气、或其他气体提供硅前驱物至沉积工具102的工艺腔室。在一些实施方式中，在沉积籽晶层之前进行预清洁步骤，以减少氧化锗的形成。硅前驱物可包括乙硅烷或另一硅前驱物。采用乙硅烷有利于形成厚度为近似0.5纳米至近似1.5纳米的籽晶层，以提供足够的覆盖侧壁厚度，并使覆层505达到可控且一致的厚度。然而籽晶层的厚度所用的其他范围与数值亦属本实用新型实施例的范畴。
沉积籽晶层的温度可为近似450℃至近似500℃(或另一范围的温度)，压力可为近似30Torr至近似100Torr(或另一范围的压力)，时间可为近似100秒至近似300秒(或另一范围的时间)，或其他参数。
沉积覆层505的硅锗的步骤，可包括形成含有非晶构形的覆层505而促进覆层505的顺应性沉积。硅锗的锗含量可为近似15％至近似25％。然而锗含量所用的其他数值亦属本实用新型实施例的范畴。沉积覆层505的步骤可包括采用载气如
提供硅前驱物(如乙硅烷、硅烷、或其他硅前驱物)与锗前驱物(如锗烷或另一锗前驱物)至沉积工具102的工艺腔室。沉积覆层505的步骤可采用载气如氮气、氢气、或其他气体，提供硅前驱物(如乙硅烷、硅烷、或其他硅前驱物)与锗前驱物(如锗烷或另一锗前驱物)至沉积工具102的沉积腔室。沉积覆层505的温度可为近似500℃至近似550℃(或另一范围的温度)及/或压力可为近似5Torr至近似20Torr(或另一范围的压力)。
图5B显示透视图与沿着剖面A-A的剖视图。如图5B所示，进行回蚀刻步骤以蚀刻覆层505而形成覆盖侧壁510。蚀刻工具108可采用等离子体为主的干蚀刻技术或另一蚀刻技术，以蚀刻覆层505。蚀刻工具108可进行回蚀刻步骤，以自鳍状结构345的顶部与浅沟槽隔离区215的顶部移除覆层505的部分。自鳍状结构345之间的浅沟槽隔离区215的顶部移除覆层505，可确保覆盖侧壁510不含脚位于鳍状结构345之间的浅沟槽隔离区215上。这可确保覆盖侧壁510不含脚位于混合鳍状结构之下，而混合鳍状结构将形成于鳍状结构345之间的浅沟槽隔离区215上。
在一些实施方式中，蚀刻工具108采用氟为主的蚀刻剂以蚀刻覆层505。氟为主的蚀刻剂可包括六氟化硫、氟化甲烷及/或另一氟为主的蚀刻剂。回蚀刻步骤中亦可采用其他反应物及/或载气如甲烷、氢气、氩气及/或氦气。在一些实施方式中，回蚀刻步骤采用的等离子体偏压可为近似500伏特至近似2000伏特。然而等离子体偏压所用的其他数值亦属本实用新型实施例的范畴。在一些实施方式中，自浅沟槽隔离区215的顶部移除覆层505的部分的步骤，包括进行高方向性(如非等向)的蚀刻以选择性移除(如选择性蚀刻)鳍状结构345之间的浅沟槽隔离区215的顶部上的覆层505。
在一些实施方式中，覆盖侧壁510包括不对称的特性(比如不同长度、深度及/或角度)。不对称特性可增加不同型态的纳米晶体管(如p型纳米结构晶体管或n型纳米结构晶体管)所用的栅极结构240的深度，并减少及/或最小化半导体装置200的纳米结构晶体管的混合鳍状结构之下的浅沟槽隔离区215上的覆盖侧壁510的脚位(因此减少及/或最小化移除覆盖侧壁510之后，形成于覆盖侧壁510原本占据的区域中的栅极结构240的脚位)。减少及/或最小化脚位，可进一步降低电性短路及/或漏电流的问题。
图5C显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图5C所示，移除含有氧化物层330与氮化物层335的硬掩模层以及盖层325，以露出硬掩模层320。在一些实施方式中，盖层325、氧化物层330、与氮化物层335的移除方法可采用蚀刻步骤(由蚀刻工具108进行)、平坦化技术(由平坦化工具110进行)及/或另一半导体工艺技术。
如上所述，提供图5A至图5C作为例子。其他例子可不同于图5A至图5C所示的例子。实施方式500的例子可包括额外步骤、较少步骤、不同步骤及/或不同于图5A至图5C所示的顺序的步骤。
图6A至图6C为一例中，此处所述的混合鳍状结构工艺的实施方式600的附图。实施方式600的例子包括形成混合鳍状结构于半导体装置200或其部分所用的鳍状结构345之间的例子。半导体装置200可包括图6A至6C未显示的一或多个额外装置、结构及/或层状物。半导体装置200可包括额外层状物及/或裸片，形成于图6A至图6C所示的半导体装置200的部分之上及/或之下的层状物上。一或多个额外半导体结构及/或半导体装置，可额外或替代地形成于含有半导体装置200的电子装置的相同层中。在一些实施方式中，可在图3A至图5C相关的所述工艺之后，进行实施方式600的例子相关的所述步骤。
图6A显示半导体装置200的透视图以及沿着剖面A-A的剖视图。如图6A所示，衬垫605与介电层610形成于夹设在鳍状结构345之间的浅沟槽隔离区215之上以及鳍状结构345之上。沉积工具102可沉积衬垫605与介电层610。沉积工具102可采用顺应性沉积技术以沉积衬垫605。沉积工具102沉积介电层610的方法可采用化学气相沉积技术(如可流动的化学气相沉积技术或另一化学气相沉积技术)、物理气相沉积技术、原子层沉积技术及/或另一沉积技术。在一些实施方式中，沉积介电层610之后可退火半导体装置200，以增加介电层610的品质。
沉积工具102可使形成的介电层610的上表面高度与硬掩模层320的上表面高度近似相同。沉积工具102可改为使形成的介电层610的上表面高度大于硬掩模层320的上表面高度，如图6A所示的例子。在此方式中，介电层610超填鳍状结构345之间的沟槽，以确保沟槽完全填有介电层610。平坦化工具110之后可进行平坦化或研磨步骤(如化学机械研磨步骤)，以平坦化介电层610。
衬垫605与介电层610可各自包括介电材料如氧化硅、氮化硅、氮氧化硅、碳氮化硅、氟硅酸盐玻璃、低介电常数的介电材料及/或另一合适的绝缘材料。在一些实施方式中，介电层610可包括多层结构，比如具有一或多个衬垫层。
图6B显示半导体装置200的透视图，以及沿着剖面A-A的剖视图。如图6B所示，进行回蚀刻步骤以移除介电层610的部分。蚀刻工具108可在回蚀刻步骤中蚀刻介电层610，以减少介电层610的上表面高度。具体而言，蚀刻工具108蚀刻介电层610，使鳍状结构345之间的介电层610的部分的高度，小于硬掩模层320的上表面高度。在一些实施方式中，蚀刻工具108蚀刻介电层610，使鳍状结构345之间的介电层610的部分的高度，近似等于部分340的最顶部的第二层315的上表面高度。
图6C显示半导体装置200的透视图与沿着剖面A-A的剖视图。如图6C所示，高介电常数层615沉积于鳍状结构345之间的介电层610的部分上。沉积工具102可沉积高介电常数材料如氧化铪及/或另一高介电常数的介电材料，以形成高介电常数层615，且其形成方法可采用化学气相沉积技术、物理气相沉积技术、原子层沉积技术及/或另一沉积技术。鳍状结构345之间的介电层610的部分与鳍状结构345之间的高介电常数层615的部分的组合，可视作混合鳍状结构620(或虚置鳍状结构)。在一些实施方式中，平坦化工具110可进行平坦化步骤以平坦化高介电常数层615，使高介电常数层615的上表面高度与硬掩模层320的高度近似相同。
之后如图6C所示，移除硬掩模层320。移除硬掩模层320的方法可包括采用蚀刻技术(如等离子体蚀刻技术、湿式化学蚀刻技术及/或另一种蚀刻技术)或另一移除技术。
如上所述，提供图6A至图6C作为例子。其他例子可不同于图6A至6C所示的例子。实施方式600的例子可包括额外步骤、较少步骤、不同步骤及/或不同于图6A至图6C所示的顺序的步骤。
图7A及图7B为一例中，此处所述的虚置栅极形成工艺的实施方式700的附图。实施方式700的例子包括形成半导体装置200或其部分所用的虚置栅极结构的例子。半导体装置200可包括图7A及图7B未显示的一或多个额外装置、结构及/或层状物。半导体装置200可包括额外层状物及/或裸片，形成于图7A及图7B所示的半导体装置200的部分之上及/或之下的层状物上。一或多个额外半导体结构及/或半导体装置，可额外或替代地形成于含有半导体装置200的电子装置的相同层中。一些实施方式可在图3A至图6C相关的所述工艺之后，进行实施方式700的例子相关的所述步骤。
图7A显示半导体装置200的透视图。如图7A所示，虚置栅极结构705(亦可视作虚置栅极堆叠或暂时栅极结构)形成于鳍状结构345之上以及混合鳍状结构620之上。虚置栅极结构705为牺牲结构，其将于半导体装置200所用的后续工艺阶段中置换为置换栅极结构或置换栅极堆叠(如栅极结构240)。虚置栅极结构705之下的鳍状结构的部分可视作通道区。虚置栅极结构705亦可定义鳍状结构345的源极/漏极区，比如与通道区的两侧相邻且位于通道区的两侧上的鳍状结构345的区域。
虚置栅极结构705可包括栅极层710、栅极层710上的硬掩模层715、与栅极层710的两侧上以及硬掩模层715的两侧上的间隔物层720。虚置栅极结构705可形成于最顶部的第二层315与虚置栅极结构705之间的栅极介电层725上，以及混合鳍状结构620与虚置栅极结构705之间。栅极层710包括多晶硅或另一材料。硬掩模层715包括一或多层，比如氧化物层(如垫氧化物层，其可包括二氧化硅或另一材料)与形成于氧化物层上的氮化物层(如垫氮化物层，其可包括四氮化三硅或另一材料)。间隔物层720包括碳氧化硅、无氮的碳氧化硅、或另一合适材料。栅极介电层725可包括氧化硅(如二氧化硅)、氮化硅(如四氮化三硅)、高介电常数的介电材料及/或另一合适材料。
虚置栅极结构705的形成方法可采用多种半导体工艺技术如沉积(比如由沉积工具102)、图案化(比如由曝光工具104与显影工具106)、蚀刻(比如由蚀刻工具)及/或其他工艺。例子可包括化学气相沉积、物理气相沉积、原子层沉积、热氧化、电子束蒸镀、光刻、电子束为影、光刻胶涂布(如旋转涂布)、软烘烤、对准光掩膜、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(如旋干及/或硬烘烤)、干蚀刻(如反应性离子蚀刻)、湿蚀刻及/或其他工艺。
在一些实施方式中，顺应性地沉积栅极介电层725于半导体装置200上，接着自半导体装置200的部分(如源极/漏极区)选择性移除栅极介电层725。接着沉积栅极层710于栅极介电层725的保留部分上。接着沉积硬掩模层715于栅极层710上。顺应性沉积间隔物层720的方式可与栅极介电层725的沉积方式类似，且可回蚀刻间隔物层720，使间隔物层720保留于虚置栅极结构705的侧壁上。在一些实施方式中，间隔物层720包括多种间隔物层。举例来说，间隔物层720可包括密封间隔物层形成于虚置栅极结构705的侧壁上，以及基体间隔物层形成于密封间隔物层上。密封间隔物层与基体间隔物层的组成可为类似材料或不同材料。在一些实施方式中，基体间隔物层的形成方法不具有密封间隔物层所用的等离子体表面处理。在一些实施方式中，基体间隔物层的厚度大于密封间隔物层的厚度。在一些实施方式中，可自虚置栅极结构的形成工艺省略栅极介电层725，并改为在置换栅极工艺中形成栅极介电层725。
图7A更显示后续图是所用的参考剖面。剖面A-A为越过半导体装置200的源极/漏极区中的鳍状结构345与混合鳍状结构620的x-z平面(视作y切面)。剖面B-B为垂直于剖面A-A的y-z平面(视作x切面)，其越过半导体装置200的源极/漏极区中的虚置栅极结构705。剖面C-C为平行于剖面A-A与垂直于剖面B-B的x-z平面，且沿着虚置栅极结构705。后续附图将参考这些参考剖面以清楚说明。在一些附图中，可省略一些构件或结构的标号，以避免挡住其他构件或结构而使附图清楚。
图7B包括沿着图7A的剖面A-A、B-B及C-C的剖视图。如图7B中的剖面B-B及C-C所示，虚置栅极结构705形成于鳍状结构345上。如图7B中的剖面C-C所示，栅极介电层725的部分与栅极层710的部分形成于鳍状结构345上的凹陷中，而凹陷为移除硬掩模层320的结果。
如上所述，提供图7A及图7B作为例子。其他例子可不同于图7A及图7B所示的例子。实施方式700的例子可包括额外步骤、较少步骤、不同步骤及/或不同于图7A及图7B所示的顺序的步骤。
图8A至图8D为一例中，此处所述的源极/漏极凹陷形成工艺以及内侧间隔物形成工艺的附图。实施方式800的例子可包括形成源极/漏极凹陷与内侧间隔物245以用于半导体装置200的例子。图8A至图8D显示多个来自图7A的剖视图，包括图7A中的剖面A-A的剖视图、图7A中的剖面B-B的剖视图、与图7A中的剖面C-C的剖视图。在一些实施方式中，在图3A至图7B相关的所述工艺之后，进行实施方式800的例子相关的所述步骤。
如图8A中的剖面A-A与剖面B-B所示，蚀刻步骤中可形成源极/漏极凹陷805于鳍状结构345的部分340中。可形成源极/漏极凹陷805以提供空间，其中可形成源极/漏极区225于虚置栅极结构705的两侧上。可由蚀刻工具108进行蚀刻步骤，其可视作应变源极/漏极蚀刻步骤。在一些实施方式中，蚀刻步骤包括等离子体蚀刻技术、湿式化学蚀刻技术及/或另一种蚀刻技术。
源极/漏极凹陷805亦可延伸至鳍状结构345的平台区210的一部分中。这造成多个平台区210形成于每一鳍状结构345中，其中部分340之下的每一源极/漏极凹陷805的部分的侧壁对应平台区210的侧壁。源极/漏极凹陷805可穿入鳍状结构345的井部(如p型井或n型井)。在半导体基板205包括(100)取向的硅材料的实施方式中，(111)晶面形成于源极/漏极凹陷805的底部，造成源极/漏极凹陷805的底部剖面为V形或三角形。在一些实施方式中，采用氢氧化四甲基铵的湿蚀刻及/或采用氯化氢的化学干蚀刻可用于形成V形轮廓。然而源极/漏极凹陷805的底部剖面可包括其他形状，比如圆润化、半圆形、或其他形状。
如图8A中的剖面B-B与剖面C-C所示，蚀刻步骤之后保留层状堆叠305的第一层310的部分与第二层315的部分于虚置栅极结构705之下，以形成源极/漏极凹陷805。虚置栅极结构705之下的第二层315的部分形成半导体装置200的纳米结构晶体管的纳米结构通道220。纳米结构通道220延伸于相邻的源极/漏极凹陷805之间以及相邻的混合鳍状结构620之间。
如图8B中的剖面B-B所示，蚀刻步骤中可横向蚀刻第一层310(比如在近似平行于第一层310的长度的方向中)，进而形成空洞810于纳米结构通道220的部分之间。具体而言，蚀刻工具108可经由源极/漏极凹陷805横向蚀刻虚置栅极结构705之下的第一层310的末端，以形成空洞810于纳米结构通道220的末端之间。在第一层310为硅锗且第二层315为硅的实施方式中，蚀刻工具可采用湿蚀刻剂如混合溶液以选择性蚀刻第一层310，接着以水清洁。混合溶液可包含过氧化氢、醋酸及/或氢氟酸。提供混合溶液与水至源极/漏极凹陷805中，以自源极/漏极凹陷805蚀刻第一层310。在一些实施例中，以混合溶液进行蚀刻并以水进行清洁的步骤可重复近似10次至近似20次。在一些实施方式中，混合溶液的蚀刻时间可为约1分钟至约2分钟。混合溶液所用的温度可为近似60℃至近似90℃。然而蚀刻步骤参数所用的其他数值亦属本实用新型实施例的范畴。
空洞810可形成为近似弧形、近似三角形、近似方形、或另一形状。在一些实施方式中，一或多个空洞810的深度(如空洞自源极/漏极凹陷805延伸至第一层310中的尺寸)为近似0.5纳米至近似5纳米。在一些实施方式中，一或多个空洞810的深度为近似1纳米至近似3纳米。然而空洞810的深度所用的其他数值亦属本实用新型实施例的范畴。在一些实施方式中，蚀刻工具108形成空洞810的长度(如第一层310之下的纳米结构通道220延伸至第一层310上的另一纳米结构通道220的空洞的尺寸)，使空洞810部分延伸至纳米结构通道220的侧壁中(因此空洞810的宽度或长度大于第一层310的厚度)。在此方式中，将形成于空洞810中的内侧间隔物可延伸至纳米结构通道220的末端的部分中。在一些实施方式中，形成空洞810造成源极/漏极凹陷805中的覆盖侧壁510薄化。
如图8C中的剖面A-A与剖面B-B所示，沿着源极/漏极凹陷805的底部与侧壁顺应性地沉积绝缘层815。绝缘层815可沿着间隔物层720进一步延伸。沉积工具102可采用化学气相沉积技术、物理气相沉积技术、原子层沉积技术及/或另一沉积技术以沉积绝缘层815。绝缘层815包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅及/或另一介电材料。绝缘层815包括的材料可不同于间隔物层720的材料。
沉积工具102形成绝缘层815，其厚度足以使绝缘层815填入纳米结构通道220之间的空洞810。举例来说，绝缘层815的厚度可为近似1纳米至近似10纳米。在另一例中，绝缘层815的厚度可为近似2纳米至近似5纳米。然而绝缘层815的厚度所用的其他数值亦属本实用新型实施例的范畴。
如图8D中的剖面A-A与剖面B-B所示，部分地移除绝缘层815，使绝缘层815的保留部分对应空洞810中的内侧间隔物245。蚀刻工具可进行蚀刻步骤，以部分地移除绝缘层815。如图8D中的剖面A-A所示，蚀刻步骤中亦可自源极/漏极凹陷805移除覆盖侧壁510，以部分地移除绝缘层815。
在一些实施方式中，蚀刻步骤造成内侧间隔物245面向源极/漏极凹陷805的表面弯曲或凹陷。内侧间隔物245中的凹陷深度可为近似0.2纳米至近似3纳米。在另一例中，内侧间隔物245中的凹陷深度可为近似0.5纳米至近似2纳米。在另一例中，内侧间隔物245中的凹陷深度可小于近似0.5纳米。在一些实施方式中，内侧间隔物245面向源极/漏极凹陷805的表面近似平坦，使内侧间隔物245的表面与纳米结构通道220的末端表面近似齐平。
如上所述，提供图8A至图8D作为例子。其他例子可不同于图8A至图8D所述的例子。实施方式800的例子可包括额外步骤、较少步骤、不同步骤及/或不同于图8A至图8D所示的顺序的步骤。
图9为一例中，此处所述的源极/漏极区形成工艺的实施方式900的附图。实施方式900的例子包括形成源极/漏极区225于源极/漏极凹陷805中，以用于半导体装置200。图9的附图显示图7A所示的多个剖面的剖视图，包括图7A中的剖面A-A的剖视图、图7A中的剖面B-B的剖视图、以及图7A中的剖面C-C的剖视图。在一些实施方式中，在图3A至图8D相关的所述工艺之后，进行实施方式900的例子相关的所述步骤。
如图9中的剖面A-A与剖面B-B所示，源极/漏极凹陷805填有一或多层以形成源极/漏极区225于源极/漏极凹陷805中。举例来说，沉积工具102可沉积缓冲层230于源极/漏极凹陷805的底部，沉积工具102可沉积源极/漏极区225于缓冲层230上，且沉积工具102可沉积盖层235于源极/漏极区225上。缓冲层230可包括硅、掺杂硼或另一掺质的硅及/或另一材料。可包含缓冲层230以减少、最小化及/或避免自源极/漏极区225迁移掺质及/或漏电流置相邻的平台区210中，否则可能造成短通道效应于半导体装置200中。综上所述，缓冲层230可增加半导体装置200的效能及/或增加半导体装置200的良率。
源极/漏极区225可包括一或多层的外延成长材料。举例来说，沉积工具120可外延成长源极/漏极区225的第一层(视作L1)于缓冲层230上，且可外延成长源极/漏极区225的第二层(视作L2、L2-1及/或L2-2)于第一层上。第一层可包括轻掺杂的硅(如掺杂硼、磷及/或另一掺质)，且可作为屏蔽层以减少半导体装置200中的短通道效应，并减少掺质挤压或迁移至纳米结构通道220中。第二层可包括高掺杂的硅或高掺杂的硅锗。第二层可提供压缩应力于源极/漏极区225中，以减少硼损失。
如上所述，提供图9作为例子。其他例子可不同于图9所示的例子。实施方式900的例子可包括额外步骤、较少步骤、不同步骤及/或不同于图9所示的顺序的步骤。
图10A至图10F为一例中，此处所述的置换栅极工艺的实施方式1000的附图。实施方式1000的例子包括置换栅极工艺，以将虚置栅极结构705置换成半导体装置200的栅极结构240(如置换栅极结构)。图10A至图10F来自图7A所示的多个剖面，包括图7A中的剖面A-A的剖视图、图7A中的剖面B-B的剖视图、与图7A中的剖面C-C的剖视图。在一些实施方式中，在图3A至图9相关的所述步骤之后，进行实施方式1000的例子相关的所述步骤。
如图10A的剖面A-A与剖面B-B所示，层间介电层250形成于源极/漏极区225上。层间介电层250填入虚置栅极结构705之间、混合鳍状结构620之间、以及源极/漏极区225之上的区域中。可形成层间介电层250以减少及/或避免在置换栅极工艺时损伤源极/漏极区225。层间介电层250可视作第零层间介电层或另一层间介电层。
一些实施方式在形成层间介电层250之前，顺应性地沉积(比如通过沉积工具102)接点蚀刻停止层于源极/漏极区225之上、虚置栅极结构705之上、以及间隔物层720之上。接着形成层间介电层250于接点蚀刻停止层上。接点蚀刻停止层在形成源极/漏极区225所用的接点或通孔时，可提供停止蚀刻工艺的机制。接点蚀刻停止层的组成可为介电材料，其蚀刻选择性不同于相邻的层状物或构件。接点蚀刻停止层可包括或可为含氮材料、含硅材料及/或含碳材料。此外，接点蚀刻停止层可包括或可为氮化硅、碳氮化硅、氮化碳、氮氧化硅、碳氧化硅、上述的组合、或其他材料。接点蚀刻停止层的沉积方法可采用沉积工艺如原子层沉积、化学气相沉积、或另一沉积技术。
如图10B中的剖面B-B与剖面C-C所示，进行置换栅极步骤(比如经由一或多个半导体工艺工具如沉积工具102至电镀工具112)，以自半导体装置200移除虚置栅极结构705。移除虚置栅极结构705，可保留开口(或凹陷)于源极/漏极区225上的层间介电层250之间以及混合鳍状结构620之间。可由一或多个蚀刻步骤移除虚置栅极结构705。这些蚀刻步骤可包括等离子体蚀刻技术、湿式化学蚀刻技术及/或另一种蚀刻技术。如图10C中的三维图所示，移除虚置栅极结构可保留开口(或凹陷)于源极/漏极区225上的层间介电层250之间。
如图10D中的剖面B-B与剖面C-C所示，进行纳米结构释放步骤(如释放硅锗步骤)，以移除第一层310(如硅锗层)。这造成开口1005于纳米结构通道220之间(如纳米结构通道220周围的区域)。纳米结构释放步骤可包括由蚀刻工具108依据第一层310的材料与纳米结构通道220的材料之间的蚀刻选择性差异，以及第一层310的材料与内侧间隔物245的层状材料之间的蚀刻选择性差异，进行蚀刻步骤以移除第一层310。内侧间隔物245的层状材料在蚀刻步骤中，可作为蚀刻停止层以保护源极/漏极区225免于蚀刻。如图10D所示，纳米结构释放步骤中可移除覆盖侧壁510。这可露出纳米结构通道220周围的区域，使之后形成的置换栅极结构(如栅极结构240)可完全围绕纳米结构通道220。
如图10E中的三维图所示，持续置换栅极步骤，而沉积工具102及/或电镀工具112形成栅极结构240(如置换栅极结构)于源极/漏极区225之间与层间介电层250之间的凹陷中。具体而言，栅极结构240填入纳米结构通道220之间与周围的区域，其之前由第一层310与覆盖侧壁510所所占据。栅极结构240可完全包覆纳米结构通道220并围绕纳米结构通道220。栅极结构240可包括金属栅极结构。一些实施方式在形成栅极结构240之前，可沉积顺应性的高介电常数的介电衬垫于纳米结构通道220以及其侧壁之上。栅极结构240可包括额外层如界面层、功函数调整层、金属电极结构及/或其他层。
在一些实施方式中，栅极结构240包括钌。综上所述，在一例中，沉积工具102及/或电镀工具112可采用C10H14RuC6H10作为前驱物，且温度可为近似80℃至近似120℃。如此一来，沉积工具102及/或电镀工具112可采用原子层沉积形成栅极结构240，其温度可为近似270℃至近似350℃，且压力可为近似5Torr至近似50Torr。在另一例中，沉积工具102及/或电镀工具112可采用Ru(C6H6)(C6H8)作为前驱物，且温度可为近似40℃至近似50℃。如此一来，沉积工具102及/或电镀工具112可采用原子层沉积形成栅极结构240，其温度可为近似200℃至近似400℃，且压力可为近似5Torr至近似50Torr。在另一例中，沉积工具102及/或电镀工具112可采用Ru(C5H7O2)3作为前驱物。如此一来，沉积工具102及/或电镀工具112可采用原子层沉积形成栅极结构240，其温度可为近似500℃至近似600℃，且压力可为近似5Torr至近似50Torr。在另一例中，沉积工具102及/或电镀工具112可采用Ru(CO)3(C6H8)作为前驱物，且温度可为近似20℃至近似30℃。如此一来，沉积工具102及/或电镀工具112可采用原子层沉积形成栅极结构240，其温度可为近似225℃至近似400℃，且压力可为近似5Torr至近似50Torr。在另一例中，沉积工具102及/或电镀工具112可采用Ru(C5H4C2H5)2作为前驱物，且温度可为近似25℃至近似100℃。如此一来，沉积工具102及/或电镀工具112可采用原子层沉积形成栅极结构240，其温度可为近似300℃至近似500℃，且压力可为近似5Torr至近似50Torr。在另一例中，沉积工具102及/或电镀工具112可采用Ru3(CO)12作为前驱物，且温度可为近似75℃至近似85℃。如此一来，沉积工具102及/或电镀工具112可采用原子层沉积形成栅极结构240，其温度可为近似135℃至近似195℃，且压力可为近似5Torr至近似50Torr。
如图10F中的三维图所示，沉积工具102可在半导体装置200上进行退火，以减少栅极结构240所用的钌的裸片尺寸。进行退火的步骤可如图2B的相关内容。
综上所述，如图10F所示，退火可减少缝隙的宽度至近似0.0nm至近似1.5nm。综上所述，一些实施方式中的栅极结构240实质上无缝隙。此处所述的用语“实质上无缝隙”指的是不具有宽度大于0.1nm且长度大于1nm的缝隙。
此外，如图10F所示，退火可自栅极结构240移除孔洞1010。此处所述的“孔洞”指的是栅极结构240中的间隙，其宽度可为近似2.2nm至近似10nm。综上所述，一些实施方式中的栅极结构240亦实质上不含孔洞。此处所述的“实质上不含孔洞”指的是每一栅极结构240中不含超过一个孔洞。
如图10F所示，钌包括的裸片数量可为近似5至近似15。举例来说，一开始沉积于层间介电层250之间的20nm的钌的裸片数量可为近似2至近似4。此外，中间沉积于层间介电层250之间的40nm的钌的裸片数量可为近似1至近似5。最终沉积于层间介电层250之间的40nm的钌的裸片数量可为近似2至近似6。这些裸片尺寸可改善栅极结构240的导电性，并避免过蚀刻栅极结构240(如图11的相关说明)。
在一些实施方式中，钌包括多个裸片，其中位数尺寸为近似6nm至近似15nm。举例来说，一开始可沉积20nm的钌于层间介电层250之间，其裸片的中位数尺寸为近似5nm至近似7nm。此外，中间可沉积40nm的钌于层间介电层250之间，其裸片的中位数尺寸为近似12nm至近似18nm。最终可沉积40nm的钌于层间介电层250之间，其裸片的中位数尺寸为近似12nm至近似18nm。这些裸片尺寸可改善栅极结构240的导电性，并避免过蚀刻栅极结构240(如图11的相关说明)。
综上所述，如图10G中的三维图所示，进行回蚀刻步骤(如金属栅极回蚀刻)以移除栅极结构240的顶部。这可由层间介电层250露出鳍状结构的至少一侧，以形成栅极接点所用的凹陷于栅极结构240上。回蚀刻步骤可包括由蚀刻工具108依据预设置的时间进行蚀刻步骤。由于在一些实施例中，没有蚀刻停止层可停止蚀刻步骤，因此蚀刻步骤为时间控制。然而当缝隙存在于钌中，则难以控制蚀刻步骤的时间而可能造成过蚀刻，如图11所示的相关内容。在钌上进行退火步骤，可减少甚至避免回蚀刻步骤过蚀刻。
此外，如图10H及图11所示，在回蚀刻金属栅极的步骤之后，可形成盖1020(如钨盖)于栅极结构240的露出表面上。举例来说，沉积工具102及/或电镀工具112可选择性沉积钨于栅极结构240的钌上。综上所述，盖1020沉积于金属(如栅极结构240)上，而不沉积于介电材料(如鳍状结构345及/或其侧壁与高介电常数层615)上。
如上所述，提供图10A至图10H所示的步骤与装置的数目与配置作为一或多个例子。实际上，可采用额外的步骤与装置、较少的步骤与装置、不同的步骤与装置、或配置不同于图10A至图10H所示的步骤与装置。
图11为一例中，半导体装置200中的击穿缺陷的例子1100的附图。例子1100包括的工艺可封盖半导体装置200的栅极结构240。一些实施方式在图3A至图10H相关的所述步骤之后，可进行例子1100相关的所述步骤。
如图11所示，在金属栅极回蚀刻步骤之后，可形成盖1020(如钨盖)于栅极结构240的露出表面上。举例来说，沉积工具102及/或电镀工具112可选择性沉积钨于栅极结构240的钌上。
如图11所示，当栅极结构240的钌中的缝隙造成栅极结构240的过蚀刻时，盖1020可接触纳米结构通道220而非隔有栅极结构240。此可视作“击穿缺陷”或“金属栅极击穿缺陷”，并造成电性短路而使接触盖的纳米结构无法作用。如此一来，图2B及图10F相关的上述退火工艺可减少金属栅极回蚀刻时的击穿缺陷，以减少半导体装置200中的电性短路。如此一来，可在制造半导体装置200时增加良率。
如上所述，提供图11所示的步骤与装置的数目与配置作为例子。实际上，可采用额外的步骤与装置、较少的步骤与装置、不同的步骤与装置、或配置不同于图11所示的步骤与装置。
图12为一例中，此处所述的装置1200的附图。装置1200包括存储器装置(如静态随机存取存储器或动态随机存取存储器)、逻辑装置、处理器、输入/输出装置、或含有一或多个晶体管的另一种半导体装置。
装置1200包括一或多个堆叠的层状物于基板1202上，包括介电层1206、蚀刻停止层1208、介电层1210、蚀刻停止层1212、介电层1214、蚀刻停止层1216、介电层1218、蚀刻停止层1220、介电层1222、蚀刻停止层1224、介电层1226、与其他层。介电层1206、1210、1214、1218、1222及1226电性隔离装置1200的多种结构。介电层1206、1210、1214、1218、1222及1226包括氮化硅、氧化物(如氧化硅及/或另一氧化物材料)及/或另一种介电材料。蚀刻停止层1208、1212、1216、1220及1224包括的材料层设置以选择性蚀刻装置1200的多种部分(或包含其中的层状物)或保护装置1200的多种部分免于蚀刻，以形成装置1200中所含的一或多个结构。
如图12所示，装置1200包括多个外延区1228，其成长及/或形成于鳍状结构1204的部分之上及/或周围。外延区1228的形成方法为外延成长。在一些实施方式中，外延区1228形成于鳍状结构1204中的凹陷部分之中。可蚀刻鳍状结构1204的应变源极/漏极及/或进行另一种蚀刻步骤，以形成凹陷部分。外延区1228可作为装置1200所含的源极或漏极区。
外延区1228电性连接至装置1200中所含的晶体管的金属源极/漏极接点1230。金属源极/漏极接点1230(MD或CA)包括钴、钌及/或另一导电或金属材料。晶体管亦可包括栅极1232(金属栅极)，其组成可为多晶硅材料、金属(如钨或另一金属)及/或另一种导电材料。一或多个侧壁间隔物可电性隔离金属源极/漏极接点1230与栅极1232，且侧壁间隔物包括间隔物1234于金属源极/漏极接点1230的每一侧上，以及间隔物1236于栅极1232的每一侧上。间隔物1234及1236包括氧化硅、氮化硅、碳氧化硅、碳氮氧化硅及/或另一合适材料。在一些实施方式中，可自金属源极/漏极接点1230的侧壁省略间隔物1234。
如图12所示，金属源极/漏极接点1230与栅极1232电性连接至一或多种内连线。内连线电性连接装置1200的晶体管及/或电性连接晶体管至装置1200的其他区及/或构件。在一些实施方式中，内连线可电性连接晶体管至装置1200的后段区。
金属源极/漏极接点1230可电性连接至源极或漏极的内连线1238(如源极/漏极通孔或漏极电压线)。一或多个栅极1232电性连接至栅极的内连线1240(如栅极通孔或栅极电压线)。内连线1238及1240包括导电材料如钨、钴、钌、铜及/或另一种导电材料。在一些实施方式中，栅极1232由栅极接点1242(CB或MP)电性连接至栅极的内连线1240，以减少栅极1232与栅极的内连线1240之间的接点电阻。栅极接点1242包括钨、钴、钌、钛、铝、铜、金、或其他导电材料。
如图12所示，内连线1238及1240电性连接至多个后段层状物，其各自包括一或多个金属化层及/或通孔。举例来说，内连线1238及1240可电性连接至含有导电结构1244及1246的第零金属化层。第零金属化层电性连接至含有通孔1248及1250的第零通孔层。第零通孔层电性连接至含有导电结构1252及1254的第一金属化层。在一些实施方式中，装置1200的后段层状物包括额外的金属化层及/或通孔，其连接装置1200至封装。
如上所述，提供图12作为例子。其他例子可不同于图12所述的例子。
图13A至图13G为此处所述的一例中的实施方式1300的附图。实施方式1300的例子可为形成钌的中段接点如内连线1240的工艺的例子。在沉积钌的中段接点如内连线1240之后可进行退火以减少接点电阻，其可增加电子装置的电性效能。实施方式1300的例子可类似地用于形成钌的中段接点如内连线1238。
如图13B所示，可形成蚀刻停止层1212于介电层1210上。沉积工具102可由化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种沉积技术沉积蚀刻停止层1212。在沉积蚀刻停止层1212之后，平坦化工具110可平坦化蚀刻停止层1212。
如图13C所示，可形成介电层1214于蚀刻停止层1212上。沉积工具102可由化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种沉积技术沉积介电层1214。在沉积介电层1214之后，平坦化工具110可平坦化介电层1214。
如图13D所示，可蚀刻介电层1214以形成开口(如凹陷1304)。可蚀刻凹陷1304，以至少部分地露出栅极接点1242。举例来说，沉积工具102可形成光刻胶层于介电层1214上(或形成于介电层1214上的蚀刻停止层如蚀刻停止层1216)，曝光工具104可曝光光刻胶层至射线源以图案化光刻胶层，显影工具106可显影并移除光刻胶层的部分以曝光图案，而蚀刻工具108可蚀刻介电层1214的部分以形成凹陷1304。在一些实施方式中，蚀刻工具108蚀刻凹陷1304之后，光刻胶移除工具可移除光刻胶层的保留部分(比如采用化学剥除机、等离子体灰化机及/或另一种技术)。
虽然此处说明的凹陷1304形成于栅极接点1242上的介电层1214中，但凹陷1304可类似地形成于金属源极/漏极接点1230上的介电层1214中。
如图13E所示，阻挡及/或衬垫层1306可形成于凹陷1304的侧壁上。在一些实施方式中，阻挡及/或衬垫层1306可形成于至少一部分的介电层1214上。沉积工具102可由化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种沉积技术沉积阻挡及/或衬垫层1306。在沉积阻挡及/或衬垫层1306之后，平坦化工具110可平坦化阻挡及/或衬垫层1306的至少一部分。
如图13F所示，中段接点如内连线1240可形成于凹陷1304中。中段接点如内连线1240的组成可为钌。沉积工具102可采用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种沉积技术沉积中段接点如内连线1240的材料，而电镀工具112可采用电镀步骤沉积中段接点如内连线1240的材料、或上述的组合。在沉积之后，平坦化工具110可平坦化中段接点如内连线1240。
在沉积之后，可退火中段接点如内连线1240。举例来说，沉积工具102可退火中段接点如内连线1240的钌，如图2B及图10F说明的相关内容。如此一来，中段接点如内连线1240可实质上不具有缝隙。
如图13G所示，可由化学机械研磨移除介电层1214上的多余材料。举例来说，蚀刻工具108及/或平坦化工具110可进行化学机械研磨以移除多余的钌、阻挡材料及/或衬垫材料。
采用图13A至图13G说明的相关技术，退火中段接点如内连线1240造成裸片再成长(如图10F说明的相关内容)。如此一来，可改善中段接点如内连线1240的导电性。
如上所述，提供图13A至图13G作为一或多个例子。其他例子可不同于图13A至图13G所述的例子。举例来说，虽然说明中的导电结构如内连线1240位于栅极接点1242上，搭配图13A至图13G说明的技术可额外或替代地用于形成导电结构如内连线1238于金属源极/漏极接点1230上。
图14为一例中，此处所述的装置1400的构件的附图。在一些实施方式中，半导体工艺工具如沉积工具102至电镀工具112及/或晶片/裸片传输工具114可包括一或多个装置1400及/或装置1400的一或多个构件。如图14所示，装置1400可包含汇流排1410、处理器1420、存储器1430、输入构件1440、输出构件1450、与通信构件1460。
汇流排1410包括的一或多个构件可使装置1400的构件有线及/或无线通信。汇流排1410可耦接图14的两个或更多个构件，比如经由操作耦接、通信耦接、电子耦接及/或电性耦接。处理器1420包括中央处理器、图形处理器、微处理器、控制器、微控制器、数字信号处理器、现场可程序化栅极阵列、特用集成电路及/或另一种处理器构件。处理器1420可实施于硬体、韧体、或硬体与软体的组合。在一些实施方式中，处理器1420包括一或多个处理器，其可程序化以进行此处所述的一或多个步骤或工艺。
存储器1430包括挥发性及/或非易失性的存储器。举例来说，存储器1430可包括随机存取存储器、只读存储器、硬盘及/或另一种存储器(比如快闪存储器、磁性存储器及/或光学存储器)。存储器1430可包括内部存储器(如随机存取存储器、只读存储器、或硬盘)及/或可移动存储器(如经由通用序列汇流排连接而可移动)。存储器1430可为非暂态电脑可读媒介。存储器1430可储存操作装置1400的相关数据、指令及/或软体(比如一或多种软体应用)。在一些实施方式中，存储器1430包括一或多个存储器，其可经由汇流排1410耦接至一或多个处理器(如处理器1420)。
输入构件1440可使装置1400接收输入，比如使用者输入及/或感测的输入。举例来说，输入构件1440可包含触控屏幕、键盘、键板、鼠标、按钮、麦克风、开关、感测器、全球定位系统感测器、加速计、陀螺仪及/或致动器。输出构件1450可使装置1400提供输出，比如经由显示器、喇叭及/或一或多种发光二极管。通信构件1460可使装置1400与其他装置(比如经由有线连接及/或无线连接)通信。举例来说，通信构件1460可包含接收器、发射器、收发器、数据机、网络界面卡及/或天线。
装置1400可进行此处所述的一或多道步骤或工艺。举例来说，非暂态电脑可读媒介(如存储器1430)可储存处理器1420所执行的一组指令(比如一或多种指令或程序码)。处理器1420可执行一组指令，以进行此处所述的一或多道步骤或工艺。在一些实施方式中，一或多个处理器1420执行指令组，使一或多个处理器1420及/或装置1400进行此处所述的一或多道步骤或工艺。在一些实施方式中，硬体电路可取代指令或与指令结合，以进行此处所述的一或多道步骤或工艺。处理器1420可额外或替代地设置以进行此处所述的一或多道步骤或工艺。因此此处所述的实施方法不限于硬体电路与软体的任何特定组合。
图14所示的构件数目与配置用于举例。装置1400可包含额外构件、较少构件、不同构件、或不同于图14所示的配置的构件。装置1400的一组构件(一或多个构件)可额外或替代地进行装置1400的另一组构件所进行的一或多种功能。
图15为一例中，形成此处所述的半导体装置的相关工艺1500的流程图。在一些实施方式中，可由半导体工艺工具如沉积工具102至电镀工具112的一或多者进行图15的一或多个工艺步骤。装置1400的一或多个构件如处理器1420、存储器1430、输入构件1440、输出构件1450及/或通信构件1460可额外或替代地进行图15的一或多个工艺步骤。
如图15所示，工艺1500可包括形成栅极结构于多个纳米结构通道周围(步骤1510)。举例来说，一或多个半导体工艺工具如沉积工具102至电镀工具112可形成栅极结构240于多个纳米结构通道220周围，如此处所述。
如图15所示，工艺1500可包括退火以减少或移除栅极结构中的一或多个缝隙(步骤1520)。举例来说，一或多个半导体工艺工具如沉积工具102至电镀工具112可进行退火，以减少或移除栅极结构240中的一或多个缝隙260，如此处所述。
如图15所示，工艺1500可包括回蚀刻栅极结构以露出至少一鳍状结构的至少一侧(步骤1530)。举例来说，一或多个半导体工艺工具如沉积工具102至电镀工具112可回蚀刻栅极结构240以露出至少一鳍状结构的至少一侧(如层间介电层250所形成)，如此处所述。
工艺1500可包含额外实施方式，比如任何下述的单一实施方式或下述实施方式的任何组合，及/或与其他处所述的一或多种其他工艺结合。
在第一实施方式中，回蚀刻栅极结构240的步骤包括进行蚀刻程序一段预设置的时间。
在第二实施方式中，其可单独实施或与第一实施方式结合，退火可使一或多个缝隙260的尺寸减少至近似0.0nm至近似1.5nm。
在第三实施方式中，其可单独实施或与第一实施方式及第二实施方式的一或多者结合，退火温度为近似300℃至近似500℃。
在第四实施方式中，其可单独实施或与第一实施方式至第三实施方式的一或多者结合，可采用氩气、氮气、氢气、或上述的组合的氛围进行退火。
在第五实施方式中，其可单独实施或与第一实施方式至第四实施方式的一或多者结合，退火时间为近似10分钟至近似1小时。
在第六实施方式中，其可单独实施或与第一实施方式至第五实施方式的一或多者结合，栅极结构240包括钌。
在第七实施方式中，其可单独实施或与第一实施方式至第六实施方式的一或多者结合，退火可使一或多个缝隙260的宽度减少至近似0.0nm至近似1.5nm。
在第八实施方式中，其可单独实施或与第一实施方式至第七实施方式的一或多者结合，栅极结构实质上无缝隙。
在第九实施方式中，其可单独实施或与第一实施方式至第八实施方式的一或多者结合，栅极结构240实质上无孔洞。
在第十实施方式中，其可单独实施或与第一实施方式至第九实施方式的一或多者结合，栅极结构240的长度的第一部分包括近似2个至近似4个裸片，栅极结构240的长度的第二部分包括近似1个至近似5个裸片，且栅极结构240的长度的第三部分包括近似2个至近似6个裸片。
在第十一实施方式中，其可单独实施或与第一实施方式至第十实施方式的一或多者结合，栅极结构240的长度的第一部分包括中位数尺寸为近似6nm至近似15nm的多个裸片，长度的第二部分包括中位数尺寸为近似12nm至近似18nm的裸片，而长度的第三部分包括中位数尺寸为近似12nm至近似18nm的裸片。
虽然图15显示一例中的工艺1500的步骤，但一些实施方式中的工艺1500可包括额外步骤、较少步骤、不同步骤、或不同于图15所示的设置的步骤。可额外或替代地同时进行工艺1500的两个或更多步骤。
图15为一例中，形成半导体装置的相关工艺1600的流程图。在一些实施方式中，可由半导体工艺工具如沉积工具102至电镀工具112的一或多者进行图16的一或多个工艺步骤。装置1400的一或多个构件如处理器1420、存储器1430、输入构件1440、输出构件1450及/或通信构件1460可额外或替代地进行图16的一或多个工艺步骤。
如图16所示，工艺1600可包括蚀刻凹陷于栅极接点或源极/漏极接点上的介电层中(步骤1610)。举例来说，一或多个半导体工艺工具如沉积工具102至电镀工具112可蚀刻凹陷1304于栅极接点1242或金属源极/漏极接点1230上的介电层1214中，如此处所述。
如图16所示，工艺1600可包括形成导电结构于凹陷中(步骤1620)。举例来说，一或多个半导体工艺工具如沉积工具102至电镀工具112可形成导电结构如内连线1240/1238于凹陷1304中，如此处所述。
如图16所示，工艺1600可包括进行退火，以减少或移除导电结构中的一或多个缝隙(步骤1630)。举例来说，一或多个半导体工艺工具如沉积工具102至电镀工具112可进行退火以减少或移除导电结构如内连线1240/1238中的一或多个缝隙，如此处所述。
工艺1600可包含额外实施方式，比如任何下述的单一实施方式或下述实施方式的任何组合，及/或与其他处所述的一或多种其他工艺结合。
在第一实施方式中，退火后的导电结构如内连线1240/1238实质上无缝隙。
在第二实施方式中，其可单独实施或与第一实施方式结合，退火温度为近似300℃至近似500℃。
在第三实施方式中，其可单独实施或与第一实施方式及第二实施方式的一或多者结合，可采用氩气、氮气、氢气、或上述的组合的氛围进行退火。
在第四实施方式中，其可单独实施或与第一实施方式至第三实施方式的一或多者结合，退火时间可为近似10分钟至近似1小时。
在第五实施方式中，其可单独实施或与第一实施方式至第四实施方式的一或多者结合，工艺1600还包括退火之后在导电结构如内连线1240/1238上进行化学机械研磨程序。
在第六实施方式中，其可单独实施或与第一实施方式至第五实施方式的一或多者结合，导电结构如内连线1240/1238包括钌。
虽然图16显示一例中的工艺1600的步骤，但一些实施方式中的工艺1600可包括额外步骤、较少步骤、不同步骤、或不同于图16所示的设置的步骤。可额外或替代地同时进行工艺1600的两个或更多步骤。
在沉积钌之后，以此方式退火金属栅极及/或中段结构的钌以减少甚至消除缝隙。由于退火可减少或移除沉积的钌中的缝隙，可因电阻降低而增加电性效能。此外，对金属栅极而言，退火可产生更一致的沉积轮廓，造成时间控制的蚀刻工艺可产生更一致的栅极高度。如此一来，在蚀刻之后可使金属栅极的更多部分作用，其可在制造电子装置时增加良率。
如上详述，此处所述的一些实施方式提供半导体结构。半导体结构包括多个纳米结构通道，位于半导体基板上并沿着垂直于半导体基板的方向配置。半导体结构还包括栅极结构，包覆每一纳米结构通道，其中栅极结构包括钌，且钌中实质上无缝隙。
在一些实施例中，钌包括的裸片数量为近似5至近似15。
在一些实施例中，钌包括多个裸片，且裸片的中位数尺寸为近似6nm至近似15nm。
在一些实施例中，每一纳米结构通道的高度为近似4nm至近似6nm。
在一些实施例中，半导体结构还包括盖沉积于栅极结构上，其中盖与纳米结构通道物理地隔有栅极结构。
在一些实施例中，盖包括钨。
如上详述，此处所述的一些实施方式提供半导体结构的形成方法。方法包括形成栅极结构以包覆多个纳米结构通道。方法还包括进行退火以减少或移除栅极结构中的一或多个缝隙。方法包括回蚀刻栅极结构，以露出至少一鳍状结构的至少一侧。
在一些实施例中，回蚀刻栅极结构的步骤包括进行蚀刻步骤一段预设置的时间。
在一些实施例中，退火使缝隙的尺寸减少到近似0.0nm至近似1.5nm。
在一些实施例中，退火的温度为近似300℃至近似500℃。
在一些实施例中，退火采用氩气、氮气、氢气、或上述的组合的氛围。
在一些实施例中，退火的时间为近似10分钟至近似1小时。
在一些实施例中，栅极结构包括钌。
如上详述，此处所述的一些实施方式提供半导体结构的形成方法。方法包括蚀刻凹陷于栅极接点或源极/漏极接点上的介电层中。方法还包括形成导电结构于凹陷中。方法包括进行退火以减少或移除导电结构中的一或多个缝隙。
在一些实施例中，退火之后的导电结构实质上无缝隙。
在一些实施例中，退火的温度为近似300℃至近似500℃。
在一些实施例中，退火采用氩气、氮气、氢气、或上述的组合的氛围。
在一些实施例中，退火的时间为近似10分钟至近似1小时。
在一些实施例中，方法还包括：在退火之后，进行化学机械研磨程序于该导电结构上。
在一些实施例中，导电结构包括钌。
此处所述的一些实施方式提供半导体结构。半导体结构包括凹陷，位于栅极接点或源极/漏极接点上的介电层中；以及导电结构，位于凹陷中，其中导电结构包括实质上无缝隙的钌。
在一些实施例中，导电结构的钌包括的裸片数量为近似5至近似15。
在一些实施例中，导电结构的钌包括多个裸片，且裸片的中位数尺寸为近似6nm至近似15nm。在一些实施例中，栅极接点或源极/漏极接点为前段工艺的接点，而导电结构为中段工艺的接点。
在一些实施例中，导电结构与介电层隔有阻挡及/或衬垫层。
上述实施例的特征有利于本技术领域中技术人员理解本实用新型。本技术领域中技术人员应理解可采用本实用新型作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本实用新型精神与范畴，并可在未脱离本实用新型的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体结构，其特征在于，包括：
多个纳米结构通道，位于一半导体基板上并沿着垂直于该半导体基板的方向配置；以及
一栅极结构，包覆每一多个所述纳米结构通道，
其中该栅极结构包括钌，且钌中实质上无缝隙。
2.如权利要求1所述的半导体结构，其特征在于，钌包括的裸片数量为5至15。
3.如权利要求1所述的半导体结构，其特征在于，钌包括多个裸片，且多个所述裸片的中位数尺寸为6nm至15nm。
4.如权利要求1所述的半导体结构，其特征在于，每一多个所述纳米结构通道的高度为4nm至6nm。
5.如权利要求1所述的半导体结构，其特征在于，还包括：
一盖沉积于该栅极结构上，
其中该盖与该纳米结构通道物理地隔有该栅极结构。
6.一种半导体结构，其特征在于，包括：
一凹陷，位于一栅极接点或一源极/漏极接点上的一介电层中；以及
一导电结构，位于该凹陷中，
其中该导电结构包括实质上无缝隙的钌。
7.如权利要求6所述的半导体结构，其特征在于，该导电结构的钌包括的裸片数量为5至15。
8.如权利要求6所述的半导体结构，其特征在于，该导电结构的钌包括多个裸片，且多个所述裸片的中位数尺寸为6nm至15nm。
9.如权利要求6所述的半导体结构，其特征在于，该栅极接点或该源极/漏极接点为前段工艺的接点，而该导电结构为中段工艺的接点。
10.如权利要求6所述的半导体结构，其特征在于，该导电结构与该介电层隔有一阻挡及/或衬垫层。
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