TW202425220A - 半導體裝置及其形成的方法 - Google Patents

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TW202425220A
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張致豪
彭成毅
李威養
林家彬
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台灣積體電路製造股份有限公司
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Abstract

本文描述的實施方式提供半導體裝置及其形成的方法。半導體裝置包括具有一個或多個介電區域的全閘極電晶體，其中介電區域包括一個或多個介電氣體。介電區域可以包括位於磊晶區域（例如，源極/汲極區域）與全閘極電晶體中閘極結構的第一部分之間的第一介電區域。介電區域還可以包括位於全閘極電晶體中接觸結構與閘極結構的第二部分之間的第二介電區域。通過在全閘極電晶體中包括介電區域，與全閘極電晶體相關的寄生電容可以相對於另一個不包括介電區域的全閘極電晶體來說降低許多。

Description

形成介電氣體間隙物，用於降低電晶體中的寄生電容，包括奈米片結構
無
隨著製造半導體裝置的進步和技術製程節點的尺寸減小，電晶體可能受到短通道效應（Short Channel Effect, SCE）的影響，例如熱載子的劣化（Hot Carrier Degradation）、能障的降低（Barrier Lowering）和量子侷限（Quantum Confinement）等。且隨著電晶體閘極的長度減小以達成較小的技術節點，源極/汲極（S/D）的電子穿隧增加，從而增加了電晶體的關閉電流（當電晶體處於關閉配置時流過電晶體的通道的電流）。矽（Si）/矽鍺（SiGe）的奈米結構電晶體，例如奈米線、奈米片和全閘極（Gate-All-Around, GAA）裝置是在較小技術節點上克服短通道效應的具潛力的候選結構。相較於其他類型的電晶體，奈米結構電晶體因可減少SCE和增強載子遷移率而成為有效的結構。
無
以下揭示內容提供許多不同的實施方式或示例，用以實施所提供標的的不同特徵。以下描述的元件和組成的具體示例是用以簡化本揭示內容。當然，這些只是示例，並不意欲限制。例如，在以下的描述中，在第二特徵上或上方形成第一特徵可以包括其中第一特徵和第二特徵是通過直接接觸而形成的實施例，也可以包括在第一特徵和第二特徵之間形成附加特徵並使得第一特徵和第二特徵可能是通過不直接接觸而形成的實施例。此外，本揭示內容可在各種示例中重複參照數字和/或字母。這種重複是為了達到簡單明瞭的目的，本身並不指定所討論的各種實施方式和/或配置之間的關係。
此外，空間相對用語，例如「下面」、「下方」、「下」、「上」、「上方」等，可以在本文中使描述一個元件或特徵與圖中另一個元素或特徵的關係更方便。除了圖中描述的方向之外，空間相對用語旨在包括裝置在使用或操作時的不同方向。裝置可以其它方式定向（旋轉90度或其它方向），而本文使用的空間相對用語可同樣地對應解釋。
在一些情況下，減小鰭式場效電晶體（fin Field-Effect Transistor, finFET）的幾何及尺寸性質可能降低finFET的性能。例如，隨著finFET技術製程的節點減小，finFET中如汲極誘導的能障降低等短通道效應可能增加。此外，又或是替換性地，隨著鰭式場效電晶體的閘極長度的減小，鰭式場效電晶體中電子穿隧和洩漏的可能性增加。
奈米結構電晶體（例如，奈米線電晶體、奈米片電晶體、全閘極（GAA）電晶體、多橋通道電晶體（Multi-Bridge Channel Transistor）、奈米帶電晶體（Nanoribbon Transistor）和/或其他類型的奈米結構電晶體）可以克服上述finFET的一個或多個缺點。然而，奈米結構電晶體面臨可能導致性能問題和/或裝置故障的製程挑戰。
例如，半導體裝置可以包括GAA電晶體。半導體裝置的積體電路性能可能取決於GAA電晶體的一個或多個特性，例如GAA電晶體的寄生電容（例如，以每微米飛法拉（fF/μm）為單位）。寄生電容可能涉及多個元件，包括閘極到鰭頂部的電容（C off）、閘極到通道內基板的電容（C if）、閘極到低摻雜汲極（Low-Doped Drain, LDD）重疊的電容（C ov）、閘極到接觸的電容（C CO）和/或內閘極到EPI的電容（C ie）。結構和/或材料可能導致GAA電晶體中寄生電容的大幅增加（例如，在一些示例中大於約10 fF/μm），因此降低積體電路的性能（例如，在一些示例中使信號產生雜訊或失真、信號大小改變和/或在積體電路內引起時序參數的問題）。
本文描述的一些實現方式提供半導體裝置及其形成的方法。半導體裝置包括具有一個或多個介電區域的GAA電晶體，這些介電區域包括一個或多個介電氣體。介電區域可以包括GAA電晶體中位於磊晶區域（例如，源極/汲極區域）與閘極結構的第一部分之間的第一介電區域。介電區域還可以包括GAA電晶體中位於接觸結構與閘極結構的第二部分之間的第二介電區域。通過在GAA電晶體中包括介電區域，與GAA電晶體相關的寄生電容相對於不包括介電區域的另一GAA電晶體來說可降低許多。
如此，包括GAA電晶體在內的半導體裝置的性能可以得到改善。通過提高半導體裝置的性能，半導體裝置可以在原位使用期間與更多的設備和/或系統相容。另外，或者替換性地，包括GAA電晶體的半導體裝置量的產率可提高，以提高半導體裝置量的製造效率（例如，在一些示例中，半導體製程工具的使用、材料的消耗和/或支援計算資源的使用）。
第1圖是示例性的環境100的示意圖，本文描述的系統和/或方法可在此環境中實施。如第1圖所示，示例性的環境100可以包括複數個半導體製程工具，即工具102、工具104、工具106、工具108、工具110及工具112以及晶圓/晶粒運輸工具114。半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112可以包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112和/或其他類型的半導體製程工具。示例性的環境100中的工具可以被包括在半導體潔凈室、半導體代工廠、半導體製程設施和/或製造設施等的示例中。
沉積工具102是一種半導體製程工具，包括半導體製程腔體和一個或多個能夠將各種類型的材料沉積到基板上的裝置。在一些實施方式中，沉積工具102包括旋塗工具，以能夠在例如晶圓的基板上沉積光阻層。在一些實施方式中，沉積工具102包括化學氣相沉積（Chemical Vapor Deposition, CVD）工具，例如電漿增強CVD（Plasma-Enhanced CVD, PECVD）工具、高密度電漿CVD（High-Density Plasma CVD, HDP-CVD）工具、次大氣壓CVD（Sub-Atmospheric CVD, SACVD）工具、低壓CVD（Low-Pressure CVD, LPCVD）工具、原子層沉積（Atomic Layer Deposition, ALD）工具、電漿增強原子層沉積（Plasma-Enhanced Atomic Layer Deposition, PEALD）工具或其他類型的CVD工具。在一些實施方式中，沉積工具102包括物理氣相沉積（Physical Vapor Deposition, PVD）工具，例如濺射工具或其他類型的PVD工具。在一些實施方式中，沉積工具102包括磊晶工具，且被配置為通過磊晶生長形成裝置的層和/或區域。在一些實施方式中，示例性的環境100包括多種類型的沉積工具102。
曝光工具104是一種半導體製程工具，且能夠將光阻層暴露於輻射源下，例如紫外（Ultraviolet, UV）光源（例如，深紫外光源、極紫外（Extreme UV, EUV）光源和/或類似物）、X射線源、電子束（E-Beam）源和/或類似物。曝光工具104可以將光阻層暴露在輻射源中，以將圖案從光遮罩轉移到光阻層。圖案可以包括用於形成一個或多個半導體裝置的一個或多個半導體裝置層圖案、可以包括用於形成半導體裝置的一個或多個結構的圖案、可以包括用於蝕刻半導體裝置的各個部分的圖案和/或前述類似物等。在一些實施方式中，曝光工具104包括掃描器、步進器或類似類型的曝光工具。
顯影工具106是一種半導體製程工具，且能夠顯影已經暴露於輻射源的光阻層，以形成從曝光工具104轉移到光阻層的圖案。在一些實施方式中，顯影工具106通過移除光阻層未曝光的部分來顯影圖案。在一些實施方式中，顯影工具106通過移除光阻層曝光的部分來顯影圖案。在一些實施方式中，顯影工具106通過使用化學顯影劑溶解光阻層的曝光或未曝光部分來顯影圖案。
蝕刻工具108是一種半導體製程工具，且能夠蝕刻基板、晶圓或半導體裝置的各種類型的材料。例如，蝕刻工具108可以包括濕蝕刻工具、乾蝕刻工具和/或類似物。在一些實施方式中，蝕刻工具108包括可填充蝕刻劑的腔體，並且基板放置在腔體中特定時間以移除特定量的一個或多個基板部分。在一些實施方式中，蝕刻工具108使用電漿蝕刻或電漿輔助蝕刻來蝕刻基板的一個或多個部分，且可包括由離子氣體以各向同性或定向的方式蝕刻一個或多個部分。在一些實施方式中，蝕刻工具108包括基於電漿的灰化，以移除光阻劑材料和/或其他材料。
平坦化工具110是一種半導體製程工具，且能夠拋光或平坦化晶圓或半導體裝置的各個層。例如，平坦化工具110可以包括化學機械平坦化（Chemical Mechanical Planarization, CMP）工具和/或其他類型的平坦化工具，以拋光或平坦化經沉積或經電鍍的材料的層或表面。平坦化工具110可以用化學和機械力的組合（例如，化學蝕刻和無磨粒拋光（Free Abrasive Polishing））來拋光或平坦化半導體裝置的表面。平坦化工具110可以使用具磨蝕性和腐蝕性的化學漿料及拋光墊與擋圈（Retaining Ring，例如，通常比半導體裝置的直徑更大）的結合。拋光墊和半導體裝置可以通過動態拋光頭而被壓在一起，並由擋圈固定到位。動態拋光頭可隨著不同的旋轉軸旋轉，以移除材料並均勻化半導體裝置的任何不規則形貌，使半導體裝置平坦或平整。
電鍍工具112是一種半導體製程工具，且能夠用一種或多種金屬電鍍基板（例如，晶圓、半導體裝置和/或類似物）或基板的一部分。例如，電鍍工具112可以包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料或合金（例如錫-銀、錫-鉛和/或類似物）電鍍裝置和/或用於一種或多種其他類型的導電材料、金屬和/或類似類型的材料的電鍍裝置。
晶圓/晶粒運輸工具114包括移動機器人、機械臂、電車或軌道車、懸掛式搬運系統（Overhead Hoist Transport, OHT）系統、自動化物料搬運系統（Automated Materially Handling System AMHS）和/或其他類型的裝置，且被配置為在半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112之間運輸基板和/或半導體裝置、被配置為在同一半導體製程工具的製程腔室之間運輸基板和/或半導體裝置，和/或被配置為將基板和/或半導體裝置運至或運出至其他位置，例如晶圓架、儲藏室和/或類似位置。在一些實施方式中，晶圓/晶粒運輸工具114可以是程式設計裝置，且被配置為行進特定路徑和/或可以被半自動地或自動地操作。在一些實施方式中，示例性的環境100包括複數個晶圓/晶粒運輸工具114。
例如，晶圓/晶粒運輸工具114可以被包括在包括複數個製程腔室的集成工具或其他類型工具中，並且可以被配置成在多個製程腔室之間運輸基板和/或半導體裝置，以在一些其他示例中於製程腔室和緩衝區之間運輸基板和/或半導體裝置、於製程腔室和介面工具（例如，設備前端模組（Equipment Front End Module, EFEM））之間運輸基板和/或半導體裝置，和/或於製程腔室和運輸載體（例如，前開式晶圓傳送盒（Front Opening Unified Pod, FOUP））之間運輸基板和/或半導體裝置。在一些實施方式中，晶圓/晶粒運輸工具114可以被包括在多腔室（或群組）的沉積工具102中，此沉積工具102可包括預清洗製程腔室（例如，用於清洗或移除來自基板和/或半導體裝置的氧化物、氧化和/或其他類型的污染或副產物）和複數個類型的沉積製程腔室（例如，用於沉積不同類型的材料的製程腔室、用於執行不同類型的沉積操作的製程腔室）。在這些實施方式中，晶圓/晶粒運輸工具114被配置成在沉積工具102的製程腔室之間運輸基板和/或半導體裝置，而不會破壞或移除製程腔室之間和/或沉積工具102的製程操作間的真空（或至少部分的真空），如本文所述。
如與第2A圖至第14圖及與本文其他地方相關的更詳細的描述，半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112可以執行操作的組合來形成奈米結構電晶體的一個或多個部分。在一些實施方式中，操作的組合包括在半導體基板上沿著垂直於半導體基板的方向形成複數個奈米結構層，其中奈米結構層包括與複數個通道層交替排列的複數個犧牲層。一系列的操作包括在奈米結構層上形成虛擬閘極結構。一系列的操作包括形成複數個第一橫向腔在每個犧牲層中，第一橫向腔橫向地穿透到其在這些犧牲層中相應的犧牲層中。一系列的操作包括形成包括第一部分和第二部分的虛擬內間隙物層，其中虛擬內間隙物層的第一部分填充第一橫向腔。一系列的操作包括移除虛擬內間隙物層的第二部分，其中填充第一橫向腔的第一部分保留在第一橫向腔中，並且填充第一橫向腔的第一部分對應於第一橫向腔內的複數個虛擬橫向間隙物。一系列的操作包括移除虛擬閘極結構。一系列的操作包括移除犧牲層。一系列的操作包括形成金屬閘極結構，其中形成金屬閘極結構包括形成環繞由通道層所形成的奈米結構通道的一部分。移除虛擬橫向間隙物以形成介電區域，介電區域包括位於前述環繞奈米結構通道的金屬閘極結構的部分與源極/汲極區域之間的複數個第二橫向腔。
提供第1圖所示裝置的數量和組成來作為一個或多個示例。在實施方式中，可能存在與第1圖所示裝置更多的裝置、更少的裝置、不同的裝置或不同組成的裝置。此外，第1圖所示的兩個或多個裝置可在單個裝置中實施，或者第1圖所示的單個裝置可以以多個或分散個的裝置實施。另外，或者替換性地，示例性的環境100的一組裝置（例如，一個或多個裝置）可以執行被由示例性的環境100的另一組裝置所執行的一個或多個功能。
第2A圖和第2B圖是本文描述的示例性半導體裝置的示意圖。半導體裝置包括一個或多個電晶體。一個或多個電晶體可以包括奈米結構電晶體，例如奈米線電晶體、奈米片電晶體、全閘極（GAA）電晶體、多橋通道電晶體、奈米帶電晶體和/或其他類型的奈米結構電晶體。半導體裝置可以包括第2A圖和第2B圖未示出的一個或多個附加裝置、結構和/或層。例如，半導體裝置可以包括在第2A圖和第2B圖所示的半導體裝置的部分上方和/或下方的層上形成的附加層和/或晶粒。另外，或者替換性地，一個或多個附加的半導體結構和/或半導體裝置可以形成在包括第2A圖和第2B圖的半導體裝置的電子裝置或積體電路（Integrated Circuit, IC）中的同一層中。
如第2A圖所示的等軸測投影，半導體裝置200包括半導體基板205。半導體基板205包括矽（Si）基板、由包括矽的材料所形成的基板、如砷化鎵（GaAs）的III-V族化合物的半導體材料基板、絕緣體上矽（Silicon On Insulator, SOI）基板、鍺（Ge）基板、矽鍺（SiGe）基板、碳化矽（SiC）基板或其他類型的半導體基板。半導體基板205可以包括各種層，包括在半導體基板上形成的導電或絕緣層。半導體基板205可以包括化合物半導體和/或合金半導體。半導體基板205可以包括各種摻雜的配置，以滿足一個或多個設計參數。例如，不同的摻雜輪廓（例如，n阱、p阱）可以在半導體基板205上形成，以設計用於不同裝置類型的區域（例如，p型金屬氧化物半導體（P-Type Metal-Oxide Semiconductor, PMOS）奈米結構電晶體、n型金屬氧化物半導體（N-Type Metal-Oxide Semiconductor, NMOS）奈米結構電晶體）。合適的摻雜可能包括摻雜劑的離子佈植和/或擴散製程。此外，半導體基板205可包括磊晶層（Epi-Layer），以通過應變力增強性能，和/或可以具有其它合適的增強特徵。半導體基板205可以包括在其上形成其它半導體裝置的半導體晶圓的一部分。
平臺（Mesa）區域210被包括在半導體基板205的上方（和/或在上方延伸）。平臺區域210提供半導體裝置200的奈米結構可形成於上的結構，在一些實施方式中，前述奈米結構例如奈米結構通道、環繞每個奈米結構通道的奈米結構閘極部分和/或犧牲奈米結構。在一些實施方式中，一個或多個平臺區域210形成於和/或由形成於半導體基板205中的鰭結構(例如，矽鰭結構)所形成。平臺區域210可以包括與半導體基板205相同的材料並且由半導體基板205形成。在一些實施方式中，平臺區域210被摻雜以形成不同類型的奈米結構電晶體，例如p型奈米結構電晶體和/或n型奈米結構電晶體。在一些實施方式中，平臺區域210包括矽（Si）材料或其他元素半導體材料，如鍺（Ge）。在一些實施方式中，平臺區域210包括合金半導體材料，例如矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化銦鎵（GaInP）、磷砷化銦鎵（GaInAsP）或其組合。
平臺區域210由合適的半導體製程技術製造，在一些示例中，例如遮罩、微影和/或蝕刻製程。在一個示例中，鰭結構可以通過蝕刻半導體基板205的一部分而通過在半導體基板205中形成凹槽來形成。然後，凹槽可以填充絕緣材料，且絕緣材料經凹陷或回蝕而在半導體基板205上方和鰭結構之間形成淺溝槽隔離（Shallow Trench Isolation, STI）區域215。源極/汲極凹槽可以在鰭結構中形成，使得平臺區域210在源極/汲極凹槽之間形成。然而，可以使用其它淺溝槽隔離區域215和/或平臺區域210的製造技術。
淺溝槽隔離區域215可以電性絕緣相鄰的鰭結構，並且可以作為提供使半導體裝置200的其它層和/或結構形成於上的層。淺溝槽隔離區域215可以包括介電材料，例如氧化矽（SiO x）、氮化矽（Si xN y）、氮氧化矽（SiON）、氟化物摻雜的矽酸鹽玻璃（Fluoride-Doped Silicate Glass, FSG）、低k值介電材料和/或其他合適的絕緣材料。淺溝槽隔離區域215可以包括多層結構，例如具有一個或多個的襯層。
半導體裝置200包括複數個奈米結構通道220，這些通道在源極/汲極區域225之間延伸並與其電性耦合。源極/汲極區域可以指稱源極或汲極，而單獨地指稱或統一地指稱取決於上下文。奈米結構通道220以近似垂直於半導體基板205的方向設置。換句話說，奈米結構通道220垂直地排列或堆疊在半導體基板205上方。
奈米結構通道220包括矽基奈米結構（例如，在一些示例中的奈米片或奈米線）且作為半導體裝置200的奈米結構電晶體的半導體通道。在一些實施方式中，奈米結構通道220可以包括矽鍺（SiGe）或其他矽基材料。源極/汲極區域225包括具有一種或多種摻雜劑的矽（Si），例如p型材料（例如在一些示例中的硼（B）或鍺（Ge））、n型材料（例如在一些示例中的磷（P）或砷（As））和/或其他類型的摻雜劑。因此，半導體裝置200可以包括含有p型的源極/汲極區域225的p型金屬氧化物半導體（PMOS）奈米結構電晶體、含有n型的源極/汲極區域225的n型金屬氧化物半導體（NMOS）和/或其他類型的奈米結構電晶體。
在一些實施方式中，在源極/汲極區域225與半導體基板205上的鰭結構之間的源極/汲極區域225的下方包括緩衝區域230。緩衝區域230可以在源極/汲極區域225與相鄰的平臺區域210之間提供絕緣。緩衝區域230可減少、最小化和/或防止電子穿過平臺區域210（而不是例如通過奈米結構通道220，從而減少電流洩漏）和/或可減少、最小化和/或防止摻雜劑從源極/汲極區域225進入平臺區域210（因此減少短通道效應）。
可以包括覆蓋層235在源極/汲極區域225的上方和/或上表面。覆蓋層235可以包括矽、矽鍺、摻雜的矽、摻雜的矽鍺和/或其他材料。覆蓋層235可以在接觸形成之前減少摻雜劑擴散並保護半導體製程操作中的半導體裝置200的源極/汲極區域225。此外，覆蓋層235可有助於金屬-半導體（例如矽化物）合金的形成。
奈米結構通道220的至少一子部分延伸穿過一個或多個閘極結構240。閘極結構240可以由一種或多種金屬材料、一種或多種高介電常數（High-K）材料和/或一種或多種其他類型的材料形成。在一些實施方式中，虛擬閘極結構（例如，多晶矽（Polysilicon, PO）閘極結構或其他類型的閘極結構）形成在閘極結構240的位置（例如，在形成閘極結構240之前），以使得半導體裝置200的一個或多個其它層和/或結構可以在閘極結構240形成之前形成。這減少了和/或防止對閘極結構240的損壞，否則這些損壞將在形成一個或多個層和/或結構時引起。接著，執行替換閘極製程（Replacement Gate Process, RGP），以移除虛擬閘極結構並以閘極結構240替換虛擬閘極結構（例如，替換閘極結構）。
如第2A圖進一步所示，閘極結構240的多個部分以垂直且交替的排列方式形成在成對的奈米結構通道220之間。換句話說，半導體裝置200包括一個或多個垂直堆疊，垂直堆疊由奈米結構通道220和部分閘極結構240交替形成，如第2A圖及第2B圖所示。通過這種方式，閘極結構240環繞在對應的奈米結構通道220的所有側面上以增加其對奈米結構通道220的控制，並增加半導體裝置200的奈米結構電晶體的驅動電流，並減少半導體裝置200的奈米結構電晶體的短通道效應（SCE）。
一些源極/汲極區域225和閘極結構240可以在半導體裝置200的兩個或多個奈米等級的電晶體之間共用。在這些實施方式中，一個或多個源極/汲極區域225和閘極結構240可以連接或耦合到奈米結構通道220，如第2A圖所示。使得多個奈米結構通道220能夠由單個閘極結構240和一對源極/汲極區域225控制。
半導體裝置200還可以包括淺溝槽隔離區域215上方的層間介電（Inter-Layer Dielectric, ILD）層245。介電層245可稱為ILD0層。介電層245圍繞閘極結構240，以在一些示例中在閘極結構240和/或源極/汲極區域225之間提供電性隔離和/或絕緣。例如接觸和/或內連結構的導電結構可以通過介電層245來形成到源極/汲極區域225和閘極結構240上，以提供對源極/汲極區域225和閘極結構240的控制。
第2A圖進一步示出剖面A-A和剖面B-B。剖面A-A（例如，對應於半導體裝置200在方向x和方向z所形成的x-z平面）穿過包括平臺區域210的半導體裝置200的鰭結構。剖面B-B（例如，對應於垂直於剖面A-A的由方向y和方向z所形成的y-z平面）穿過包括閘極結構240的裝置的一部分。第2B圖至第12圖的剖面圖可以包括對應於剖面A-A和/或剖面B-B的剖面圖。
第2B圖示出半導體裝置200的示例性實施方式的側視圖。第2B圖的側視圖對應於第2A圖的剖面B-B。第2B圖的半導體裝置200的實施方式包括比第2A圖所描述的還詳細的額外特徵。
如在第3A圖至第12圖及在本文其他地方所詳細描述的，第2B圖的半導體裝置200（例如半導體裝置）的實施方式包括半導體基板205上的奈米結構通道220，其中奈米結構通道220沿著垂直於半導體基板205的方向排列。半導體裝置200包括與奈米結構通道220相鄰的源極/汲極區域225。半導體裝置200包括閘極結構240，且閘極結構240包括在奈米結構通道220上的第一部分（例如，上部240a）和環繞奈米結構通道220的每一個的第二部分（例如，下部240b）。半導體裝置200包括位於閘極結構240的第二部分與源極/汲極區域225之間的介電區域（例如，下介電區域255b），其中介電區域包括介電氣體。
另外，或可選地，半導體裝置200包括半導體基板205上的奈米結構通道220，其中奈米結構通道220以垂直於半導體基板205的方向排列。半導體裝置200包括與奈米結構通道220相鄰的源極/汲極區域225。半導體裝置200包括閘極結構240。閘極結構240包括在奈米結構通道220上的第一部分（例如，上部240a）和環繞奈米結構通道220中的每一個的第二部分（例如，下部240b）。半導體裝置200包括第一介電區域（例如，上介電區域255a），第一介電區域位於閘極結構240的第一部分和與閘極結構240的第一部分相鄰的接觸結構250之間，其中第一介電區域包括第一介電氣體。半導體裝置200包括第二介電區域（例如，下介電區域255b），第二介電區域位於閘極結構240的第二部分與源極/汲極區域225之間，其中第二介電區域包括第二介電氣體。
半導體裝置200還可包括填充結構260。在一些實施方式中，填充結構260位於上介電區域255a和/或下介電區域255b上方。在一些實施方式中，填充結構260被配置成在上介電區域255a和/或下介電區域255b中密封介電氣體。
如上所述，提供第2A圖和第2B圖作為示例。其他示例可能與第2A圖和第2B圖所描述的不同。
第3A圖和第3B圖是本文描述的形成鰭的製程的示例性的實施方式300的示意圖。示例性的實施方式300包括形成半導體裝置200的鰭結構或半導體裝置200的一部分的示例。半導體裝置200可以包括在第3A圖和第3B圖中未示出的一個或多個附加裝置、結構和/或層。半導體元件200可以包括在第3A圖和第3B圖所示的半導體裝置200的部分上方和/或下方的層上所形成的附加層和/或晶粒。另外地，或替換地，一個或多個附加的半導體結構和/或半導體裝置可以形成在包括半導體裝置200的電子裝置中的同一層。
第3A圖示出半導體裝置200的透視圖以及沿著剖面A-A的剖面圖。如第3A圖所示，半導體裝置200的製程是與半導體基板205相連進行的。疊層305在半導體基板205上形成。疊層305可稱為超晶格。在一些實施方式中，在形成疊層305之前，結合半導體基板205執行一個或多個操作。例如，可以執行防穿通（Anti-Punch Through, APT）植入操作。APT植入操作可以在半導體基板205的一個或多個區域中執行，且這些區域之上可形成奈米結構通道220。執行APT植入操作可例如減少和/或防止穿通或非預期的擴散至半導體基板205中。
疊層305包括複數個交替層，且這些層以近似垂直於半導體基板205的方向排列。例如，疊層305包括在半導體基板205上方垂直交替的第一層310和第二層315。如第3A圖所示的第一層310的數量和第二層315的數量為示例，第一層310和第二層315的其它數量也在本揭示內容的範圍內。在一些實施方式中，第一層310和第二層315被形成為具有不同厚度。例如，第二層315可以形成為相對於第一層310的厚度來說更大的厚度。在一些實施方式中，第一層310（或其子集合）被形成為具有厚度在大約4奈米至大約7奈米的範圍內。在一些實施方式中，第二層315（或其子集合）被形成為具有厚度在大約8奈米至大約12奈米的範圍內的。然而，第一層310的厚度和第二層315的厚度的其它值也在本揭示內容的範圍內。
第一層310包括第一材料組成物，第二層315包括第二材料組成物。在一些實施方式中，第一材料組成物和第二材料組成物是相同的材料組成物。在一些實施方式中，第一材料組成物和第二材料組成物是不同的材料組成物。作為示例，第一層310可以包括矽鍺（SiGe），第二層315可以包括矽（Si）。在一些實施方式中，第一材料組成物和第二材料組成物具有不同的氧化速率和/或蝕刻選擇性。
如本文所述，第二層315可以被製程成形成奈米結構通道220，用於隨後形成的半導體裝置200的奈米結構電晶體中。第一層310是犧牲奈米結構，且在最終被移除並用來定義隨後形成的半導體裝置200中的閘極結構240中相鄰的奈米結構通道220之間的垂直距離。因此，第一層310被稱為犧牲層，第二層315可被稱為通道層。
沉積工具102沉積和/或生長疊層305的交替層以使奈米結構（例如奈米片）位在半導體基板205上。例如，沉積工具102通過磊晶生長來生長交替層。然而，其它製程也可用來形成疊層305的交替層。疊層305的交替層的磊晶生長可以通過分子束磊晶（Molecular Beam Epitaxy, MBE）製程、金屬有機化學氣相沉積（Metalorganic Chemical Vapor Deposition, MOCVD）製程和/或其他合適的磊晶生長製程來實現。在一些實施方式中，如第二層315的磊晶生長層包括與半導體基板205的材料相同的材料。在一些實施方式中，第一層310和/或第二層315包括不同於半導體基板205的材料的材料。如上所述，在一些實施方式中，第一層310包括磊晶生長的矽鍺（SiGe）層，第二層315包括磊晶生長的矽（Si）層。可選地，第一層310和/或第二層315可以包括其它材料，例如鍺（Ge）；化合物半導體材料，例如碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（IAs）、銻化銦（InSb）；合金半導體，例如矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（InGaAs）、磷化鎵銦（GaInP）、磷砷化鎵銦（GaInAsP），和/或前述的組合。第一層310和/或第二層315的材料可以基於為提供不同的氧化性質、不同的蝕刻選擇性性質和/或其他不同的性質來選擇。
如第3A圖進一步所示，沉積工具102可以在疊層305上方和/或上表面形成一個或多個附加層。例如，硬遮罩（Hard Mask, HM）層320可以在疊層305上方和/或上表面形成（例如，在疊層305最頂部的第二層315上）。作為另一示例，覆蓋層325可以在硬遮罩層320上方和/或上表面形成。作為另一示例，包括氧化層330和氮化物層335的另一硬遮罩層可以在覆蓋層325上方和/或上表面形成。一個或多個的硬遮罩（HM）層320、覆蓋層325和氧化層330可用於形成半導體裝置200的一個或多個結構。氧化層330可作為疊層305和氮化物層335之間的黏合層，並且可作為蝕刻氮化物層335的蝕刻停止層。一個或多個的硬遮罩層320、覆蓋層325和氧化層330可以包括矽鍺（SiGe）、氮化矽（Si xN y）、氧化矽（SiO x）和/或其他材料。覆蓋層325可以包括矽（Si）和/或其他材料。在一些實施方式中，覆蓋層325由與半導體基板205相同的材料形成。在一些實施方式中，一個或多個附加層通過熱生長、CVD沉積、PVD沉積、ALD沉積和/或其他沉積技術形成。
第3B圖示出半導體裝置200的透視圖和沿著剖面A-A的剖面圖。如第3B圖所示，對疊層305和半導體基板205進行蝕刻，以移除疊層305的一部分和半導體基板205的一部分。疊層305的部分340和平臺區域210（也稱矽平臺或平臺部分）在蝕刻操作之後保留，且被稱為半導體裝置200的半導體基板205上的鰭結構345。鰭結構345包括在半導體基板205中和/或上形成的平臺區域210的上方和/或上表面的疊層305的部分340。鰭結構345可以通過任何合適的半導體製程技術形成。例如，沉積工具102、曝光工具104、顯影工具106和/或蝕刻工具108可以使用一種或多種包括雙圖案製程或多圖案製程的微影製程來形成鰭結構345。通常，雙圖案製程或多圖案製程結合微影和自對準製程使得所得圖案例如具有間距比使用單個直接的微影製程所得到的圖案的間距更小。例如，犧牲層可以在基板上形成並使用微影製程進行圖案化。間隙物通過使用自對準製程在圖案化的犧牲層旁形成。然後移除犧牲層，剩餘的間隙物可以接著被用來圖案化鰭結構。
在一些實施方式中，沉積工具102在包括氧化層330和氮化物層335的硬遮罩層上方和/或上表面形成光阻層，曝光工具104將光阻層暴露於輻射下（例如，深紫外（UV）輻射、極UV（EUV）輻射），曝光後烘烤製程（例如，從光阻層中移除殘留溶劑）被執行，並且顯影工具106顯影光阻層以在光阻層中形成遮罩元件（或圖案）。在一些實施方式中，使用電子束（E-Beam）微影製程對光阻層進行圖案化以形成遮罩元件。遮罩元件然後可在蝕刻操作中保護半導體基板205的一部分和疊層305的一部分，使得前述半導體基板205的部分和疊層305的部分保持未經蝕刻以形成鰭結構345。基板未受保護的部分和疊層305未受保護的部分則被蝕刻（例如，通過蝕刻工具108）以在半導體基板205中形成凹槽。蝕刻工具可以使用乾蝕刻技術（例如，反應性離子蝕刻）、濕蝕刻技術和/或其組合來蝕刻基板未受保護的部分和疊層305未受保護的部分。
在一些實施方式中，其他形成鰭的技術也被使用來形成鰭結構345。例如，鰭區域可以被定義（例如，通過遮罩或隔離區域），且部分340可以以鰭結構345的形式被磊晶生長。在一些實施方式中，形成鰭結構345包括修剪製程（Trim Process），以減小鰭結構345的寬度。在一些示例中，修整製程可能包括濕和/或乾蝕刻製程。
如第3B圖進一步所示，鰭結構345可以形成成用於半導體裝置200中不同類型的奈米結構電晶體中。特別地，鰭結構的第一子集合345a可以形成成用於p型奈米結構電晶體（例如，p型金屬氧化物半導體（PMOS）奈米結構電晶體）中，並且鰭結構的第二子集合345b可以形成成用於n型奈米結構電晶體（例如，n型金屬氧化物半導體（NMOS）奈米結構電晶體）中。鰭結構的第二子集合345b可以摻雜p型摻雜劑（例如，在一些示例中，硼（B）和/或鍺（Ge）），並且鰭結構的第一子集合345a可以摻雜n型摻雜劑（例如，在一些示例中，磷（P）和/或砷（As））。另外，或者替換性地，p型的源極/汲極區域225可隨後形成在包括鰭結構的第一子集合345a的p型奈米結構電晶體中，並且n型的源極/汲極區域225可隨後形成在包括鰭結構的第二子集合345b的n型奈米結構電晶體中。
鰭結構的第一子集合345a（例如，PMOS鰭結構）和鰭結構的第二子集合345b（例如，NMOS鰭結構）可形成包括相似性質和/或不同性質。例如，鰭結構的第一子集合345a可以形成成具第一高度，而鰭結構的第二子集合345b可以形成成具第二高度，其中第一高度和第二高度是不同的高度。作為另一示例，鰭結構的第一子集合345a可以形成成具第一寬度，而鰭結構的第二子集合345b可以形成成具第二寬度，其中第一寬度和第二寬度是不同的寬度。在第3B圖所示的示例中，鰭結構的第二子集合345b（例如，用於NMOS奈米結構電晶體中）的第二寬度相對於鰭結構的第一子集合345a（例如，用於PMOS奈米結構電晶體中）的第一寬度來說更大。然而，其它示例均在本揭示內容的範圍內。
如上所述，第 3A圖和第3B圖作為示例被提供。其他示例可能與第3A圖和第3B圖所述不同。示例性的實施方式300可以包括附加操作、更少的操作、不同的操作和/或與第3A圖和第3B圖所述不同的操作順序。
第4A圖和第4B圖是本文描述的形成STI的製程的示例性的實施方式400的示意圖。示例性的實施方式400包括在半導體裝置200或其部分中的鰭結構345之間形成淺溝槽隔離區域215的示例。半導體裝置200可以包括第4A圖和第4B圖中未示出的一個或多個附加裝置、結構和/或層。半導體元件200可以包括在第4A圖和第4B圖的半導體裝置200的部分上方和/或下方的層上形成的附加層和/或晶粒。另外地，或替換地，一個或多個附加的半導體結構和/或半導體裝置可以形成在包括半導體裝置200的電子裝置的同一層中。在一些實施方式中，示例性的實施方式400所描述的相關操作是在第3A圖和第3B圖所描述的相關製程之後執行。
第4A圖示出半導體裝置200的透視圖和沿著剖面A-A的剖面圖。如第4A圖所示，襯層405和介電層410在半導體基板205上方形成並插入（例如，在兩者之間）鰭結構345中。沉積工具102可以將襯層405和介電層410沉積在半導體基板205上和鰭結構345之間的凹槽中。沉積工具102可以形成介電層410，並使得介電層410的頂表面的高度和氮化物層335的頂表面的高度大致相同。
可選地，沉積工具102可以形成介電層410，並使得介電層410的頂表面的高度相對於氮化物層335的頂表面的高度更高，如第4A圖所示。如此，介電層410填充超過鰭結構345之間的凹槽，以確保凹槽被介電層410完全填充。隨後，平坦化工具110可以執行平坦化或拋光操作（例如，CMP操作）以平坦化介電層410。硬遮罩層的氮化物層335可以在操作中作為CMP的停止層。換言之，平坦化工具110將介電層410平坦化，直到到達作為硬遮罩層的氮化物層335時。因此，在前述操作之後，介電層410的頂表面高度和氮化物層335的頂表面高度近似相等。
沉積工具102可以使用共形沉積技術沉積襯層405。沉積工具102可以使用CVD技術（例如，可流動CVD（Flowable CVD, FCVD）技術或其他CVD技術）、PVD技術、ALD技術和/或其他沉積技術來沉積介電層。在一些實施方式中，在沉積襯層405之後，半導體裝置200被退火，以例如提高襯層405的品質。
襯層405和介電層410各自包括介電材料，例如氧化矽（SiO x）、氮化矽（Si xN y）、氮氧化矽（SiON）、氟化物摻雜的矽酸鹽玻璃（FSG）、低k值介電材料和/或其他合適的絕緣材料。在一些實施方式中，介電層410可以包括多層結構，例如具有一個或多個襯層。
第4B圖示出半導體裝置200的透視圖和沿著剖面A-A的剖面圖。如第4B圖所示，執行回蝕操作以移除襯層405的一部分和介電層410的一部分，因此形成淺溝槽隔離區域215。蝕刻工具108可以在回蝕操作中蝕刻襯層405和介電層410以形成淺溝槽隔離區域215。蝕刻工具108使用硬遮罩層（例如硬遮罩層包括氧化層330和氮化物層335）蝕刻襯層405和介電層410。蝕刻工具108蝕刻襯層405和介電層410，使得淺溝槽隔離區域215的高度小於或大致等於疊層305的部分340的底部的高度。因此，疊層305的部分340延伸至淺溝槽隔離區域215之上。在一些實施方式中，襯層405和介電層410被蝕刻，使得淺溝槽隔離區域215的高度小於平臺區域210的頂表面的高度。
在一些實施方式中，蝕刻工具108使用基於電漿的乾蝕刻技術來蝕刻襯層405和介電層410。可以使用氨（NH 3）、氫氟酸（HF）和/或其他蝕刻劑。基於電漿的乾蝕刻技術使得蝕刻劑與襯層405和介電層410的材料發生反應，包括： SiO 2+4HF→SiF 4+2H 2O 其中襯層405和介電層410的二氧化矽（SiO 2）與氫氟酸反應形成副產物，包括四氟化矽（SiF 4）和水（H 2O）。四氟化矽被氫氟酸和氨進一步分解，以形成氟矽酸銨（(NH 4) 2SiF 6）副產物： SiF 4+2HF+2NH 3→(NH 4) 2SiF 6氟矽酸銨副產物被從蝕刻工具108的製程腔室中移除。移除氟矽酸銨之後，使用攝氏約200度至攝氏約250度的範圍的後製程溫度將氟矽酸銨昇華成四氟化矽氨（Silicon Tetrafluoride Ammonia）和氫氟酸的成分。
在一些實施方式中，蝕刻工具108蝕刻襯層405和介電層410，並使得鰭結構的第一子集合345a（例如，用於PMOS奈米結構電晶體中）之間的淺溝槽隔離區域215的高度相對於鰭結構的第二子集合345b之間的淺溝槽隔離區域215的高度更高（例如，用於NMOS奈米結構電晶體中）。這主要是由於鰭結構的第二子集合345b的寬度相對於鰭結構的第一子集合345a的寬度更大而可發生。此外，這還導致鰭結構的第一子集合345a和鰭結構的第二子集合345b之間的淺溝槽隔離區域215的頂表面具傾度或傾斜（例如，從鰭結構的第一子集合345a向下傾斜到鰭結構的第二子集合345b，如第4A圖的示例所示）。由於襯層405和介電層410的表面與蝕刻劑之間的凡得瓦力，用於蝕刻襯層405和介電層410的蝕刻劑首先經歷物理吸附（例如，與襯層405和介電層410的物理性結合）。蝕刻劑受制於偶極矩作用力。接著將蝕刻劑附著在襯層405和介電層410上懸空的鍵上，並開始經歷化學吸附。於此，蝕刻劑在襯層405和介電層410表面上的化學吸附導致襯層405和介電層410的蝕刻。鰭結構的第二子集345a之間具較大寬度的溝槽為化學吸附的發生提供更大的表面積，因此導致鰭結構的第二子集合345b之間的蝕刻速率更大。較大的蝕刻速率導致鰭結構的第二子集合345b之間的淺溝槽隔離區域215的高度相較於鰭結構的第一子集合345a之間的淺溝槽隔離區域215的高度更小。
如上所述，第4A圖和第4B圖作為示例被提供。其他示例可能與第4A圖和第4B圖所描述的不同。示例性的實施方式400可以包括附加操作、更少的操作、不同的操作和/或與第4A圖和第4B圖所描述的操作順序不同。
第5圖是本文描述的移除層的製程的示例性的實施方式500的示例圖。第5圖示出沿著第2A圖的剖面A-A的剖面圖。如第5圖所示，移除硬遮罩層（包括氧化層330和氮化物層335）和覆蓋層325，以露出硬遮罩層320。在一些實施方式中，覆蓋層325、氧化層330和氮化物層335使用蝕刻操作（例如，由蝕刻工具108來執行）、平坦化技術（例如，由平坦化工具110來執行）和/或其他半導體製程技術來移除。
如上所述，第5圖作為示例被提供。其他示例可能與第5圖所述不同。示例性的實施方式500可以包括附加操作、較少的操作、不同的操作和/或與第5圖所述的操作順序不同。
第6圖是本文描述的形成虛擬閘極結構的製程的示例性的實施方式的示意圖。示例性的實施方式600包括形成半導體裝置200或其一部分中的虛擬閘極結構的示例。半導體裝置200可以包括未示出於第6圖的一個或多個附加裝置、結構和/或層。半導體裝置200可以包括第6圖半導體裝置200的部分上方和/或下方所形成的層上的附加層和/或晶粒。另外地，或者替換性地，一個或多個附加的半導體結構和/或半導體裝置可以形成在包括半導體裝置200的電子裝置的同一層中。在一些實施方式中，示例性的實施方式600所描述的相關操作是在第3A圖至第5圖所描述的相關製程之後執行。第6圖包括沿著第2A圖的剖面B-B的剖面圖。
如第6圖所示，在鰭結構345上形成虛擬閘極結構605（也稱為虛擬閘極堆疊或暫時閘極結構）。虛擬閘極結構605是犧牲結構，且將在半導體裝置200的後續製程階段中被替換閘極結構或替換閘極堆疊（例如，閘極結構240）所替換。在虛擬閘極結構605下面的鰭結構345的部分可稱為通道區域。虛擬閘極結構605還可以定義鰭結構345的源極/汲極（S/D）區域，例如位於與鰭結構345相鄰且位於通道區域相對側的區域。
虛擬閘極結構605可以包括閘極電極層610、在閘極電極層610上方和/或上表面的硬遮罩層615、在閘極電極層610相對側和在硬遮罩層615相對側的虛擬側壁間隙物層620。閘極電極層610包括多晶矽（Polysilicon或PO）或其它材料。硬遮罩層615包括一層或多層，例如氧化層（例如，包括二氧化矽（SiO 2）或其他材料的墊氧化層）和形成在氧化層上的氮化物層（例如，包括如Si 3N 4的氮化矽或其他材料的墊氮化物層）。虛擬側壁間隙物層620包括碳氧化矽（SiOC）、無氮的SiOC或其它合適的材料。
虛擬側壁間隙物層620可以形成大於或大約等於5奈米的厚度，以使蝕刻劑可流動（即因此移除虛擬橫向間隙物並形成空氣間隙物）至向下傳遞足夠遠到半導體裝置200中的虛擬橫向間隙物並因此移除虛擬橫向間隙物。
虛擬閘極結構605的層可以使用各種半導體製程技術形成，例如在一些示例中的沉積（例如，通過沉積工具102）、圖案化（例如，通過曝光工具104和顯影工具106）和/或蝕刻（例如，通過蝕刻工具108）等製程。示例包括CVD、PVD、ALD、熱氧化、電子束蒸發、微影、電子束微影、光阻劑塗層（例如旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、清洗、乾燥（例如旋乾和/或硬烘烤）、乾蝕刻（例如反應性離子蝕刻）和/或濕蝕刻等。
虛擬側壁間隙物層620可被共形地沉積和回蝕，使得虛擬側壁間隙物層620被保留在虛擬閘極結構605的側壁上。在一些實施方式中，虛擬側壁間隙物層620包括複數種類型的間隙物層。例如，虛擬側壁間隙物層620可以包括在虛擬閘極結構605的側壁上形成的密封間隙物層和在密封間隙物層上形成的體間隙物層。密封間隙物層和體間隙物層可以由相似材料或不同材料形成。在一些實施方式中，體間隙物層的形成沒有使用用於形成密封間隙物層的電漿表面處理。在一些實施方式中，體間隙物層形成的厚度相對於密封間隙物層的厚度來說更大。
如上所述，第6圖作為示例被提供。其他示例可能與第6圖所述不同。示例性的實施方式600可以包括附加操作、更少的操作、不同操作和/或與第6圖所描述的操作順序不同。
第7圖是本文描述的形成源極/汲極凹槽的製程的示例性的實施方式700的示意圖。示例性的實施方式700包括在半導體裝置200中形成源極/汲極凹槽的示例。第7圖是根據第2A圖的剖面B-B的視圖。在一些實施方式中，示例性的實施方式700所描述的相關操作是在第3A圖至第6圖所描述的相關製程之後執行。
如在第8A圖的剖面A-A和剖面B-B所示，在蝕刻操作中使源極/汲極凹槽705形成在鰭結構345的部分340中。源極/汲極凹槽705的可因此提供空間，其中源極/汲極區域225將在虛擬閘極結構605的相對側上形成。蝕刻操作可由蝕刻工具108執行，並且可稱為應變源極/汲極（Strained Source/Drain, SSD）蝕刻操作。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕化學蝕刻技術和/或其他類型的蝕刻技術。
源極/汲極凹槽705還延伸到鰭結構345的平臺區域210的一部分。因此，在每個鰭結構345中形成多個平臺區域210，其中虛擬閘極結構605下方的源極/汲極凹槽705的側壁對應於平臺區域210的側壁。源極/汲極凹槽705可以穿透到鰭結構345的阱的部分（例如p阱、n阱）中。在半導體基板205是包括具有(100)晶向的矽（Si）材料的實施方式中，(111)晶面形成於源極/汲極凹槽705的底部，因此導致源極/汲極凹槽705的底部形成V形或三角形剖面。在一些實施方式中，使用四甲基氫氧化銨（Tetramethylammonium Hydroxide, TMAH）的濕蝕刻和/或使用鹽酸（HCl）的化學乾蝕刻來形成V形輪廓。然而，在源極/汲極凹槽705底部的剖面可以包括其它形狀，例如圓形或半圓形等。
如第7圖所示，第一層310的一部分和第二層315的一部分在形成源極/汲極凹槽705的蝕刻操作之後被保留在虛擬閘極結構605下方。在虛擬閘極結構605下方的第二層315的部分形成半導體裝置200的奈米結構電晶體的奈米結構通道220。
如上所述，第7圖作為示例被提供。其他示例可能與第7圖所述不同。示例性的實施方式700可以包括附加操作、較少的操作、不同操作和/或與第7圖所描述的操作順序不同。
第8A圖至第8C圖是本文描述的形成虛擬橫向間隙物的製程的示例性的實施方式的示意圖。示例性的實施方式800包括在半導體裝置200中形成虛擬橫向間隙物的示例。第8A圖至第8C圖示出根據第2A圖的剖面B-B的視圖。在一些實施方式中，示例性的實施方式800所描述的相關操作是在第3A圖至第7圖所描述的相關製程之後執行。
如第8A圖中的剖面B-B所示，第一層310在蝕刻操作中被橫向蝕刻（例如，在近似於平行於第一層310的長度的方向上），從而在奈米結構通道220的部分之間形成橫向腔805。換言之，橫向腔805橫向地穿透到第一層310中（例如，橫向地穿透到犧牲層中）。特別地，蝕刻工具108通過源極/汲極凹槽705橫向蝕刻虛擬閘極結構605下的第一層310的末端，以在奈米結構通道220的末端之間形成橫向腔805。在一些第一層310是矽鍺（SiGe）和第二層315是矽（Si）的實施方式中，蝕刻工具108可以使用濕蝕刻劑來選擇性地蝕刻第一層310，濕蝕刻劑例如包括過氧化氫（H 2O 2）、乙酸（CH 3COOH）和/或氟化氫（HF）的混合溶液，然後用水清洗（H 2O）。混合溶液和水可被提供至源極/汲極凹槽705中，以從源極/汲極凹槽705中蝕刻第一層310。在一些實施方式中，混合溶液蝕刻和用水清洗重複約10次至約20次。在一些實施方式中，混合溶液的蝕刻時間在約1分鐘至約2分鐘之間。混合溶液可在約60 °C至約90 °C的溫度範圍內使用。然而，蝕刻操作的參數的其它值也在本揭示內容的範圍內。
橫向腔805可以形成近似彎曲的形狀、近似凹形的形狀、近似三角形的形狀、近似正方形的形狀或其他形狀。在一些實施方式中，一個或多個橫向腔805的深度（例如，從源極/汲極凹槽705延伸到第一層310的腔的尺寸）在大約1奈米至大約12奈米的範圍內。然而，橫向腔805的深度的其它值也在本揭示內容的範圍內。在一些實施方式中，蝕刻工具108所形成的橫向腔805的長度（例如，從第一層310下方的奈米結構通道220延伸到第一層310上方的另一個奈米結構通道220的尺寸）使得橫向腔805部分地延伸到奈米結構通道220的側面（例如，使得橫向腔805的寬度或長度大於第一層310的厚度）。如此，將在橫向腔805中形成的內間隙物可以延伸到部分奈米結構通道220的末端。
如第8B圖的剖面A-A和剖面B-B所示，虛擬內間隙物層810沿著源極/汲極凹槽705的底部和側壁共形地沉積。虛擬內間隙物層810可以包括使用多種沉積操作沉積的多個部分，多個部分包括具有由第一虛擬填充材料所填充的橫向腔805的第一部分以及在橫向腔805上且相鄰於虛擬側壁間隙物層620的具有第二虛擬填充材料的第二部分。
沉積工具102可以使用CVD技術、PVD技術和ALD技術和/或其他沉積技術來沉積虛擬內間隙物層810。在一些實施方式中，虛擬內間隙物層810包括氮化矽材料（Si xN y）、氧化矽材料（SiO x）、氮氧化矽材料（SiON）、碳氧化矽材料（SiOC）、碳氮化矽材料（SiCN）、碳氮氧化矽材料（SiOCN）和/或其他介電材料。虛擬內間隙物層810可以包括不同於虛擬側壁間隙物層620的材料的一種或多種材料。
沉積工具102形成的虛擬內間隙物層810具有足夠的虛擬內間隙物層810厚度填充在奈米結構通道220之間的橫向腔805中。例如，虛擬內間隙物層810可以形成具有厚度在約5奈米至約10奈米的範圍內。作為另一示例，虛擬內間隙物層810可以形成具有厚度在約2奈米至約5奈米的範圍內。然而，虛擬內間隙物層810的厚度的其它值也在本揭示內容的範圍內。
如第8C圖的剖面A-A和剖面B-B所示。移除虛擬內間隙物層810的一部分（例如，在橫向腔上方且與虛擬側壁間隙物層620相鄰的第二部分）以使得虛擬內間隙物層810的剩餘部分對應於虛擬橫向間隙物層820中的橫向腔805。蝕刻工具108可執行蝕刻操作以部分地移除虛擬內間隙物層810。
在一些實施方式中，蝕刻操作可能導致面向源極/汲極凹槽705的虛擬橫向間隙物820的表面彎曲或凹陷。在一些示例中，虛擬橫向間隙物820中凹陷的深度可在大約5奈米至大約12奈米的範圍內。在一些實施方式中，面向源極/汲極凹槽705的虛擬橫向間隙物820的表面近似於平坦，使得虛擬橫向間隙物820的表面和奈米結構通道220末端的表面近似平整且齊平。
如上所述，提供第8A圖至第8C圖作為示例。其他示例可能與第8A圖至第8C圖所描述的不同。示例性的實施方式800可以包括附加操作、更少操作、不同操作和/或與第8A圖至第8C圖所描述的操作順序不同。
第9圖是本文描述的形成源極/汲極區域的製程的示例性的實施方式900。示例性的實施方式900包括在半導體裝置200的源極/汲極凹槽705中形成源極/汲極區域225的示例。第9圖是根據第2A圖的剖面B-B所示出的視圖。在一些實施方式中，示例性的實施方式900所描述的相關操作是在第3A圖至第8C圖所描述的相關製程之後執行。
如第9圖的剖面B-B所示，源極/汲極凹槽705被填充為一層或多層，以形成在源極/汲極凹槽705中的源極/汲極區域225。例如，沉積工具102可以沉積源極/汲極區域225。
源極/汲極區域225可以包括一層或多層經磊晶生長的材料。例如，沉積工具102可以磊晶生長源極/汲極區域225的第一層（稱為L1），並且可以在第一層上磊晶生長源極/汲極區域225的第二層（稱為L2、L2-1和/或L2-2）。第一層可以包括輕摻雜矽（例如，摻雜有硼（B）、磷（P）和/或其他摻雜劑），並且可以作為遮罩層而減少半導體裝置200中的短通道效應並減少摻雜劑擠出或遷移到奈米結構通道220中。第二層可以包括高摻雜矽或高摻雜矽鍺。第二層可以在源極/汲極區域225中提供壓縮應力以減少硼損失。
如上所述，第9圖作為示例被提供。其他示例可能與第9圖所述不同。示例性的實施方式900可以包括附加操作、較少的操作、不同的操作和/或與第9圖所描述的操作順序不同。
第10A圖至第10C圖是本文描述的替換閘極（Replacement Gate, RPG）製程的示例性的實施方式1000的示意圖。示例性的實施方式1000包括用半導體裝置200的閘極結構240（例如，替換閘極結構）替換虛擬閘極結構605的替換閘極製程示例。此外，示例性的實施方式1000包括形成第10A圖至第10C圖。第10A圖至第10C圖是根據第6圖的剖面B-B的視圖。在一些實施方式中，示例性的實施方式1000所描述的相關操作是在第3A圖至第9圖所描述的相關操作之後執行。此外，在一些附圖中，第3A圖至第9圖的一些參考編號和特徵被省略，以避免遮擋其他元件或特徵，以及便於描述這些附圖。
如第10A圖的側視圖所示，介電層245在源極/汲極區域225上形成。介電層245填充在虛擬閘極結構605之間的區域。形成介電層245是為了在替換閘極製程中減少和/或防止源極/汲極區域225損壞的可能性。介電層245可稱為層間介電（ILD）零（ILD0）層或另一層間介電層。
在一些實施方式中，接觸蝕刻停止層（Contact Etch Stop Layer, CESL）1005在形成介電層245之前共形地沉積（例如，通過沉積工具102）在源極/汲極區域225、虛擬閘極結構605和虛擬側壁間隙物層620上。接著介電層245形成在接觸蝕刻停止層1005上。接觸蝕刻停止層1005可提供一種機制，用於在形成源極/汲極區域225的接觸或通孔時停止蝕刻製程。接觸蝕刻停止層1005可以由與相鄰層或元件具不同蝕刻選擇性的介電材料形成。接觸蝕刻停止層1005可以包括或可以是含氮材料、含矽材料和/或含碳材料。此外，在一些示例中，接觸蝕刻停止層可以包括或可以是氮化矽（Si xN y）、碳氮化矽（SiCN）、氮化碳（CN）、氮氧化矽（SiON）、碳氧化矽（SiCO）或其組合。接觸蝕刻停止層1005可以使用沉積製程進行沉積，例如ALD、CVD或其他沉積技術。
如第10B圖的側視圖所示，執行替換閘極操作（例如，通過一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112）以從半導體裝置200中移除虛擬閘極結構605（例如，包括閘極電極層610）。移除虛擬閘極結構605會使虛擬側壁間隙物層620之間和源極/汲極區域225上具開口1010（或凹槽）。虛擬閘極結構605可通過一個或多個蝕刻操作移除。這種蝕刻操作可以包括電漿蝕刻技術、濕化學蝕刻技術和/或其他類型的蝕刻技術。
替換閘極操作還可以包括奈米結構釋放操作，以移除第一層310。因此在第二層315（例如，奈米結構通道220形成的層）之間具有開口1015。奈米結構釋放操作可以包括通過執行蝕刻操作來移除第一層310的蝕刻工具108，且蝕刻工具108是基於第一層310材料與第二層315材料之間的蝕刻選擇性差異以及第一層310材料與虛擬橫向間隙物820材料之間的蝕刻選擇性差異。
在實施方式中，移除虛擬閘極結構605和移除第一層（例如，奈米結構釋放操作）是同時進行的（例如，在一些示例中，基於閘極電極層610和第一層310的材料相似性）。在一些實施方式中，移除虛擬閘極結構605和移除第一層（例如，奈米結構釋放操作）是分開執行的（例如，在一些示例中，基於閘極電極層610和第一層310的材料差異性）。
如第10C圖的側視圖所示，替換閘極操作繼續進行，其中沉積工具102和/或電鍍工具112形成閘極結構240（例如，替換閘極結構）。閘極結構240包括填充在奈米結構通道220周圍區域的下部240b（例如，填充在第二層315之間的開口1015，如第10B圖所示）。下部240b完全地環繞在奈米結構通道220周圍並圍繞奈米結構通道220。閘極結構240還包括填充在虛擬側壁間隙物層620之間的區域的上部240a（例如，填充虛擬側壁間隙物層620之間的開口1010，如第10B圖所示）。
閘極結構240可以包括金屬閘極結構。閘極結構240可以包括附加層，例如在一些示例中的介面層、高k值介電襯層、功函數調整層和/或金屬電極結構。
如上所述，如第10A至第10C圖所示的操作和裝置的數量和組成作為一個或多個的示例被提供。在實施方式中，可能存在比第10A至第10C圖所示更多的操作和裝置、更少的操作和裝置、不同的操作和裝置或不同組成的操作和裝置。
第11A圖至第11D圖是本文描述的介電區域的製程的示例性的實施方式1100的示意圖。如第11A圖至第11D圖所示，示例性的實施方式1100包括根據第2A圖剖面B-B的視圖形成上介電區域255a和下介電區域255b。在一些實施方式中，示例性的實施方式1100所描述的相關操作是在第3A圖至第10C圖所描述的相關操作之後執行。此外，在一些附圖中，可以省略與第3A圖至第10C圖相關的一些參考編號和特徵，以避免遮擋其他元件或特徵，因此便於描繪這些附圖。
如第11A圖的側視圖所示，在介電質層245上形成頭盔結構（Helmet Structure）1105。例如，在一些示例中，沉積工具102、曝光工具104、顯影工具106和/或蝕刻工具108可作為一系列操作來執行，以形成頭盔結構1105。在一些示例中，頭盔結構1105可以包括氮化矽（例如，SiN）材料。頭盔結構1105可以在與第11B圖和第11C圖相關的一個或多個附加操作期間保護介電層245。
第11B圖（例如，半導體裝置200的剖面B-B）的側面視角1110示出用於描述半導體裝置200中介電區域（例如，上介電區域255a和下介電區域255b）的形成的附加剖面。
關於第2A圖所示的x-y-z座標體系，剖面C-C對應於半導體裝置200中的第二x-z平面（例如，除了半導體裝置200的剖面A-A之外）。如側面視角1110所示，剖面C-C穿過虛擬側壁間隙物層620和虛擬橫向間隙物820。
包括剖面C-C的第11B圖的側面視角1115示出第二層315之間的虛擬側壁間隙物層620和虛擬橫向間隙物820。在半導體裝置200中的介電區域形成期間，部分虛擬側壁間隙物層620和部分虛擬橫向間隙物820被移除，如第11B圖的側面視角1115所示。
關於第2A圖的x-y-z座標體系，剖面D-D對應於半導體裝置200中的第一x-y平面。如側面視角1110所示，剖面D-D穿過虛擬側壁間隙物層620、穿過金屬閘極結構的下部240b，以及穿過介電層245。
包括剖面D-D的第11B圖的俯視角1120示出虛擬側壁間隙物層620、介電層245和金屬閘極結構的下部240b。在半導體裝置200中形成介電區域的期間，部分虛擬側壁間隙物層620被移除，如第11B圖的俯視角1120所示。
關於第2A圖的x-y-z座標體系，剖面E-E對應於半導體裝置200中的第二x-y平面。如側面視角1110所示，剖面E-E穿過奈米結構通道220中頂部的奈米結構通道，以及穿過源極/汲極區域225。
包括剖面E-E的第11B圖的俯視角1125示出奈米結構通道220中頂部的奈米結構通道和源極/汲極區域225。在半導體裝置200中形成介電區域的期間，部分剖面E-E上的虛擬側壁間隙物層620被移除，如第11B圖的俯視角1125所示。
關於第2A圖的x-y-z座標體系，剖面F-F對應於半導體裝置200中的第三x-y平面。如側面視角1110所示，剖面F-F穿過金屬閘極結構的上部240a、穿過虛擬橫向間隙物820，以及穿過源極/汲極區域225。
包括剖面F-F的第11B圖的俯視角1130示出金屬閘極結構的上部240a、虛擬橫向間隙物820和源極/汲極區域225。在半導體裝置200中形成介電區域的期間，在剖面F-F中的部分虛擬側壁間隙物層620被移除，如第11B圖的俯視角1130所示。通過移除剖面F-F中部分的虛擬側壁間隙物層620可因此開始在半導體裝置200內形成穿隧區域1135。穿隧區域1135允許在穿隧區域1135上方分散的蝕刻劑移除虛擬橫向間隙物820。另外，或替換地，穿隧區域1135可以連接半導體裝置200的介電區域（例如，在一些示例中，穿隧區域1135可以連接上介電區域255a和下介電區域255b）。
第11C圖示出在移除如第11B圖所示的部分虛擬側壁間隙物層620和/或虛擬橫向間隙物820之後，半導體裝置200的剖面B-B。移除部分虛擬側壁間隙物層620和/或虛擬橫向間隙物820可以包括第1圖中執行一個或多個蝕刻操作以移除部分虛擬側壁間隙物層620和/或虛擬橫向間隙物820的蝕刻工具108。作為示例，一個或多個蝕刻操作可以包括使用包括氨（NH 3）氣的蝕刻劑來執行乾蝕刻操作等的蝕刻工具108。如果虛擬側壁間隙物層620和虛擬橫向間隙物820包括相同的材料，蝕刻操作可包括單個蝕刻操作（例如，虛擬側壁間隙物層和虛擬橫向間隙物同時被移除）。另外，或者替換性地，如果虛擬側壁間隙物層620和虛擬橫向間隙物820包括不同的材料，蝕刻工具108可以執行兩個或多個單獨的蝕刻操作。
如第11C圖所示，移除虛擬橫向間隙物820可在奈米結構通道220之間形成穿透到閘極結構240（例如，閘極結構的下部240b）中的橫向腔1140（例如，彎曲區域）中。此外，如第11C圖所示，移除虛擬側壁間隙物層620的一部分可在橫向腔1140上和閘極結構240（例如，上部240a）與介電層245之間形成垂直腔1145。用於一個或多個蝕刻操作的蝕刻劑可以移除虛擬側壁間隙物層620，並且可向下穿過垂直腔1145和穿隧區域1135到抵達虛擬橫向間隙物820。以這種方式，蝕刻劑可通過由移除虛擬側壁間隙物層620所形成的垂直腔1145和穿隧區域1135來移除虛擬橫向間隙物820。
在一些實施方式中，橫向腔1140對應於第8A圖的橫向腔805的大小和形狀。在一些實施方式中，橫向腔1140包括與第8A圖的橫向腔805不同的尺寸和形狀（例如，在一些示例中，虛擬橫向間隙物820的殘餘物可以保留在橫向腔1140中，或者橫向腔1140的寬度可以通過蝕刻操作來調整電容）。
在一些實施方式中，橫向腔1140（例如，對應於下介電區域255b的寬度的彎曲區域）的寬度D1可以包括在約1奈米至約12奈米的範圍內。如果寬度D1小於約1奈米，半導體裝置200的性能改進（例如，閘極至EPI的電容（C ie）的減小）微小至可忽略不計。如果寬度D1大於約12奈米，半導體裝置200中的閘極結構240（包括下部240b）與源極/汲極區域225之間可能發生結重疊（Junction Overlap），因此降低半導體裝置200的性能。但是，寬度D1的其它值和範圍也在本揭示內容的範圍內。
在一些實施方式中，垂直腔1145的寬度D2（例如，對應於上介電區域255a的寬度）可以包括在大約1奈米至大約12奈米的範圍內。如果寬度D2小於約1奈米，半導體裝置200的性能改進（例如，減少閘極到接觸的電容（C co））微小至可忽略不計。如果寬度D2大於約12奈米，半導體裝置200中的閘極結構240（包括下部240b）與源極/汲極區域225之間可能發生結重疊，因此降低半導體裝置200的性能。但是，寬度D2的其它值和範圍也在本揭示內容的範圍內。
第11D圖示出上介電區域255a和下介電區域255b的形成。間隙再填充操作為形成上介電區域255a和下介電區域255b的一部分，間隙再填充操作可以包括在頭盔結構1105上和/或部分地在垂直腔1145內形成介電層1150的沉積工具102。在一些示例中，介電層1150可以包括二氧化矽（SiO 2）材料或氮化矽（SiN）材料。
如第11D圖所示，上介電區域255a包括垂直腔1145，以及下介電區域255b包括橫向腔1140。在一些實施方式中，上介電區域255a和下介電區域255b包括相同的介電氣體（例如，在一些示例中的空氣）。在一些實施方式中，上介電區域255a和下介電區域255b各自包括不同的介電氣體（例如，第11B圖的穿隧區域1135可在形成介電層1150之前被堵住，以在上介電區域255a和下介電區域255b中提供不同類型的氣體）。
在形成上介電區域255a和/或下介電區域255b之後，半導體裝置200中閘極至鰭頂部的電容（C of）、閘極至基板內通道的電容（C if）、閘極至低摻雜汲極（LDD）重疊的電容（C ov）、閘極至接觸的電容（C co）和/或內閘極至EPI的電容（C ie）中的寄生電容可以小於約10 fF/μm的大小。這樣的大小可使半導體裝置200的性能相對於不包括上介電區域255a和/或下介電區域255b的另一半導體裝置來說得到改善。
如上所述，提供第11A圖至第11D圖作為示例。其他示例可能與第11A圖至第11D圖所描述的不同。示例性的實施方式1100可以包括附加操作、更少的操作、不同的操作和/或與第11A圖至第11D圖所描述的操作順序不同。
第12圖是本文描述的源極/汲極接觸結構的製程的示例性的實施方式1200的示意圖。如第12圖所示，示例性的實施方式1200包括從第6圖的剖面B-B的視角形成接觸結構250（例如，在一些示例中的源極/汲極接觸結構或「MD」接觸結構）。在一些實施方式中，示例性的實施方式1200所描述的相關操作在第3A圖至第11D圖所描述的相關操作之後執行。此外，在第3A圖至第11D中的一些參考編號和特徵可以省略，以避免遮擋其他元件或特徵，並便於描述這些圖。
如第12圖的側視圖所示，接觸結構250形成在介電層245中。作為示例，由沉積工具102、曝光工具104、顯影工具106和蝕刻工具108執行的一系列操作可形成接觸結構250。在一些示例中，接觸結構250可以包括例如釕（Ru）材料、鎢（W）材料或鈷（Co）材料。如第12圖所示，上介電區域255a位於金屬閘極結構的上部240a和接觸結構250之間。
另外，或選擇性地，如第12圖的側視圖所示，平坦化工具110可以對半導體裝置200的頂表面（例如，介電層245）執行CMP操作。如此，CMP操作可形成填充結構260。
如上所述，操作和裝置的數量和組成如第12圖所示提供一個或多個示例。在實施方式中，可能存在比第12圖所示更多的操作和裝置、更少的操作和裝置、不同的操作和裝置或不同組合的操作和裝置。
第13圖是本文描述的一個或多個裝置的示例性元件的示意圖。裝置1300可對應於一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112。在一些實施方式中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112可包括一個或多個裝置1300和/或裝置1300的一個或多個元件。如第13圖所示，裝置1300可以包括匯流排1310、處理器1320、記憶體1330、輸入元件1340、輸出元件1350和/或通信元件1360。
匯流排1310可以包括一個或多個元件，這些元件使裝置1300的元件之間能夠進行有線和/或無線的通信。匯流排1310可以將第13圖的兩個或多個元件耦合在一起，例如通過操作耦合、通信耦合、電子耦合和/或電力耦合。例如，匯流排1310可以包括電性連接（例如，導線、走線和/或引線）和/或無線的匯流排。處理器1320可以包括中央處理單元、圖像處理單元、微處理器、控制器、微控制器、數位信號處理器、現場可程式化邏輯閘陣列、特殊應用積體電路和/或其他類型的處理元件。處理器1320可以在硬體、軟體或硬體和軟體的組合中實施。在一些實施方式中，處理器1320可以包括一個或多個能夠被程式設計以執行本文其他地方描述的一個或多個操作或製程的處理器。
記憶體1330可以包括揮發和/或非揮發記憶體。例如，記憶體1330可以包括隨機存取記憶體（Random Access Memory, RAM）、唯讀記憶體（Read Only Memory, ROM）、硬碟驅動器和/或其他類型的記憶體（例如，快閃記憶體、磁性記憶體和/或光學記憶體）。記憶體1330可以包括內部記憶體（例如，RAM、ROM或硬碟驅動器）和/或可移動的記憶體（例如，通過通用序列匯流排連接而可移動）。記憶體1330可以是非暫時性的計算機可讀介質。記憶體1330可以存儲與裝置1300的操作相關的資訊、一個或多個指令和/或軟體（例如，一個或多個軟體應用程式）。在一些實施方式中，記憶體1330可以包括一個或多個記憶體，且這些記憶體耦合（例如，通信耦合）到一個或多個處理器（例如，處理器1320），例如經由匯流排1310。處理器1320和記憶體1330之間的通信耦合可以使處理器1320讀取和/或處理存儲在記憶體1330中的資訊和/或將資訊存儲在記憶體1330中。
輸入元件1340可以使裝置1300接收輸入，例如使用者輸入和/或感測輸入。例如，輸入元件1340可以包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀和/或致動器。輸出元件1350可以使裝置1300提供輸出，例如經由顯示器、揚聲器和/或發光二極體。通信元件1360可以使裝置1300通過有線連接和/或無線連接與其它裝置通信。例如，通信元件1360可以包括接收器、發射器、收發器、數據機、網路介面卡和/或天線。
裝置1300可以執行本文中描述的一個或多個操作或製程。例如，非暫時性計算機可讀介質（例如，記憶體1330）可以存儲一組指令集（例如，一個或多個指令或代碼）以供處理器1320執行。處理器1320可以執行指令集以執行本文描述的一個或多個操作或製程。在一些實施方式中，由一個或多個處理器1320執行指令集，使得一個或多個處理器1320和/或裝置1300執行本文描述的一個或多個操作或製程。在一些實施方式中，可以使用硬體電路來代替或與指令組合來執行本文描述的一個或多個操作或製程。另外，或者替換性地，處理器1320可以被配置成執行本文描述的一個或多個操作或製程。因此，本文描述的實施方式不限於硬體電路和軟體的任何特定組合。
如第13圖所示的元件數量和排列作為示例被提供。裝置1300可以包括附加元件、較少的元件、不同的元件或比第13圖所示的不同的元件排列。另外地，或替換地，裝置1300中的元件（例如，一個或多個元件）可以執行由裝置1300中的另一元件所執行的一個或多個功能。
第14圖是與形成本文描述的半導體裝置200相關的示例性的製程1400的流程圖。在一些實施方式中，第14圖的一個或多個製程方框由半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112中的一個或多個執行。另外，或者替換性地，第14圖的一個或多個製程方框可由裝置1300的一個或多個元件來執行，例如處理器1320、記憶體1330、輸入元件1340、輸出元件1350和/或通信元件1360。
如第14圖所示，製程1400可以包括在半導體基板上以垂直於半導體基板的方向形成複數個奈米結構層（方框1410）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如沉積工具102，可以在半導體基板上沿著垂直於半導體基板205的方向形成奈米結構層（例如，疊層305）。在一些實施方式中，奈米結構層包括交替排列的犧牲層（例如，第一層310）和通道層（例如，第二層315）。
如第14圖所示，製程1400可以包括在奈米結構層上形成虛擬閘極結構（方框1420）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如沉積工具102、曝光工具104、顯影工具106和/或蝕刻工具108，可以在奈米結構層（例如，疊層305）上形成虛擬閘極結構605，如上所述。
如第14圖進一步所示，製程1400可以包括在複數個犧牲層中形成複數個第一橫向腔，這些第一橫向腔橫向地穿透到那些犧牲層中相應的犧牲層中（方框1430）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如蝕刻工具108，可以在犧牲層（例如，第一層310）中的每一個中形成第一橫向腔（例如，橫向腔805），其中第一橫向腔橫向地穿透到這些犧牲層中的相應的犧牲層中，如上所述。
如第14圖進一步所示，製程1400可以包括形成包括第一部分和第二部分的虛擬內間隙物層（方框1440）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如沉積工具102，可以形成包括第一部分和第二部分的虛擬內間隙物層810，如上所述。在一些實施方式中，虛擬內間隙物層的第一部分填充第一橫向腔（例如，橫向腔805）。
如第14圖進一步所示，製程1400可以包括移除虛擬內間隙物層的第二部分（方框1450）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如蝕刻工具108，可以移除虛擬內間隙物層810的第二部分，如上所述。在一些實施方式中，填充第一橫向腔的第一部分（例如，橫向腔805）保留在第一橫向腔中。在一些實施方式中，填充第一橫向腔的第一部分對應於那些第一橫向腔的虛擬橫向間隙物820。
如第14圖進一步所示，製程1400可以包括移除虛擬閘極結構（方框1460）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如蝕刻工具108，可以移除虛擬閘極結構605，如上所述。
如第14圖進一步所示，製程1400可以包括移除犧牲層（方框1470）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如蝕刻工具108，可以移除犧牲層（例如，第一層310），如上所述。
如第14圖進一步所示，製程1400可以包括形成金屬閘極結構（方框1480）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如沉積工具102，可以形成閘極結構240，如上所述。在一些實施方式中，形成閘極結構240包括形成環繞由通道層（例如，第二層315）所形成的奈米結構通道220的部分（例如，下部240b）。
如第14圖進一步所示，製程1400可以包括移除虛擬橫向間隙物以形成介電區域，介電區域包括位於環繞奈米結構通道的金屬閘極結構的部分與源極/汲極區域之間的第二橫向腔（方框1490）。例如，在一些示例中，一個或多個半導體製程工具102、半導體製程工具104、半導體製程工具106、半導體製程工具108、半導體製程工具110及半導體製程工具112，例如蝕刻工具108，可以移除虛擬橫向間隙物820以形成介電區域（例如，下介電區域255b），介電區域包括第二橫向腔（例如，橫向腔1140），第二橫向腔位於環繞奈米結構通道220的金屬閘極結構的部分（例如，下部240b）與源極/汲極區域225之間，如上所述。
製程1400可以包括附加的實施方式，例如下面描述的任意單個實施方式或實施方式的任意組合和/或與本文其他地方描述的一個或多個其它製程相關聯。
在第一實施方式中，製程1400包括在形成閘極結構240之後和在移除虛擬橫向間隙物820之前於位於源極/汲極區域225上的介電層245上形成頭盔結構1105。
在第二實施方式中，單獨地或與第一實施方式組合，形成虛擬內間隙物層810包括使用第一沉積操作來沉積第一層的第一虛擬填充材料，第一層的第一虛擬填充材料對應於填充第一橫向腔（例如，橫向腔805）的第一部分，以及使用第二沉積操作來沉積第二層的第二虛擬填充材料，第二層的第二虛擬填充材料對應於與虛擬閘極結構605相鄰的第二部分，其中第二虛擬填充材料不是第一虛擬填充材料。
在第三實施方式中，形成虛擬內間隙物層810包括使用單個沉積操作來沉積單個介電材料。
在第四實施方式中，使用單個沉積操作來沉積單個介電材料包括使用單個沉積操作來沉積碳氮氧化矽材料（Silicon Carbon Oxynitride Material）。
在第五實施方式中，介電區域（例如，下介電區域255b）對應於第一介電區域，金屬閘極結構的部分（例如，下部240b）對應於金屬閘極結構的第一部分，並且製程1400還包括移除虛擬側壁間隙物層720的一部分以在第二橫向腔（例如，橫向腔1140）上形成垂直腔1145，其中垂直腔位於奈米結構通道220上的金屬閘極結構的第二部分（例如，上部240a）和與金屬閘極結構的第二部分相鄰的介電層245之間。
在第六實施方式中，移除虛擬側壁間隙物層720的部分以形成位於第二橫向腔（例如，橫向腔1140）上的垂直腔1145包括使用移除虛擬側壁間隙物層720的部分的移除操作，此移除操作與移除虛擬內間隙物層810同時進行。
在第七實施方式中，移除虛擬側壁間隙物層720的部分以形成在第二橫向腔（例如，橫向腔1140）上的垂直腔1145包括使用移除虛擬側壁間隙物層720的部分的移除操作，此移除操作與移除虛擬內間隙物層810的另一移除操作是分開的。
雖然第14圖示出製程1400的示例性方框，在一些實施方式中，製程1400包括附加方框、更少的方框、不同的方框或比第14圖所示的排列不同的方框。另外地，或者替換性地，製程1400的兩個或多個方框可以並行執行。
本文描述的一些實施方式提供半導體裝置及其形成的方法。半導體裝置包括具有一個或多個介電區域的GAA電晶體，其中介電區域包括一個或多個介電氣體。介電區域可包括磊晶區域（例如，源極/汲極區域）與GAA電晶體的閘極結構的第一部分之間的第一介電區域。介電區域還可包括GAA電晶體的接觸結構與閘極結構的第二部分之間的第二介電區域。通過在GAA電晶體中包括介電區域，與GAA電晶體相關的寄生電容可以相對於不包括介電區域的另一GAA電晶體來說降低許多。
如此，包括GAA電晶體在內的半導體裝置的性能可以得到改善。通過提高半導體裝置的性能，半導體裝置可以在原位使用期間與更多的應用和/或系統相容。另外，或者替換性地，包括GAA電晶體在內的半導體裝置體積的產率可提高，以提高半導體裝置量的製造效率（例如，在一些示例中，半導體製程工具的使用、材料的消耗和/或支持計算資源的使用）。
如上文詳細的描述，本文描述的一些實施方式提供一種半導體裝置。半導體裝置包括半導體基板、複數個奈米結構通道、源極/汲極區域、閘極結構及介電區域。奈米結構通道在半導體基板上，其中奈米結構通道沿著垂直於半導體基板的方向排列。源極/汲極區域與奈米結構通道相鄰。閘極結構包括第一部分及第二部分。第一部分在奈米結構通道上。第二部分環繞奈米結構通道中的每一個。介電區域在閘極結構的第二部分與源極/汲極區域之間，其中介電區域包括介電氣體。
如上文更詳細的描述，本文描述的一些實施方式提供半導體裝置。半導體裝置包括半導體基板、複數個奈米結構通道、源極/汲極區域、閘極結構、第一介電區域及第二介電區域。奈米結構通道在半導體基板上，其中奈米結構通道沿著垂直於半導體基板的方向排列。源極/汲極區域與奈米結構通道相鄰。閘極結構包括第一部分及第二部分，其中第一部分在奈米結構通道上，以及第二部分環繞奈米結構通道中的每一個。第一介電區域在閘極結構的第一部分和與閘極結構的第一部分相鄰的接觸結構之間，其中第一介電區域包括第一介電氣體。第二介電區域在閘極結構的第二部分與源極/汲極區域之間，其中第二介電區域包括第二介電氣體。
如本文所用，「滿足閾值」可根據上下文指大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值或不等於閾值等的值。
如上文更詳細的描述，本文描述的一些實施方式提供一種方法。方法包括以下操作。在半導體基板上形成垂直於半導體基板的方向的複數個奈米結構層，其中奈米結構層包括複數個通道層及與通道層交替排列的複數個犧牲層。形成虛擬閘極結構在奈米結構層上。在犧牲層中的每一個形成複數個第一橫向腔，第一橫向腔橫向地穿透到那些犧牲層中相應的犧牲層中。形成包括第一部分及第二部分的虛擬內間隙物層，其中虛擬內間隙物層的第一部分填充第一橫向腔。移除虛擬內間隙物層的第二部分，其中填充第一橫向腔的第一部分保留在第一橫向腔中，以及填充第一橫向腔的第一部分對應於第一橫向腔的多個虛擬橫向間隙物。移除虛擬閘極結構。移除犧牲層。形成金屬閘極結構，其中形成金屬閘極結構包括形成環繞由通道層所形成的複數個奈米結構通道的一部分。移除虛擬橫向間隙物以形成介電區域，介電區域包括位於環繞奈米結構通道的金屬閘極結構的部分與源極/汲極區域之間的複數個第二橫向腔。
前面概述一些實施方式的特徵，以便所屬技術領域中通常知識者可以更好地理解本揭示內容的各個方面。所屬技術領域中通常知識者應當理解，他們可以容易地使用本揭示內容作為設計或修改其它製程和結構的基礎，以執行相同的目的和/或實現本文介紹的實施方式的相同優點。所屬技術領域中通常知識者還應當認識到，這種等價的結構並不背離本揭示內容的精神和範圍，並且它們可以在不脫離本揭示內容的精神和範圍的情況下進行本文的各種更改、替換和改變。
100:環境 102:工具 104:工具 106:工具 108:工具 110:工具 112:工具 114:工具 200:半導體裝置 205:半導體基板 210:平臺區域 215:淺溝槽隔離區域 220:奈米結構通道 225:源極/汲極區域 230:緩衝區域 235:覆蓋層 240:閘極結構 240a:上部 240b:下部 245:介電層 250:接觸結構 255a:上介電區域 255b:下介電區域 260:填充結構 300:實施方式 305:疊層 310:第一層 315:第二層 320:硬遮罩層 325:覆蓋層 330:氧化層 335:氮化物層 340:部分 345:鰭結構 345a:鰭結構的第一子集合 345b:鰭結構的第二子集合 400:實施方式 405:襯層 410:介電層 500:實施方式 600:實施方式 605:虛擬閘極結構 610:閘極電極層 615:硬遮罩層 620:虛擬側壁間隙物層 700:實施方式 705:源極/汲極凹槽 720:虛擬側壁間隙物層 800:實施方式 805:橫向腔 810:虛擬內間隙物層 820:虛擬橫向間隙物 900:實施方式 1000:實施方式 1005:接觸蝕刻停止層 1010:開口 1015:開口 1100:實施方式 1105:頭盔結構 1110:側面視角 1115:側面視角 1120:俯視角 1125:俯視角 1130:俯視角 1135:穿隧區域 1140:橫向腔 1145:垂直腔 1150:介電層 1200:實施方式 1300:裝置 1310:匯流排 1320:處理器 1330:記憶體 1340:輸入元件 1350:輸出元件 1360:通信元件 1400:製程 1410:方框 1420:方框 1430:方框 1440:方框 1450:方框 1460:方框 1470:方框 1480:方框 1490:方框 A-A:剖面 B-B:剖面 C-C:剖面 D-D:剖面 D1:寬度 D2:寬度 E-E:剖面 F-F:剖面 x:方向 y:方向 z:方向
當與附圖一起閱讀時，可最佳地從以下詳細描述中理解本揭示內容的各個方面。需要注意的是，根據工業的標準做法，各種特徵沒有按比例繪製。事實上，為了使討論清晰，可以任意增加或減小各種特徵的尺寸。 第1圖是可以實施本文描述的系統和/或方法的示例性的環境的示意圖。 第2A圖和第2B圖是本文描述的示例性的半導體裝置的示意圖。 第3A圖和第3B圖是本文描述的形成鰭的製程的示例性實施方式的示意圖。 第4A圖和第4B圖是本文描述的淺溝槽隔離（Shallow Trench Isolation, STI）製程的示例性實施方式的示意圖。 第5圖是本文描述的移除層的製程的示例性實施方式的示意圖。 第6圖是本文描述的形成虛擬閘極結構的製程的示例性實施方式的示意圖。 第7圖是本文描述的形成源極/汲極凹槽的製程的示例性實施方式的示意圖。 第8A圖至第8C圖是本文描述的形成虛擬橫向間隙物的製程的示例性實施方式的示意圖。 第9圖是本文描述的形成源極/汲極區域的製程的示例性實施方式的示意圖。 第10A圖至第10C圖是本文描述的替換閘極的製程的示例性實施方式的示意圖。 第11A圖至第11D圖是本文描述的介電區域的製程的示例性實施方式的示意圖。 第12圖是本文描述的源極/汲極接觸結構的製程的示例性實施方式的示意圖。 第13圖是本文描述的一個或多個裝置的示例性的元件的示意圖。 第14圖是與本文描述的形成半導體裝置相關的示例性的製程的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:半導體裝置
205:半導體基板
210:平臺區域
215:淺溝槽隔離區域
220:奈米結構通道
225:源極/汲極區域
230:緩衝區域
235:覆蓋層
240:閘極結構
245:介電層
A-A:剖面
B-B:剖面
x:方向
y:方向
z:方向

Claims (20)

  1. 一種半導體裝置，包括： 複數個奈米結構通道在一半導體基板上， 其中該些奈米結構通道沿著垂直於該半導體基板的一方向排列； 一源極/汲極區域與該些奈米結構通道相鄰； 一閘極結構，包括： 一第一部分在該些奈米結構通道上；以及 一第二部分環繞該些奈米結構通道中的每一個；以及 一介電區域在該閘極結構的該第二部分與該源極/汲極區域之間， 其中該介電區域包括一介電氣體。
  2. 如請求項1所述的半導體裝置，其中該介電氣體包括空氣。
  3. 如請求項1所述的半導體裝置，其中該介電區域包括穿透到位於該些奈米結構通道之間的該閘極結構的該第二部分的複數個彎曲區域。
  4. 如請求項3所述的半導體裝置，其中該些彎曲區域中的每一個包括在約1奈米至約12奈米的一範圍內的一寬度。
  5. 如請求項3所述的半導體裝置，其中該介電區域對應於一第一介電區域；以及 其中該半導體裝置還包括： 包括該介電氣體的一第二介電區域， 其中該第二介電區域在該第一介電區域上，以及 其中該第二介電區域在一接觸結構與該閘極結構的該第一部分之間。
  6. 如請求項5所述的半導體裝置，其中該第二介電區域的一寬度在約1奈米至約12奈米的一範圍內。
  7. 一種半導體裝置，包括： 複數個奈米結構通道在一半導體基板上， 其中該些奈米結構通道沿著垂直於該半導體基板的一方向排列； 一源極/汲極區域與該些奈米結構通道相鄰； 一閘極結構，包括： 一第一部分在該些奈米結構通道上；以及 一第二部分環繞該些奈米結構通道中的每一個； 一第一介電區域在該閘極結構的該第一部分和與該閘極結構的該第一部分相鄰的一接觸結構之間， 其中該第一介電區域包括一第一介電氣體；以及 一第二介電區域在該閘極結構的該第二部分與該源極/汲極區域之間， 其中該第二介電區域包括一第二介電氣體。
  8. 如請求項7所述的半導體裝置，其中該第一介電氣體及該第二介電氣體包括相同的一介電氣體。
  9. 如請求項7所述的半導體裝置，其中該第一介電氣體及該第二介電氣體包括不同的一介電氣體。
  10. 如請求項7所述的半導體裝置，其中該些奈米結構通道中的一頂部奈米結構通道在該第一介電區域與該第二介電區域之間。
  11. 如請求項7所述的半導體裝置，還包括： 一填充結構在該第一介電區域及該第二介電區域上， 其中該填充結構被配置為將該第二介電氣體密封在該第二介電區域內。
  12. 如請求項7所述的半導體裝置，還包括： 一穿隧區域連接該第一介電區域及該第二介電區域。
  13. 一種方法，包括： 以垂直於一半導體基板的一方向在該半導體基板上形成複數個奈米結構層， 其中該些奈米結構層包括複數個通道層及與該些通道層交替排列的複數個犧牲層； 形成一虛擬閘極結構在該些奈米結構層上； 在該些犧牲層中的每一個中形成複數個第一橫向腔，該些第一橫向腔橫向地穿透到該些犧牲層中相應的多個犧牲層中； 形成包括一第一部分及一第二部分的一虛擬內間隙物層， 其中該虛擬內間隙物層的該第一部分填充該些第一橫向腔； 移除該虛擬內間隙物層的該第二部分， 其中填充該些第一橫向腔的該第一部分保留在該些第一橫向腔中，以及 其中填充該些第一橫向腔的該第一部分對應於該些第一橫向腔的多個虛擬橫向間隙物； 移除該虛擬閘極結構； 移除該些犧牲層； 形成一金屬閘極結構， 其中形成該金屬閘極結構包括形成環繞由該些通道層所形成的複數個奈米結構通道的一部分；以及 移除該些虛擬橫向間隙物以形成一介電區域，該介電區域包括位於環繞該些奈米結構通道的該金屬閘極結構的該部分與一源極/汲極區域之間的複數個第二橫向腔。
  14. 如請求項13所述的方法，還包括： 在形成該金屬閘極結構之後及在移除該些虛擬橫向間隙物之前，形成一頭盔結構在該源極/汲極區域上的一介電層上。
  15. 如請求項13所述的方法，其中形成該虛擬內間隙物層包括： 使用一第一沉積操作來沉積對應於填充該些第一橫向腔的該第一部分的一第一層的一第一虛擬填充材料；以及 使用一第二沉積操作來沉積對應於與該虛擬閘極結構相鄰的該第二部分的一第二層的一第二虛擬填充材料， 其中該第二虛擬填充材料不同於該第一虛擬填充材料。
  16. 如請求項13所述的方法，其中形成該虛擬內間隙物層包括： 使用單一的一沉積操作來沉積單一的一介電材料。
  17. 如請求項16所述的方法，其中使用單一的該沉積操作來沉積單一的該介電材料包括： 使用單一的該沉積操作來沉積一碳氮氧化矽材料。
  18. 如請求項13所述的方法，其中該介電區域對應於一第一介電區域，該金屬閘極結構的該部分對應於該金屬閘極結構的該第一部分，以及該方法還包括： 移除一虛擬側壁間隙物層的一部分以形成在該些第二橫向腔上的一垂直腔， 其中該垂直腔位於在該些奈米結構通道上的該金屬閘極結構的一第二部分和與該金屬閘極結構的該第二部分相鄰的一介電層之間。
  19. 如請求項18所述的方法，其中移除該虛擬側壁間隙物層的該部分以形成在該些第二橫向腔上的該垂直腔包括： 使用和移除該虛擬內間隙物層是同時進行的一移除操作來移除該虛擬側壁間隙物層的該部分。
  20. 如請求項18所述的方法，其中移除該虛擬側壁間隙物層的該部分以形成在該些第二橫向腔上的該垂直腔包括： 使用一移除操作來移除該虛擬側壁間隙物層的該部分，該移除操作與移除該虛擬內間隙物層的另一移除操作分開。
TW112122915A 2022-12-08 2023-06-19 半導體裝置及其形成的方法 TW202425220A (zh)

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