CN218333793U - 半导体结构及半导体装置 - Google Patents

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张钧凯
牛振仪
彭馨莹
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Abstract

提供半导体结构及半导体装置。所述半导体结构包括在介电层的凹入部分的侧壁上方的至少一阻障层，其中凹入部分的底表面实质上没有至少一阻障层。半导体结构还包括在至少一阻障层上方且在凹入部分的底表面上方的至少一衬层，其中至少一衬层的厚度在凹入部分的底表面处比在凹入部分的侧壁处更薄。半导体结构包括导电结构，所述导电结构包括在至少一衬层上方的铜，且实质上填充凹入部分的剩余部分。

Description

半导体结构及半导体装置
技术领域
本实用新型是关于半导体结构及半导体装置，特别是关于包括具有无底(bottom-less)阻障层(barriers)及衬层(liners)的导电结构(conductive structures)的半导体结构及半导体装置。
背景技术
诸如处理器(processor)、存储器装置(memory device)或其他类型的电子装置的一些电子装置包括使在前段(front end of line，FEOL)区域中的晶体管电连接到后段(back end of line，BEOL)区域的中段(middle end of line，MEOL)区域。BEOL区域或MEOL区域可以包括介电层及形成在介电层中的导孔插塞(via plugs)。插塞可以包括用于电性连接的一或多种金属。
实用新型内容
本实用新型实施例是关于一种半导体结构。所述半导体结构包括至少一阻障(barrier)层、至少一衬层及导电结构。至少一阻障层在介电层的凹入部分的侧壁上方。其中，凹入(recessed)部分的底表面实质上没有(substantially free of)所述至少一阻障层。至少一衬层在至少一阻障层上方，且在凹入部分的底表面上方。其中，相较于在凹入部分的侧壁处，至少一衬层的厚度在凹入部分的底表面处更薄。导电结构包括在至少一衬层上方的铜，且导电结构实质上填充凹入部分的剩余部分(remainder)。
优选地，该凹入部分的底表面包括一或多种阻挡材料。
优选地，该一或多种阻挡材料包括苯并三唑、5-癸烯或其组合。
优选地，该至少一阻障层在该侧壁处具有从7埃到15埃的范围内的厚度。
优选地，该至少一衬层在该底表面处具有从3埃到8埃的范围内的厚度，且在该侧壁处具有从5埃到18埃的范围内的厚度。
优选地，该至少一衬层包括第一钌层及第二钴层。
优选地，该半导体结构更包括一钴盖层，形成在该导电结构上方。
优选地，该至少一衬层包括钌，且该至少一阻障层包括氮化物，且配置该氮化物以防止铜从该导电结构扩散。
本实用新型实施例是关于一种半导体装置。所述半导体装置包括第一凹入部分、第二凹入部分、第一导电结构、至少一衬层、至少一阻障层及第二导电结构。第一凹入部分在第一介电层中。第二凹入部分在第二介电层中。第二介电层在第一介电层上方。第一导电结构形成在第一凹入部分中。至少一衬层具有在第二凹入部分的侧壁处的第一厚度，且具有在第二凹入部分的底表面处的第二厚度，且第二厚度不大于第一厚度的60％。至少一阻障层在至少一衬层下方(under)。第二导电结构电性连接至第一导电结构，并形成在于第二凹入部分中的至少一衬层上。其中，至少一衬层物理上地接触(physically contacts)第二导电结构。
优选地，该至少一衬层的该第二厚度与在该第二导电结构上方的该第二凹入部分的该底表面的一部分相关，且在该第二介电层上方的该第二凹入部分的该底表面的一部分处的该至少一衬层的一第三厚度大约等于该第一厚度。
附图说明
根据以下的详细说明并配合所附图式阅读，能够最好的理解本实用新型的态样。在此强调的是，根据本产业的标准作业，各种部件未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1是范例环境的图，其中可以实施本文描述的系统及/或方法。
图2A至图2D是本文描述的范例半导体结构的图。
图3A及图3B是本文描述的范例半导体结构的图。
图4A及图4B是本文描述的范例实施方式的图。
图5A至图5I是本文描述的范例实施方式的图。
图6是本文描述的图1的一或多个装置的范例组件的图。
图7是与形成本文描述的导电结构相关联的范例制程的流程图。
其中，附图标记说明如下：
100：环境
102，104，106，108，110，112，114：工具
116：晶圆/晶粒传输工具
200，260，270，280，600：装置
202：基板
204：鳍片结构
206，210，214，218，222，226：介电层
208，212，216，220：蚀刻停止层
228：外延区域
230：接触物
232：栅极
234，236：间隔物
238，240：互连
242：栅极接触物
244，246，248，250，252，254：导电结构
249，250：导孔
272：纳米片
282：纳米线
300，350，400，450：半导体结构
301：阻障层
303：第一衬层
305：第二衬层
307：钴盖层
355：层
401，403：宽度
500：实施方式
501，505：凹入部分
503：阻挡层
610：总线
620：处理器
630：存储器
640：输入组件
605：输出组件
660：通讯组件
700：制程
710，720，730，740，750，760：方框
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的实用新型标的(subject matter)中的不同部件。以下叙述组件(components)及排列方式(arrangements)的特定范例，以简化本实用新型。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本实用新型叙述了将第一部件形成于第二部件上方(over)或上(on)，即表示其可能包括前述第一部件与前述第二部件是以直接接触(in direct contact)的方式来形成的实施例，且亦可能包括了形成其他部件在介于前述第一部件与前述第二部件之间，而使前述第一部件与前述第二部件可能未直接接触的实施例。此外，本实用新型可以在各种范例中重复元件符号及/或字符。这种重复本身并不限定介于所讨论的各种实施例及/或配置之间的关系，而是为了简化与明确的目的。
再者，为了便于描述，本文可以使用诸如“之下(beneath)”、“下方(below)”、“较下(lower)”、“上方(above)”、“较上(upper)”及其类似用语的空间相关用语，来描述如图式所示的一个元件或一个部件与另一个(些)元件或另一个(些)部件之间的关系。除了图式中描绘的方向之外，空间相关用语旨在涵盖装置在使用中或在操作中的不同方向。设备可以以其他方向来定向(旋转90度或在其他方向)，且本文使用的空间相关用语可以据此相应地解释。
因为相对于诸如铝(Al)的其他导电材料，铜的低接触电阻(contact resistance)及薄膜电阻(sheet resistance)，铜通常用于后段(back end of line，BEOL)金属化(metallization)层及导孔(也称为M1、M2或M3互连(interconnects)或金属化层)，或者用于中段(middle end of line，MEOL)接触插塞(contact plugs)(也称为M0互连或金属化层)。较低的电阻率(resistivity)提供了较低的电阻/电容(resistance/capacitance，RC)时间常数(time constants)及更快传播跨越(across)电子装置的讯号。然而，铜也具有高扩散(diffusion)(或电迁移(electromigration))率(rate)，这会导致铜离子扩散到周围的介电材料中。这种扩散导致BEOL金属化层及导孔(或者，MEOL接触插塞)的电阻率增加。经增加的电阻率会降低电子装置的电性性能。此外，扩散可能导致铜离子迁移到其他BEOL层及/或前段(front end of line，FEOL)层，诸如源极或漏极互连(也称为源极/漏极导孔或VD)及/或栅极互连(也称为栅极导孔或VG)，这可能导致半导体装置失效并降低制造良率。据此，可以沉积阻障(barrier)层(诸如，氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)及/或其他类型的阻障层)以防止扩散。然而，当沉积阻障层在介于BEOL层之间或介于M1层及M0互连之间的界面处时，阻障层会增加接触电阻，这会降低电子装置的电性性能。为了防止扩散但降低由阻障层导致的接触电阻，可以使用阻挡(blocking)材料，来减少沉积阻障层在BEOL导电结构的底表面处。
然而，铜因为(with)阻障层而具有经增加的表面粗糙度(surface roughness)，这增加了BEOL导电结构的薄膜电阻。据此，可以沉积钌(ruthenium，Ru)层在阻障层上，以降低BEOL导电结构的表面粗糙度。然而，当沉积钌在介于BEOL层之间或介于M1层及M0互连之间的界面处时，钌也会增加接触电阻。为了降低表面粗糙度，同时也降低由钌层导致的接触电阻，可以使用阻挡材料来减少沉积钌层在BEOL导电结构的底表面处。
然而，使用多重阻挡制程会导致BEOL导电结构的侧壁上的杂质(impurities)增多。一般而言，除了底表面之外，沉积至少一些阻挡材料在侧壁上。这种阻挡材料会降低BEOL导电结构的电性性能。此外，阻挡材料通常沉积在侧壁的底部(bottom)，这会降低BEOL导电结构的制造良率及可靠性，因为底部处的角隅(coner)是附着力较弱的薄弱点，所以使得阻挡材料导致包括BEOL导电结构的装置的电性故障。
本文描述的一些实施方式提供了用于选择性地沉积阻挡材料在BEOL导电结构的底表面上，使得阻障层选择性地沉积在BEOL导电结构的侧壁上而不是底表面上的技术及装置。蚀刻阻挡材料，使得来自下方(underneath)导电结构的铜受到暴露。据此，沉积钌层在阻障层上，而沉积较少钌材料在经暴露的铜上。阻障层防止金属离子从BEOL导电结构扩散，且相较于侧壁，阻障层实质上不存在(substantially absent)于底表面，以降低接触电阻。此外，钌层降低了在BEOL导电结构内的表面粗糙度，且相较于侧壁，钌层在底表面处更薄，以降低接触电阻。
图1是范例环境100的图，在其中可以实现本文描述的系统及/或方法。范例环境100包括可用于形成诸如本文所述的导电结构的半导体结构与装置的半导体制程工具(processing tools)。
如图1所示，环境100可以包括多个半导体制程工具102～114及晶圆/晶粒传输(wafer/die transport)工具116。多个半导体制程工具102～114可以包括沉积(deposition)工具102、曝光(exposure)工具104、显影(developer)工具106、蚀刻(etch)工具108、平坦化(planarization)工具110、电镀(plating)工具112、离子植入(ionimplantation)工具114及/或其他半导体制程工具。范例环境100中包括的工具可以包括在半导体无尘室(clean room)、半导体铸造厂(foundry)、半导体加工(processing)及/或制造(manufacturing)设施(facility)或其他位置。
沉积工具102是半导体制程工具，所述沉积工具102包括半导体制程腔(processing chamber)及能够使各种类型的材料沉积到基板上的一或多个装置。在一些实施方式中，沉积工具102包括能够在诸如晶圆的基板上沉积光阻层的旋转涂布(spincoating)工具。在一些实施方式中，沉积工具102包括化学气相沉积(chemical vapordeposition，CVD)工具，诸如等离子体辅助CVD(plasma-enhanced CVD，PECVD)工具、高密度等离子体CVD(high-density plasma CVD，HDP-CVD)工具、次常压CVD(sub-atmosphericCVD，SACVD)工具、原子层沉积(atomic layer deposition，ALD)工具、等离子体辅助原子层沉积(plasma-enhanced atomic layer deposition，PEALD)工具或其他类型的CVD工具。在一些实施方式中，沉积工具102包括物理气相沉积(physical vapor deposition，PVD)工具，诸如溅镀(sputtering)工具或另一类型的PVD工具。在一些实施方式中，范例环境100包括多种类型的沉积工具102。
曝光工具104是半导体制程工具，所述曝光工具104能够使光阻层暴露于辐射源(radiation source)，诸如紫外光(ultraviolet light，UV)源(例如，深紫外光(deep UVlight)源、极紫外光(extreme UV，EUV)源及/或其类似光源)、x光光源(x-ray source)、电子束(electron beam，e-beam)源及/或其他类型的曝光工具。曝光工具104可以使光阻层暴露于辐射源，以使图案从光遮罩转移到光阻层。图案可以包括用于形成一或多个半导体装置的一或多个半导体装置层图案，可以包括用于形成半导体装置的一或多个结构的图案，可以包括用于蚀刻半导体装置的各个部分的图案及/或其类似图案。在一些实施方式中，曝光工具104包括扫描器(scanner)、步进器(stepper)或类似类型的曝光工具。
显影工具106是半导体制程工具，所述显影工具106能够显影已经暴露于辐射源的光阻层，以显影从曝光工具104转移到光阻层的图案。在一些实施方式中，显影工具106借由移除光阻层的未曝光部分来显影图案。在一些实施方式中，显影工具106借由移除光阻层的曝光部分来显影图案。在一些实施方式中，显影工具106借由使用化学显影剂(developer)溶解光阻层的曝光或未曝光部分来显影图案。
蚀刻工具108是半导体制程工具，所述蚀刻工具108能够蚀刻基板、晶圆或半导体装置的各种类型的材料。举例而言，蚀刻工具108可以包括湿式蚀刻工具、干式蚀刻工具及/或其他类型的蚀刻工具。在一些实施方式中，蚀刻工具108包括填充有蚀刻剂(etchant)的腔室(chamber)，且放置基板在腔室中持续特定时段，以移除基板的一或多个部分的特定量。在一些实施方式中，蚀刻工具108使用等离子体蚀刻或等离子体辅助蚀刻，来蚀刻基板的一或多个部分，其可涉及使用电离(ionized)气体来等向性地(isotropically)或定向地(directionally)蚀刻一或多个部分。
平坦化工具110是半导体制程工具，所述平坦化工具110能够研磨(polishing)或平坦化晶圆或半导体装置的各个层。举例而言，平坦化工具110可以包括化学机械平坦化(chemical mechanical planarization，CMP)工具及/或研磨或平坦化经沉积或经电镀的材料的层或表面的另一类型的平坦化工具。平坦化工具110可以使用化学力及机械力的组合(例如，化学蚀刻及无砥粒研磨(free abrasive polishing))，来研磨或平坦化半导体装置的表面。平坦化工具110可以结合研磨垫(polishing pad)及维持环(retaining ring)(例如，通常具有比半导体装置更大的直径)，来使用研磨及腐蚀性化学浆料。研磨垫及半导体装置可以由动态研磨头(dynamic polishing head)压在一起，并借由维持环来保持在适当位置。动态研磨头可以以不同的旋转轴旋转，以移除材料甚至平整(even out)半导体装置的任何不规则形貌(topography)，使半导体装置平坦(flat)或为平面(planar)。
电镀工具112是半导体制程工具，所述电镀工具112能够以一或多种金属电镀基板(例如，晶圆、半导体装置及/或其类似物)或基板的一部分。举例而言，电镀工具112可以包括电镀铜(copper electroplating)装置、电镀铝(aluminumelectroplating)装置、电镀镍(nickel electroplating)装置、电镀锡(tin electroplating)装置、复合材料(compoundmaterial)或合金(alloy)(例如，锡-银(tin-silver)、锡-铅(tin-lead)及/或其类似物))电镀装置及/或用于一或多种其他类型的导电材料、金属及/或类似类型的材料的电镀装置。
离子植入工具114是能够使离子植入基板的半导体制程工具。离子植入工具114可以在电弧腔(arc chamber)中，从诸如气体或固体的来源材料(source material)产生离子。可提供来源材料至电弧腔中，且在介于阴极(cathode)与电极之间释放电弧电压(arcvoltage)以产生包含来源材料的离子的等离子体。可使用一个或多个萃取电极(extraction electrodes)，以从电弧腔中的等离子体萃取离子并加速离子来形成离子束。可以引导离子束到基板，以植入离子到基板的表面下方。
晶圆/晶粒传输工具116包括移动式机器人(mobile robot)、机器手臂(robotarm)、电车(tram)或轨道车(rail car)、高架悬吊式运输(overhead hoist transfer，OHT)车(vehicle)、自动化材料搬运系统(automated material handling system，AMHS)及/或用于在介于半导体制程工具102～114之间传输晶圆(wafer)及/或晶粒(die)及/或传输晶圆及/或晶粒往返于(to and from)其他位置的其他工具，其中所述其他位置诸如晶圆架(wafer rack)、储藏室(storage room)及/或其他位置。在一些实施方式中，晶圆/晶粒传输工具116是编程(programmed)工具，以行进(travel)特定路径及/或可半自动地(semi-autonomously)或自动地(autonomously)操作。
图1中所示的工具的数量及布置提供为一或多个范例。实际上，与图1所示的装置相比，可能存在更多的工具、更少的工具、不同的工具或不同排列的工具。此外，图1中所示的两个或更多个工具可以在单一工具中实施，或者图1中所示的单一工具可以实现为多个分布式(distributed)工具。另外地或可替代地(alternatively)，环境100的一组工具(例如，一或多个工具)可以执行被描述为由环境100的另一组工具执行的一或多个功能。
图2A是本文描述的范例装置200的一部分的图。装置200包括存储器装置、逻辑装置、处理器、输入/输出装置或包括一或多个晶体管的其他类型的半导体装置的范例。
装置200包括一或多个堆叠层，所述一或多个堆叠层包括介电层206、蚀刻停止层(etch stop layer，ESL)208、介电层210、ESL 212、介电层214、ESL 216、介电层218、ESL220、介电层222及介电层226等(among other examples)。包括介电层206、210、214、218、222及226以电性隔离装置200的各种结构。介电层206、210、214、218、222及226包括氮化硅(silicon nitride，SiNx)、氧化物(例如，氧化硅(silicon oxide，SiOx)及/或其他氧化物材料)及/或其他类型的介电材料。ESL 208、212、216及220包括材料层，且配置所述材料层以允许选择性地蚀刻装置200的各个部分(或其中包括的层)，或防止蚀刻装置200的各个部分(或其中包括的层)，以形成包括在装置200中的一或多个结构。
如图2A进一步所示，装置200包括多个外延(epitaxial，epi)区域228，且生长及/或以其他方式形成所述多个外延区域228在基板202的鳍片结构204的一部分上及/或周围(around)。借由外延生长形成外延区域228。在一些实施方式中，形成外延区域228在鳍片结构204中的凹入部分(recessed portions)中。可以借由鳍片结构204的应变源极漏极(strained source drain，SSD)蚀刻及/或其他类型的蚀刻操作，来形成凹入部分。外延区域228用作包括在装置200中的晶体管的源极或漏极区域。
外延区域228电性连接到包括在装置200中的晶体管的金属源极或漏极接触物230。金属源极或漏极接触物(metal source or draincontacts，MD)230包括钴(cobalt，Co)、钌(ruthenium，Ru)、钨(tungsten，W)及/或其他导电或金属材料。晶体管进一步包括栅极232(MG)，所述栅极232由多晶硅(polysilicon)材料、金属(例如，钨(W)或其他金属)及/或其他类型的导电材料形成。在一些实施方式中，栅极232可包括多层材料，诸如多层金属或包括至少一多晶硅层及至少一金属层的多层等(among other examples)。借由一或多个侧壁间隔物电性隔离金属源极或漏极接触物230及栅极232，所述一或多个侧壁间隔物包括在金属源极或漏极接触物230的各侧上的间隔物234及在栅极232的各侧上的间隔物236。间隔物234及236包括氧化硅(SiOx)、氮化硅(silicon nitride，SixNy)、碳氧化硅(siliconoxy carbide，SiOC)、碳氮氧化硅(silicon oxycarbonitride，SiOCN)及/或其他合适的材料。在一些实施方式中，从源极或漏极接触物230的侧壁省略间隔物234。
如图2A进一步所示，金属源极或漏极接触物230及栅极232电性连接到一或多种类型的互连。电性连接互连与装置200的晶体管及/或互连电性连接晶体管至装置200的其他区域及/或组件。在一些实施方式中，互连电性连接晶体管至装置200的后段(BEOL)区域。
金属源极或漏极接触物230电性连接到源极或漏极互连238(例如，源极或漏极导孔或VD)。一或多个栅极232电性连接到栅极互连240(例如，栅极导孔或VG)。互连238及240包括导电材料，诸如钨、钴、钌、铜及/或其他类型的导电材料。在一些实施方式中，借由栅极接触物242(CB或MP)，栅极232电性连接到栅极互连240，以降低介于栅极232及栅极互连240之间的接触电阻。栅极接触物242包括钨(W)、钴(Co)、钌(Ru)、钛(titanium，Ti)、铝(aluminum，Al)、铜(copper，Cu)或金(gold，Au)以及导电材料的其他范例。
如图2A进一步所示，互连238及240电性连接到多个MEOL及BEOL层，且每一个包括一或多个金属化层及/或导孔。作为范例，互连238及240可以电性连接到包括导电结构244及246的M0金属化层。M0金属化层电性连接到包括导孔249及250的V0导孔层。V0导孔层电性连接到包括导电结构252及254的M1金属化层。在一些实施方式中，装置200的BEOL层包括使装置200连接到封装的额外金属化层及/或导孔。
图2B是本文描述的范例装置260的一部分的图。装置260包括存储器装置、逻辑装置、处理器、输入/输出装置或包括一或多个晶体管的其他类型的半导体装置的范例。
装置260类似于(similar)装置200。在范例装置260中，生长外延区域228在鳍片结构204上方。另外，如上所述，互连238作为VD(在其他实施方式中，互连238作为对于形成在鳍片结构204上方的栅极的VG)，且导电结构244作为M0金属化层。在一些实施方式中，导电结构244是单镶嵌(single damascene)互连。此外，导电结构248用作Mx金属化层(其中，x代表正整数(positive integer))。在一些实施方式中，如图2B所示及本文所述，导电结构248是双镶嵌(dual damascene)互连。
图2C是本文描述的范例装置270的一部分的图。装置270包括存储器装置、逻辑装置、处理器、输入/输出装置或包括一或多个晶体管的其他类型的半导体装置的范例。装置270类似于装置260。在范例装置270中，外延区域228围绕纳米片(nano-sheets)272生长，而不是生长在鳍片上方。
图2D是本文描述的范例装置280的一部分的图。装置280包括存储器装置、逻辑装置、处理器、输入/输出装置或包括一或多个晶体管的其他类型的半导体装置的范例。装置280类似于装置260。在范例装置280中，外延区域228围绕纳米线(nano-wires)282生长，而不是生长在鳍片上方。
如上所述，提供图2A至图2D作为范例。其他范例可能与关于图2A至图2D所描述的不同。
图3A是本文描述的范例半导体结构300的图。半导体结构300包括导电结构248，所述导电结构248由阻障层301、第一衬层(liner layer)303及第二衬层305形成(fomedwith)在导电结构244上。虽然描述了使用导电结构244上方的导电结构248，且所述导电结构244上方的导电结构248连接至在源极/漏极(外延区域228)上方的源极/漏极接触物230，此描述类似地适用于在导电结构246上方的导电结构250，且所述在导电结构246上方的导电结构250连接到在栅极232上方的栅极接触物242。额外地或可替代地，描述类似地适用除了导电结构248及/或导电结构250之外的在BEOL中的更高层的(higher-layer)金属化层(或当互连包括铜时，在MEOL中的互连)。
如图3A所示，可以形成导电结构248在ESL 220上方的介电层222中。举例而言，介电层222可以包括碳氧化硅(silicon oxycarbide，SiOC)。ESL 220可以包括氧化铝(aluminum oxide，Al2O3)、氮化铝(aluminum nitride，AlN)、氮化硅(silicon nitride，SiN)、氮氧化硅(silicon oxynitride，SiOxNy)、氮氧化铝(aluminum oxynitride，AlON)及/或氧化硅(silicon oxide，SiOx)。在一些实施方式中，ESL 220包括堆叠在一起以用作蚀刻停止层的多个ESL层。导电结构248电性连接到形成在ESL 216上方的介电层218中的导电结构244。举例而言，介电层218可以包括碳氧化硅(SiOC)。ESL 216可以包括氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、氮氧化硅(SiOxNy)、氮氧化铝(AlON)及/或氧化硅(SiOx)。
在一些实施方式中，形成导电结构248在凹入部分(例如，结合图5A至图5I所描述的凹入部分501)中。可以形成凹入部分的侧壁为从大约(approximately)84度到大约90度的角度。选择至少(at least)84度的角度允许导电结构248保持相对窄并且更快地传导电流。选择不超过(no more than)90度的角度允许形成材料在凹入部分的侧壁上。
在一些实施方式中，如图3A所示，导电结构248具有双镶嵌轮廓，使得底表面包括至少第一部分，且所述第一部分在介电层222中相对于第二部分较低。作为替代实施例，且如结合图4A所述，导电结构248具有单镶嵌轮廓。
阻障层301可以包括钽(tantalum，Ta)、氮化钽(tantalum nitride，TaN)、五氧化二钽(tantalum pentoxide，Ta2O5)、钛-钽合金氮化物(titanium-tantalum alloynitride，TaTiN)及/或氮化钛(titaniumnitride，TiN)等(among other examples)。阻障层301有助于防止铜原子从导电结构248扩散到其他层。阻障层301可以具有从大约7埃
Figure BDA0003773430020000121
到大约15埃的范围内的厚度。借由选择至少
Figure BDA0003773430020000122
的厚度，阻障层301足够厚以防止铜从导电结构248扩散。借由选择不超过
Figure BDA0003773430020000123
的厚度，阻障层301足够薄，使得介于导电结构248及导电结构244之间的接触电阻没有显著增加。选择不超过
Figure BDA0003773430020000124
的厚度还缩短了沉积阻障层301所消耗的时间、功率及化学品的量。
如结合图5A至图5I所述，可以使用衬层阻挡(liner block)制程形成阻障层301。据此，相较于凹入部分的侧壁，阻障层301可以实质上不存在于凹入部分(例如，凹入部分501)的底表面。如本文所用，当超过(over)50％的表面被特征化(characterized)(例如，借由(via)穿透式电子显微镜(transmission electron microscopy，TEM)、能量色散X光分析(energy dispersive x-ray analysis，EDX)及/或其他类似技术)为没有测出一物质的量(non detectable amount of the substance)，所述表面“实质上不存在(substantiallyabsent)”所述物质。因为阻障层301实质上不存在于底表面，所以介于导电结构248与导电结构244之间的接触电阻不会显著增加。举例而言，阻障层301可以在底表面处具有小于
Figure BDA0003773430020000125
的厚度。
在一些实施方式中，阻障层301与第一衬层303相邻(adjacent)。第一衬层303可以包括钌材料，以在形成导电结构248时改善铜流(copper flow)。阻障层301的厚度与第一衬层303的厚度的比值(ratio)可以在从大约0.4到大约3.0的范围内。选择至少0.4的比值确保阻障层301足够薄，使得介于导电结构248及导电结构244之间的接触电阻不会显著增加及/或第一衬层303足够厚，以改善铜流。选择不大于3.0的比值确保阻障层301足够厚以防止铜从导电结构248扩散及/或第一衬层303足够薄，使得介于导电结构248及导电结构244之间的接触电阻不会显著增加。举例而言，第一衬层303可以具有从大约
Figure BDA0003773430020000131
到大约
Figure BDA0003773430020000132
的厚度。
如结合图5A至图5I所述，相较于阻障层301，第一衬层303可以与铜(例如，导电结构244的暴露部分)上方的较慢的成核速率(nucleation rate)相关。举例而言，相较于Cu，第一衬层303可以在TaN上以快三倍(three times faster)的速率生长。据此，相较于凹入部分的侧壁，第一衬层303在凹入部分(例如，凹入部分501)的底表面处可以更薄。在一些实施方式中，第一衬层303在底表面上的厚度与第一衬层303在侧壁处的厚度的比值可以在从大约0.4到大约0.6的范围内(使得第一衬层303在底表面上方的厚度不超过第一衬层303在侧壁处的厚度的60％)。选择至少0.4的比值确保第一衬层303在底表面处足够厚，以改善铜流至凹入部分。选择不大于0.6的比值确保第一衬层303在底表面处足够薄，使得介于导电结构248及导电结构244之间的接触电阻不会显著增加。举例而言，相较于第一衬层303在侧壁处具有从大约
Figure BDA0003773430020000133
到大约
Figure BDA0003773430020000134
的厚度，第一衬层303在底表面处可以具有从大约
Figure BDA0003773430020000135
到大约
Figure BDA0003773430020000136
的厚度。
此外，在一些实施方式中且如图3A所示，第一衬层303与第二衬层305相邻。第二衬层305可以包括钴材料，以助于导电结构248的薄膜电阻，且钌材料有助于防止钴原子扩散到其他层。第二衬层305的厚度与第一衬层303的厚度的比值可以在从大约0.25到大约3.0的范围内。选择至少0.25的比值确保第二衬层305足够薄，使得介于导电结构248及导电结构244之间的接触电阻不会显著增加及/或第一衬层303足够厚，以改善铜流。选择不大于3.0的比值确保第二衬层305足够厚，从而改善导电结构248的薄膜电阻及/或第一衬层303足够薄，使得介于导电结构248及导电结构244之间的接触电阻不会显著增加。举例而言，第二衬层305在凹入部分的底表面及/或侧壁上可以具有从大约
Figure BDA0003773430020000137
到大约
Figure BDA0003773430020000138
的厚度。
额外地或可替代地，且如图3A中进一步所示，导电结构248包括钴盖层(cobaltcap)307。钴盖层307可以具有包括在从大约
Figure BDA0003773430020000139
到大约
Figure BDA00037734300200001310
的范围内的深度。借由选择至少
Figure BDA00037734300200001311
的深度，在相应ESL的外延生长期间中，借由相应的ESL(例如，ESL 212、ESL216、ESL 220或其他ESL)保护钴以免过度生长(overgrowth)。相应的ESL防止外延过度生长降低了钴盖层307处的接触电阻。借由选择不超过
Figure BDA0003773430020000141
的深度，钴不会显著增加接触电阻。选择不超过
Figure BDA0003773430020000142
的深度还可以缩短沉积钴所消耗的时间、功率及化学品的量。
图3B是本文描述的范例半导体结构350的图。半导体结构350类似于图3A的半导体结构300。然而，半导体结构350包括代替(in lieu of)第二衬层305的扩散钴原子(diffused cobalt atoms)的层355。举例而言，钴原子可以从钴盖层307扩散并围绕导电结构248的铜。结果，相较于半导体结构300，半导体结构350制造更快并且在制造期间中使用更少的原料。
如上所述，提供图3A及图3B作为范例。其他范例可能与关于图3A及图3B所描述的不同。
图4A显示出了本文描述的范例半导体结构400。半导体结构400在结构上类似于结合图3A描述的半导体结构300，并且尺寸定为(dimensioned)电路元件(circuit element)。图4A显示出了具有借由宽度401表示的临界尺寸的导电结构248。在导电结构248的底表面处的宽度401可以在从大约10纳米(nanometers，nm)到大约22nm的范围内。
在一些实施方式中，其中形成导电结构248的凹入部分(例如，结合图5A至图5I描述的凹入部分501)可以具有大约等于介电层222的厚度的深度。所述深度与ESL 220的厚度的比值可以在从大约2到大约4的范围内。选择至少为2的比值确保凹入部分的体积足够受到导电结构248的铜占据，以降低导电结构248的电阻率及/或ESL 220不会太厚而避免(nottoo thick to prevent)导电结构248穿过(through)ESL 220形成。选择不超过4的比值节省了用于形成导电结构248的铜的体积及/或确保ESL 220不会太薄而阻止(not too thinto stop)不希望的蚀刻穿过(through)ESL 220并进入介电层218。举例而言，深度可以在从大约
Figure BDA0003773430020000143
到大约
Figure BDA0003773430020000144
的范围内，且ESL 220的厚度可以在从大约
Figure BDA0003773430020000145
到大约
Figure BDA0003773430020000146
的范围内。
图4B显示出了本文描述的范例半导体结构450。半导体结构450在结构上类似于结合图3A描述的半导体结构300，并且尺寸定为密封环(seal ring)。图4B示出了具有借由宽度403表示的临界尺寸的导电结构248。在导电结构248的底表面处的宽度403可以在从大约100nm到大约180nm的范围内。
因为选择性地沉积阻挡层在金属表面(例如，导电结构244的暴露表面)上，所以阻障层301及第一衬层303存在于导电结构248的底部部分处，所述底部部分不在介于导电结构248及导电结构244之间的界面处。此外，类似于图5A至图5I所述，相较于阻障层301，第一衬层303可以与铜(例如，导电结构244的暴露部分)上方的较慢的成核速率(nucleationrate)相关。因此，在介电层218上方的阻障层301的厚度大于(如果有的话)导电结构244上方的阻障层301的厚度，且在介电层218上方的第一衬层303的厚度大于在导电结构244上方的第一衬层303的厚度。在一些实施方式中，在介电层218上方的阻障层301的厚度与在导电结构248的侧壁处的阻障层301的厚度大约相同。类似地，在一些实施方式中，在介电层218上方的第一衬层303的厚度与在导电结构248的侧壁处的第一衬层303厚度大约相同。
举例而言，相较于在Cu上的生长速率，第一衬层303可以在TaN上以快三倍(threetimes faster)的速率生长。又在例如Co的情况，钌材料的第一衬层303在TaN上的生长速率也可以快于在Co上的生长速率。故在图4B的导电结构244的顶部为Cu或Co、或是包括Cu或Co时，在阻障层301上方的第一衬层303的厚度大于在导电结构244上方的第一衬层303的厚度。此外，在图4B的导电结构244的顶部为Cu时，阻障层301、第一衬层303与第二衬层305各自的厚度值及彼此在厚度上的相对关系，可以与上述图3A、图3B所述的阻障层301、第一衬层303与第二衬层305的情况相同或相似。
如上所述，提供图4A及图4B作为范例。其他范例可能与关于图4A及图4B所描述的不同。
图5A至图5H是本文描述的范例实施方式500的图。范例实施方式500可以是用于形成导电结构248在导电结构244上方，且所述导电结构248具有阻障层301、第一衬层303(下文称为钌层303)及第二衬层305(下文称为钴层305)的范例制程。阻障层301实质上不存在于介于导电结构248及导电结构244之间的界面，以降低接触电阻，从而提高包括导电结构248的电子装置的电性性能。此外，在介于导电结构248及导电结构244之间的界面处形成更薄的钌层303，以降低接触电阻，这进而提高包括导电结构248的电子装置的电性性能。
如图5A所示，可以结合MEOL执行用于形成导电结构248的范例制程。在一些实施方式中，MEOL包括形成在ESL 216上方的介电层218中的导电结构244。虽然描述了关于形成导电结构244上方的导电结构248，且所述导电结构244上方的导电结构248连接至在源极/漏极(外延区域228)上方的源极/漏极接触物230，此描述类似地适用于形成在导电结构246上方的导电结构250，且所述在导电结构246上方的导电结构250连接到在栅极232上方的栅极接触物242。额外地或可替代地，此描述类似地适用除了导电结构248及/或导电结构250之外的在BEOL中的更高层的金属化层。
可以形成ESL 220在介电层218及导电结构244上方。沉积工具102可以使用CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积ESL220。在沉积ESL 220之后，平坦化工具110可以使ESL 220平坦化。
可以形成介电层222在ESL 220上方。举例而言，沉积工具102可以使用CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积介电层222。在沉积介电层222之后，平坦化工具110可以使介电层222平坦化。
在一些实施方式中，对于双镶嵌轮廓，可以形成额外的ESL在介电层222上方，并且可以以与上面关于ESL 220及介电层222所描述的方式类似的方式形成额外的介电层在额外的ESL上方。
如图5A进一步所示，可以蚀刻介电层222，以形成开口(导致产生凹入部分501)，使得至少部分地暴露导电结构244。举例而言，沉积工具102可以形成光阻层在介电层222上(或在形成于介电层222上的ESL上)，曝光工具104可以使光阻层暴露于辐射源，以使光阻层图案化，显影工具106可以显影且移除光阻层的一部分，以暴露图案，并且蚀刻工具108可以蚀刻介电层222的一部分，以形成凹入部分501。在一些实施方式中，在蚀刻工具108蚀刻凹入部分501之后，光阻移除工具移除光阻层的剩余部分(例如，使用化学剥离剂(chemicalstripper)、等离子体灰化(plasma asher)及/或其他技术)。对于如图5A所示的双镶嵌轮廓，可以使用至少两个单独的蚀刻步骤形成凹入部分501。
如图5B所示，可以形成阻挡层503在凹入部分501的底表面上。沉积工具102可以使用CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积阻挡层503。在一些实施方式中，阻挡层503包括苯并三唑(benzotriazole)、5-癸烯(5-Decyne)及/或包括与铜结合(bond)的一部分及排斥(repels)阻障材料(barrier material)的另一部分的其他材料。可以选择性地沉积阻挡层503在导电结构244的暴露部分上而不是沉积在介电层222上，因为包括阻挡层503(及/或用于沉积阻挡层503的一或多种前驱物材料)的一或多种化学品与铜键结(bind)，且不与介电层222键结。
如图5C所示，可以形成阻障层301在凹入部分501的侧壁上。沉积工具102可以使用CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积阻障层301。如上所述，阻挡层503排斥阻障层301，使得阻障层301沉积(例如，借由外延生长)在侧壁上而不是底表面上。在一些实施方式中，如图5C所示，也沉积阻障层301在介电层222的顶表面上。
如图5D所示，可以蚀刻阻挡层503。在一些实施方式中，蚀刻工具108使用诸如氢(hydrogen，H2)或氨(ammonia，NH3)等离子体的等离子体来执行干式蚀刻。等离子体可以与阻挡层503而不是与阻障层301发生化学交互作用(chemically interact)。因此，蚀刻工具108可以蚀刻阻挡层503而不蚀刻其他层。
如图5E所示，可以形成钌层303在凹入部分501的侧壁及底表面上。沉积工具102可以使用CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积钌层303。如上所述，阻挡层503排斥钌层303，使得钌层303在侧壁上比在底表面上更厚。
如图5E进一步所示，也形成钌层303在凹入部分501的底表面上。然而，相较于阻障层301，钌在铜上方的沉积速率较慢。举例而言，在使用在大约200℃到大约300℃的范围内，且在大约5托(torr)到大约35托的范围内的真空下的CVD，相较于铜，钌在阻挡层301上方的沉积大约是三倍快。因此，相较于侧壁，在底表面上的钌层303更薄。在一些实施方式中，如图5E所示，也沉积钌层303在介电层222的顶表面上。
无论如何，可能保留阻挡层503中的一些阻挡材料在凹入部分501的底表面处。因此，可以在介于导电结构244及导电结构248之间的界面处检测到微量(trace amounts)的苯并三唑、5-癸烯及/或其他阻挡材料。
如图5F所示，可以形成钴层305在凹入部分501的侧壁及底表面之上。沉积工具102可以使用CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积钴层305。如上所述，钴层305可以助于导电结构248的薄膜电阻。在一些实施方式中，如图5F所示，也沉积钴层305在介电层222的顶表面上。
如图5G所示，可以形成导电结构248在凹入部分501中且在阻障层301、钌层303及钴层305上方。沉积工具102可以使用CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积导电结构248的铜，且电镀工具112可以使用电镀操作或其组合来沉积导电结构248的铜。
在一些实施方式中，铜流过介电层222的顶表面上方且进入(into)凹入部分501。因此，如图5H所示，可以使导电结构248平坦化。在沉积导电结构248之后，平坦化工具110可以使导电结构248平坦化。此外，在平坦化期间中，可以移除沉积在介电层222的顶表面上方的阻障层301的一部分(以及钌层303及/或钴层305的任何部分)。在一些实施方式中，平坦化工具110使用CMP。
由于凹陷(dishing)，使用CMP可能导致在导电结构248中形成凹入部分505。因此，如图5I所示，可以形成钴盖层307在凹入部分505中且在导电结构248的顶表面上。沉积工具102可以借由CVD技术、PVD技术、ALD技术或其他类型的沉积技术来沉积钴盖层307。
借由使用结合图5A至图5I所描述的技术，阻障层301防止铜从导电结构248扩散，其降低了导电结构244的电阻率，钌层303改善了至凹入部分501的铜流(flow of copper)，且相较于侧壁，实质上没有阻障层301在凹入部分501的底表面处，且相较于侧壁，钌层303在凹入部分501的底表面处更薄，以降低介于导电结构248与导电结构244之间的接触电阻。
如上所述，提供图5A至图5I作为范例。其他范例可能与关于图5A至图5I所描述的不同。举例而言，在一些实施例中，可省略钴层305(例如，如关于图3B所描述的)
图6是装置600的范例组件(components)的图。在一些实施方式中，半导体制程工具102～114及/或晶圆/晶粒传输工具116中的一或多个可以包括一或多个装置600及/或装置600的一或多个组件。如图6所示，装置600可以包括总线(bus)610、处理器(processor)620、存储器(memory)630、输入组件(input component)640、输出组件(output component)650及通讯组件(communication component)660。
总线610包括使在装置600中(among)的组件之间能够进行有线(wired)及/或无线(wireless)通讯的一或多个组件。总线610可以将图6的两个或更多个组件耦合(couple)在一起，诸如借由(via)制程耦合(operative coupling)、通讯耦合(communicativecoupling)、电子耦合(electronic coupling)及/或电性耦合(electric coupling)。处理器620包括中央处理单元(central processing unit)、图形处理单元(graphicsprocessing unit)、微处理器(microprocessor)、控制器(controller)、微控制器(microcontroller)、数字信号处理器(digital signal processor)、现场可编程逻辑闸阵列(field-programmable gate array)、特殊应用集成电路(application-specificintegrated circuit)及/或其他类型的处理组件。以硬件(hardware)或硬件及软件(software)的组合来实现处理器620。在一些实施方式中，处理器620包括一或多个处理器，且能够编程(programmed)所述一或多个处理器以执行本文别处描述的一或多个操作或制程。
存储器630包括易失性(volatile)及/或非易失性(nonvolatile)存储器。举例而言，存储器630可以包括随机存取存储器(randomaccess memory，RAM)、只读存储器(readonly memory，ROM)、硬盘驱动器(hard disk drive)及/或其他类型的存储器(例如，快闪存储器(flash memory)、磁存储器(magnetic memory)及/或光学存储器(optical memory))。存储器630可以包括内部存储器(internal memory)(例如，RAM、ROM或硬盘驱动器)及/或可移动式(removable)存储器(例如，借由通用串行总线(universal serial bus)连接而可移动)。存储器630可以是非暂态计算机可读介质(non-transitory computer-readablemedium)。存储器630存储与装置600的操作相关的信息、指令及/或软件(例如，一或多个软件应用程序(software applications))。在一些实施方式中，存储器630包括耦合到一或多个处理器(例如，处理器620)，诸如借由总线610的一或多个存储器。
输入组件640使装置600能够接收输入，诸如使用者输入(user input)及/或感测输入(sensed input)。举例而言，输入组件640可以包括触控屏幕(touch screen)、键盘(keyboard)、小键盘(keypad)、鼠标(mouse)、按钮(button)、麦克风(microphone)、开关(switch)、感测器(sensor)、全球定位系统感测器(global positioning system sensor)、加速度计(accelerometer)、陀螺仪(gyroscope)及/或致动器(actuator)。输出组件650使装置600能够提供输出，诸如借由显示器(display)、喇叭(speaker)及/或发光二极管(light-emitting diode)。通讯组件660使装置600能够借由有线连接及/或无线连接与其他装置通讯。举例而言，通讯组件660可以包括接收器(receiver)、发射器(transmitter)、收发器(transceiver)、调制解调器(modem)、网络接口卡(network interface card)及/或天线(antenna)。
装置600可以执行本文所述的一或多个操作或制程。举例而言，非暂态计算机可读取介质(例如，存储器630)可以存储指令集(set of instructions)(例如，一或多个指令或代码(code))以供处理器620执行。处理器620可以执行指令集，以执行本文描述的一或更多操作或制程。在一些实施方式中，借由一或多个处理器620，执行指令集导致一或多个处理器620及/或装置600，来执行本文描述的一或多个操作或制程。在一些实施方式中，硬连线电路(hardwired circuitry)可用于取代指令或与指令组合，来执行本文所述的一或多个操作或制程。额外地或可替代地，可以配置处理器620以执行本文所述的一或多个操作或制程。因此，本文所述的实施不限于硬件电路(hardware circuitry)及软件的任何特定组合。
图6中所示的组件的数量及布置是作为范例而提供的。装置600可以包括与图6中所示的组件相比额外的组件、更少的组件、不同的组件或不同布置的组件。额外地或可替代地，装置600的一组组件(例如，一或多个组件)可以执行一或多个被描述为由装置600的另一组组件执行的功能。
图7是与形成本文所述的导电结构相关的范例制程700的流程图。在一些实施方式中，可以借由半导体制程工具中的一或多个(例如，半导体制程工具102～114中的一或多个)，来执行图7的一或多个制程方框。额外地或可替代地，可以借由装置600中的一或多个组件，诸如处理器620、存储器630、输入组件640、输出组件650及/或通讯组件660，来执行图7的一或多个制程方框。
如图7所示，制程700可以包括形成凹入部分在第一导电结构上方(above)的介电层中(方框710)。举例而言，如上所述，半导体制程工具102～114中的一或多个可以形成凹入部分501在第一导电结构244上方的介电层222中。
如图7进一步所示，制程700可以包括选择性地沉积阻挡层在凹入部分的底表面处(方框720)。举例而言，如上所述，半导体制程工具102～114中的一或多个可以选择性地沉积阻挡层530在凹入部分501的底表面处。
如图7进一步所示，制程700可以包括沉积至少一阻障层在凹入部分的侧壁上(方框730)。举例而言，如上所述，半导体制程工具102～114中的一或多个可以沉积至少一阻障层301在凹入部分501的侧壁上。在一些实施方式中，凹入部分501的底表面实质上没有至少一阻障层301。
如图7进一步所示，制程700可以包括移除阻挡层(方框740)。举例而言，如上所述，半导体制程工具102～114中的一或多个可以移除阻挡层503。
如图7进一步所示，制程700可以包括沉积至少一衬层在至少一阻障层上方及在凹入部分的底表面上方(方框750)。举例而言，如上所述，半导体制程工具102～114中的一或多个可以沉积至少一衬层(例如，第一衬层303)在至少一阻障层301上方及在凹入部分501的底表面上方。在一些实施方式中，相较于在凹入部分501的侧壁处，至少一衬层(例如，第一衬层303)在凹入部分501的底表面处更薄。
如图7进一步所示，制程700可以包括形成第二导电结构在于凹入部分中的至少一衬层上方，其中第二导电结构借由(through)至少一衬层电性连接到第一导电结构(方框760)。举例而言，如上所述，半导体制程工具102～114中的一或多个可以形成第二导电结构248在于凹入部分501中的至少一衬层(例如，第一衬层303)上方。在一些实施例中，第二导电结构248借由至少一衬层(例如，第一衬层303)电性连接到第一导电结构244。
制程700可以包括额外的实施方式，诸如下文描述的及/或结合本文别处描述的一或多个其他制程的任何单一实施方式或实施方式的任何组合。
在第一实施方式中，形成凹入部分501包括使用双镶嵌制程(dual damascene)形成凹入部分501，使得凹入部分501包括第一部分与第二部分，且相对于第二部分，第一部分在介电层222中较低。
在第二实施方式中，单独或与第一实施方式组合，沉积至少一阻障层301在介电层222的顶表面的至少一部分上。
在第三实施方式中，单独或与第一实施方式及第二实施方式中的一或多个组合，制程700进一步包括从介电层222的顶表面蚀刻至少一阻障层301。
在第四实施方式中，单独或与第一实施方式至第三实施方式中的一或多个组合，沉积至少一衬层303在介电层222的顶表面的至少一部分上。
在第五实施方式中，单独或与第一实施方式至第四实施方式中的一或多个组合，制程700进一步包括从介电层222的顶表面蚀刻至少一衬层303。
在第六实施方式中，单独或与第一实施方式至第五实施方式中的一或多个结合，移除阻挡层503包括使用氢或氨等离子体来蚀刻阻挡层503。
在第七实施方式中，单独或与第一实施方式至第六实施方式中的一或多个结合，形成第二导电结构248包括使铜流入至凹入部分501中，并且使用CMP使铜平坦化。
虽然图7显示出制程700的范例方框，但在一些实现方式中，制程700可以包括与图7中所描绘的方框相比额外的方框、更少的方框、不同的方框或不同排列的方框。额外地或可替代地，制程700的方框中的两个或更多方框可以并行(in parallel)执行。
以此方式，选择性地沉积阻挡材料在BEOL导电结构的底表面上，使得阻障层选择性地沉积在BEOL导电结构的侧壁上而不是底表面上。蚀刻阻挡材料，使得来自下方的导电结构的铜受到暴露，且沉积钌层在阻障层上，并且较少量(lesser amount)的钌层沉积在受到暴露的铜上。阻障层防止金属离子从BEOL导电结构扩散，且与侧壁相比实质上不存在(substantially absent)于底表面，以降低接触电阻。此外，钌层降低了在BEOL导电结构内的表面粗糙度(surface roughness)，且与侧壁相比，钌层在底表面处更薄，以降低接触电阻。
如上文更详细描述的，本文描述的一些实施方式提供了一种半导体结构。所述半导体结构包括在介电层的凹入部分的侧壁上方的至少一阻障层，其中凹入部分的底表面实质上没有至少一阻障层。半导体结构还包括在至少一阻障层上方且在凹入部分的底表面上方的至少一衬层，其中至少一衬层的厚度在凹入部分的底表面处比在凹入部分的侧壁处更薄。半导体结构包括导电结构，所述导电结构包括在至少一衬层上方的铜，且实质上填充凹入部分的剩余部分。
在一些实施例中，凹入部分的底表面包括一或多种阻挡(blocking)材料。在一些实施例中，所述一或多种阻挡材料包括苯并三唑(benzotriazole)、5-癸烯(5-Decyne)或其组合。在一些实施例中，至少一阻障层在侧壁处具有从大约7埃
Figure BDA0003773430020000221
到大约15埃
Figure BDA0003773430020000222
的范围内的厚度。在一些实施例中，至少一衬层在底表面处具有从大约3埃
Figure BDA0003773430020000223
到大约8埃
Figure BDA0003773430020000224
的范围内的厚度，且在侧壁处具有从大约5埃
Figure BDA0003773430020000225
到大约18埃
Figure BDA0003773430020000226
的范围内的厚度。在一些实施例中，至少一衬层包括第一钌(ruthenium)层及第二钴(cobalt)层。在一些实施例中，所述半导体结构更包括形成在导电结构上方的钴(cobalt)盖层(cap)。在一些实施例中，至少一衬层包括钌，且至少一阻障层包括氮化物(nitride)，且配置氮化物以防止铜(copper)从导电结构扩散。
如上文更详细描述的，本文描述的一些实施方式提供了一种制造方法。所述制造方法包括形成凹入部分在第一导电结构上方的介电层中。所述方法还包括选择性地沉积阻挡层在凹入部分的底表面处。所述方法包括沉积至少一阻障层在凹入部分的侧壁上方，其中凹入部分的底表面实质上没有所述至少一阻障层。所述方法还包括移除阻挡层。所述方法包括沉积至少一衬层在至少一阻障层上方及在凹入部分的底表面上方，其中至少一衬层在凹入部分的底表面处比在凹入部分的侧壁处更薄。所述方法还包括形成第二导电结构在凹入部分中的至少一衬层上方，其中第二导电结构借由至少一衬层电性连接到第一导电结构。
在一些实施例中，形成凹入部分包括使用双镶嵌(dual damascene)制程形成凹入部分，其中凹入部分包括第一部分及第二部分，且相对于第二部分，第一部分在介电层中较低(lower)。在一些实施例中，至少一阻障层沉积在介电层的顶表面的至少一部分上。在一些实施例中，所述制造方法更包括从介电层的顶表面蚀刻至少一阻障层。在一些实施例中，至少一衬层沉积在介电层的顶表面的至少一部分上。在一些实施例中，所述制造方法更包括从介电层的顶表面蚀刻至少一衬层。在一些实施例中，移除阻挡层包括使用氢(hydrogen)或氨(ammonia)等离子体蚀刻阻挡层。在一些实施例中，形成第二导电结构包括使铜流入凹入部分；以及使用化学机械平面化(chemical mechanical planarization，CMP)制程来平坦化所述铜。
如上文更详细地描述的，本文描述的一些实施方式提供了一种半导体装置。所述半导体装置包括在第一介电层中的第一凹入部分及在第一介电层上方的第二介电层中的第二凹入部分。半导体装置还包括形成在第一凹入部分中的第一导电结构及至少一衬层，且所述至少一衬层在第二凹入部分的侧壁处具有第一厚度且在第二凹入部分的底表面处具有第二厚度，且第二厚度不大于第一厚度的60％。半导体装置包括在至少一衬层下方的至少一阻障层。半导体装置还包括电性连接至第一导电结构的第二导电结构，且第二导电结构形成于在第二凹入部分中的至少一衬层上，其中至少一衬层物理上地接触第二导电结构。
在一些实施例中，第一导电结构包括栅极导孔(gate via，VG)或漏极导孔(drainvia，VD)。在一些实施例中，第一导电结构及第二导电结构包括Mx互连(Mx interconnect)，其中x代表整数。在一些实施例中，至少一衬层的第二厚度与在第二导电结构上方的第二凹入部分的底表面的一部分相关，且在第二介电层上方的第二凹入部分的底表面的一部分处的至少一衬层的第三厚度大约等于第一厚度。
前述公开内容概述了多个实施例的部件，使所属技术领域中具有通常知识者可以更佳地了解本实用新型的态样。所属技术领域中具有通常知识者将理解的是，他们可轻易地以本实用新型为基础来设计或修饰其他制程及结构，并以此达到与在本文中介绍的实施例相同的目的及/或达到相同的优点。所属技术领域中具有通常知识者将亦应理解的是，这些等效的构型并未脱离本实用新型的精神与范畴，且在不脱离本实用新型的精神与范畴的情况下，可对本实用新型进行各种改变、取代或替代。

Claims (10)

1.一种半导体结构，其特征在于，包括：
至少一阻障层，在一介电层的一凹入部分的一侧壁上方，其中该凹入部分的一底表面实质上没有该至少一阻障层；
至少一衬层，在该至少一阻障层上方且在该凹入部分的该底表面上方，其中相较于在该凹入部分的该侧壁处，该至少一衬层的厚度在该凹入部分的该底表面处更薄；以及
一导电结构，包括在该至少一衬层上方的铜，且实质上填充该凹入部分的剩余部分。
2.如权利要求1所述的半导体结构，其特征在于，该凹入部分的该底表面包括一或多种阻挡材料。
3.如权利要求2所述的半导体结构，其特征在于，该一或多种阻挡材料包括苯并三唑、5-癸烯或其组合。
4.如权利要求1所述的半导体结构，其特征在于，该至少一阻障层在该侧壁处具有从7埃到15埃的范围内的厚度。
5.如权利要求1所述的半导体结构，其特征在于，该至少一衬层在该底表面处具有从3埃到8埃的范围内的厚度，且在该侧壁处具有从5埃到18埃的范围内的厚度。
6.如权利要求1所述的半导体结构，其特征在于，该至少一衬层包括第一钌层及第二钴层。
7.如权利要求1所述的半导体结构，其特征在于，更包括：
一钴盖层，形成在该导电结构上方。
8.如权利要求1所述的半导体结构，其特征在于，该至少一衬层包括钌，且该至少一阻障层包括氮化物，且配置该氮化物以防止铜从该导电结构扩散。
9.一种半导体装置，其特征在于，包括：
在一第一介电层中的一第一凹入部分以及在一第二介电层中的一第二凹入部分，且该第二介电层在该第一介电层上方；
一第一导电结构，形成在该第一凹入部分中；
至少一衬层，具有在该第二凹入部分的一侧壁处的一第一厚度及在该第二凹入部分的一底表面处的一第二厚度，且该第二厚度不大于该第一厚度的60％；
至少一阻障层，在该至少一衬层下方；以及
一第二导电结构，电性连接至该第一导电结构，并形成在该第二凹入部分中的该至少一衬层上，其中该至少一衬层物理上地接触该第二导电结构。
10.如权利要求9所述的半导体装置，其特征在于，该至少一衬层的该第二厚度与在该第二导电结构上方的该第二凹入部分的该底表面的一部分相关，且在该第二介电层上方的该第二凹入部分的该底表面的一部分处的该至少一衬层的一第三厚度大约等于该第一厚度。
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