TW202308042A - 半導體結構、半導體裝置及其製造方法 - Google Patents

半導體結構、半導體裝置及其製造方法 Download PDF

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張鈞凱
牛振儀
彭馨瑩
林其鋒
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Abstract

選擇性地沉積阻擋材料在後段(BEOL)導電結構的底表面上，以選擇性地沉積阻障層在BEOL導電結構的側壁上而不是底表面上。蝕刻阻擋材料，以暴露來自下方導電結構的銅，且沉積釕層在阻障層上，但沉積較少的釕在經暴露的銅上。據此，阻障層防止金屬離子從BEOL導電結構擴散，且相較於側壁，阻障層實質上不存在於底表面中，以降低接觸電阻。此外，釕層降低在BEOL導電結構內的表面粗糙度，且相較於側壁，釕層在底表面更薄，以降低接觸電阻。

Description

半導體結構、半導體裝置及其製造方法
本發明實施例是關於半導體結構、半導體裝置及其製造方法，特別是關於包括具有無底(bottom-less)阻障層(barriers)及襯層(liners)的導電結構(conductive structures)的半導體結構、半導體裝置及其製造方法。
諸如處理器(processor)、記憶體裝置(memory device)或其他類型的電子裝置的一些電子裝置包括使在前段(front end of line，FEOL)區域中的電晶體電連接到後段(back end of line，BEOL)區域的中段(middle end of line，MEOL)區域。BEOL區域或MEOL區域可以包括介電層及形成在介電層中的導孔插塞(via plugs)。插塞可以包括用於電性連接的一或多種金屬。
一實施例是關於一種半導體結構。所述半導體結構包括至少一阻障(barrier)層、至少一襯層及導電結構。至少一阻障層在介電層的凹入部分的側壁上方。其中，凹入(recessed)部分的底表面實質上沒有(substantially free of)所述至少一阻障層。至少一襯層在至少一阻障層上方，且在凹入部分的底表面上方。其中，相較於在凹入部分的側壁處，至少一襯層的厚度在凹入部分的底表面處更薄。導電結構包括在至少一襯層上方的銅，且導電結構實質上填充凹入部分的剩餘部分(remainder)。
另一實施例是關於一種半導體結構的製造方法。所述半導體結構的製造方法包括形成凹入部分在第一導電結構上方的介電層中。選擇性地沉積阻擋(blocking)層在凹入部分的底表面處。沉積至少一阻障(barrier)層在凹入部分的側壁上。其中，凹入部分的底表面實質上沒有所述至少一阻障層。移除阻擋層。沉積至少一襯層在至少一阻障層上方且沉積在凹入部分的底表面上方。其中，相較於在凹入部分的側壁處，至少一襯層在凹入部分的底表面處更薄。形成第二導電結構在凹入部分中的至少一襯層上方。其中，第二導電結構藉由(through)至少一襯層電性連接到第一導電結構。
又一實施例是關於一種半導體裝置。所述半導體裝置包括第一凹入部分、第二凹入部分、第一導電結構、至少一襯層、至少一阻障層及第二導電結構。第一凹入部分在第一介電層中。第二凹入部分在第二介電層中。第二介電層在第一介電層上方。第一導電結構形成在第一凹入部分中。至少一襯層具有在第二凹入部分的側壁處的第一厚度，且具有在第二凹入部分的底表面處的第二厚度，且第二厚度不大於第一厚度的60%。至少一阻障層在至少一襯層下方(under)。第二導電結構電性連接至第一導電結構，並形成在於第二凹入部分中的至少一襯層上。其中，至少一襯層物理上地接觸(physically contacts)第二導電結構。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的(subject matter)中的不同部件。以下敘述組件(components)及排列方式(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上方(over)或上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了形成其他部件在介於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複元件符號及/或字符。這種重複本身並不限定介於所討論的各種實施例及/或配置之間的關係，而是為了簡化與明確的目的。
再者，為了便於描述，本文可以使用諸如「之下(beneath)」、「下方(below)」、「較下(lower)」、「上方(above)」、「較上(upper)」及其類似用語的空間相關用語，來描述如圖式所示的一個元件或一個部件與另一個(些)元件或另一個(些)部件之間的關係。除了圖式中描繪的方向之外，空間相關用語旨在涵蓋裝置在使用中或在操作中的不同方向。設備可以以其他方向來定向(旋轉90度或在其他方向)，且本文使用的空間相關用語可以據此相應地解釋。
因為相對於諸如鋁(Al)的其他導電材料，銅的低接觸電阻(contact resistance)及薄膜電阻(sheet resistance)，銅通常用於後段(back end of line，BEOL)金屬化(metallization)層及導孔(也稱為M1、M2或M3互連(interconnects)或金屬化層)，或者用於中段(middle end of line，MEOL)接觸插塞(contact plugs)(也稱為M0互連或金屬化層)。較低的電阻率(resistivity)提供了較低的電阻/電容(resistance/capacitance，RC)時間常數(time constants)及更快傳播跨越(across)電子裝置的訊號。然而，銅也具有高擴散(diffusion)(或電遷移(electromigration))率(rate)，這會導致銅離子擴散到周圍的介電材料中。這種擴散導致BEOL金屬化層及導孔(或者，MEOL接觸插塞)的電阻率增加。經增加的電阻率會降低電子裝置的電性性能。此外，擴散可能導致銅離子遷移到其他BEOL層及/或前段(front end of line，FEOL)層，諸如源極或汲極互連(也稱為源極/汲極導孔或VD)及/或閘極互連(也稱為閘極導孔或VG)，這可能導致半導體裝置失效並降低製造良率。據此，可以沉積阻障(barrier)層(諸如，氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)及/或其他類型的阻障層)以防止擴散。然而，當沉積阻障層在介於BEOL層之間或介於M1層及M0互連之間的界面處時，阻障層會增加接觸電阻，這會降低電子裝置的電性性能。為了防止擴散但降低由阻障層導致的接觸電阻，可以使用阻擋(blocking)材料，來減少沉積阻障層在BEOL導電結構的底表面處。
然而，銅因為(with)阻障層而具有經增加的表面粗糙度(surface roughness)，這增加了BEOL導電結構的薄膜電阻。據此，可以沉積釕(ruthenium，Ru)層在阻障層上，以降低BEOL導電結構的表面粗糙度。然而，當沉積釕在介於BEOL層之間或介於M1層及M0互連之間的界面處時，釕也會增加接觸電阻。為了降低表面粗糙度，同時也降低由釕層導致的接觸電阻，可以使用阻擋材料來減少沉積釕層在BEOL導電結構的底表面處。
然而，使用多重阻擋製程會導致BEOL導電結構的側壁上的雜質(impurities)增多。一般而言，除了底表面之外，沉積至少一些阻擋材料在側壁上。這種阻擋材料會降低BEOL導電結構的電性性能。此外，阻擋材料通常沉積在側壁的底部(bottom)，這會降低BEOL導電結構的製造良率及可靠性，因為底部處的角隅(coner)是附著力較弱的薄弱點，所以使得阻擋材料導致包括BEOL導電結構的裝置的電性故障。
本文描述的一些實施方式提供了用於選擇性地沉積阻擋材料在BEOL導電結構的底表面上，使得阻障層選擇性地沉積在BEOL導電結構的側壁上而不是底表面上的技術及裝置。蝕刻阻擋材料，使得來自下方(underneath)導電結構的銅受到暴露。據此，沉積釕層在阻障層上，而沉積較少釕材料在經暴露的銅上。阻障層防止金屬離子從BEOL導電結構擴散，且相較於側壁，阻障層實質上不存在(substantially absent)於底表面，以降低接觸電阻。此外，釕層降低了在BEOL導電結構內的表面粗糙度，且相較於側壁，釕層在底表面處更薄，以降低接觸電阻。
第1圖是範例環境100的圖，在其中可以實現本文描述的系統及/或方法。範例環境100包括可用於形成諸如本文所述的導電結構的半導體結構與裝置的半導體製程工具(processing tools)。
如第1圖所示，環境100可以包括複數個半導體製程工具102~114及晶圓/晶粒傳輸(wafer/die transport)工具116。複數個半導體製程工具102~114可以包括沉積(deposition)工具102、曝光(exposure)工具104、顯影(developer)工具106、蝕刻(etch)工具108、平坦化(planarization)工具110、電鍍(plating)工具112、離子植入(ion implantation)工具114及/或其他半導體製程工具。範例環境100中包括的工具可以包括在半導體無塵室(clean room)、半導體鑄造廠(foundry)、半導體加工(processing)及/或製造(manufacturing)設施(facility)或其他位置。
沉積工具102是半導體製程工具，所述沉積工具102包括半導體製程腔(processing chamber)及能夠使各種類型的材料沉積到基板上的一或多個裝置。在一些實施方式中，沉積工具102包括能夠在諸如晶圓的基板上沉積光阻層的旋轉塗佈(spin coating)工具。在一些實施方式中，沉積工具102包括化學氣相沉積(chemical vapor deposition，CVD)工具，諸如電漿輔助CVD(plasma-enhanced CVD ，PECVD)工具、高密度電漿CVD(high-density plasma CVD，HDP-CVD)工具、次常壓CVD(sub-atmospheric CVD，SACVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿輔助原子層沉積(plasma-enhanced atomic layer deposition，PEALD)工具或其他類型的CVD工具。在一些實施方式中，沉積工具102包括物理氣相沉積(physical vapor deposition，PVD)工具，諸如濺鍍(sputtering)工具或另一類型的PVD工具。在一些實施方式中，範例環境100包括複數種類型的沉積工具102。
曝光工具104是半導體製程工具，所述曝光工具104能夠使光阻層暴露於輻射源(radiation source)，諸如紫外光(ultraviolet light，UV)源(例如，深紫外光(deep UV light)源、極紫外光(extreme UV ，EUV)源及/或其類似光源)、x光光源(x-ray source)、電子束(electron beam，e-beam)源及/或其他類型的曝光工具。曝光工具104可以使光阻層暴露於輻射源，以使圖案從光遮罩轉移到光阻層。圖案可以包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可以包括用於形成半導體裝置的一或多個結構的圖案，可以包括用於蝕刻半導體裝置的各個部分的圖案及/或其類似圖案。在一些實施方式中，曝光工具104包括掃描器(scanner)、步進器(stepper)或類似類型的曝光工具。
顯影工具106是半導體製程工具，所述顯影工具106能夠顯影已經暴露於輻射源的光阻層，以顯影從曝光工具104轉移到光阻層的圖案。在一些實施方式中，顯影工具106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影工具106藉由移除光阻層的曝光部分來顯影圖案。在一些實施方式中，顯影工具106藉由使用化學顯影劑(developer)溶解光阻層的曝光或未曝光部分來顯影圖案。
蝕刻工具108是半導體製程工具，所述蝕刻工具108能夠蝕刻基板、晶圓或半導體裝置的各種類型的材料。舉例而言，蝕刻工具108可以包括濕式蝕刻工具、乾式蝕刻工具及/或其他類型的蝕刻工具。在一些實施方式中，蝕刻工具108包括填充有蝕刻劑(etchant)的腔室(chamber)，且放置基板在腔室中持續特定時段，以移除基板的一或多個部分的特定量。在一些實施方式中，蝕刻工具108使用電漿蝕刻或電漿輔助蝕刻，來蝕刻基板的一或多個部分，其可涉及使用電離(ionized)氣體來等向性地(isotropically)或定向地(directionally)蝕刻一或多個部分。
平坦化工具110是半導體製程工具，所述平坦化工具110能夠研磨(polishing)或平坦化晶圓或半導體裝置的各個層。舉例而言，平坦化工具110可以包括化學機械平坦化(chemical mechanical planarization，CMP)工具及/或研磨或平坦化經沉積或經電鍍的材料的層或表面的另一類型的平坦化工具。平坦化工具110可以使用化學力及機械力的組合(例如，化學蝕刻及無砥粒研磨(free abrasive polishing))，來研磨或平坦化半導體裝置的表面。平坦化工具110可以結合研磨墊(polishing pad)及維持環(retaining ring)(例如，通常具有比半導體裝置更大的直徑)，來使用研磨及腐蝕性化學漿料。研磨墊及半導體裝置可以由動態研磨頭(dynamic polishing head)壓在一起，並藉由維持環來保持在適當位置。動態研磨頭可以以不同的旋轉軸旋轉，以移除材料甚至平整(even out)半導體裝置的任何不規則形貌(topography)，使半導體裝置平坦(flat)或為平面(planar)。
電鍍工具112是半導體製程工具，所述電鍍工具112能夠以一或多種金屬電鍍基板(例如，晶圓、半導體裝置及/或其類似物)或基板的一部分。舉例而言，電鍍工具112可以包括電鍍銅(copper electroplating)裝置、電鍍鋁(aluminum electroplating)裝置、電鍍鎳(nickel electroplating)裝置、電鍍錫(tin electroplating)裝置、複合材料(compound material)或合金(alloy )(例如，錫-銀(tin-silver)、錫-鉛(tin-lead)及/或其類似物))電鍍裝置及/或用於一或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
離子植入工具114是能夠使離子植入基板的半導體製程工具。離子植入工具114可以在電弧腔(arc chamber)中，從諸如氣體或固體的來源材料(source material)產生離子。可提供來源材料至電弧腔中，且在介於陰極(cathode)與電極之間釋放電弧電壓(arc voltage)以產生包含來源材料的離子的電漿。可使用一個或多個萃取電極(extraction electrodes)，以從電弧腔中的電漿萃取離子並加速離子來形成離子束。可以引導離子束到基板，以植入離子到基板的表面下方。
晶圓/晶粒傳輸工具116包括移動式機器人(mobile robot)、機器手臂(robot arm)、電車(tram)或軌道車(rail car)、高架懸吊式運輸(overhead hoist transfer，OHT)車(vehicle)、自動化材料搬運系統(automated material handling system，AMHS)及/或用於在介於半導體製程工具102~114之間傳輸晶圓(wafer)及/或晶粒(die)及/或傳輸晶圓及/或晶粒往返於(to and from)其他位置的其他工具，其中所述其他位置諸如晶圓架(wafer rack)、儲藏室(storage room)及/或其他位置。在一些實施方式中，晶圓/晶粒傳輸工具116是編程(programmed)工具，以行進(travel)特定路徑及/或可半自動地(semi-autonomously)或自動地(autonomously)操作。
第1圖中所示的工具的數量及佈置提供為一或多個範例。實際上，與第1圖所示的裝置相比，可能存在更多的工具、更少的工具、不同的工具或不同排列的工具。此外，第1圖中所示的兩個或更多個工具可以在單一工具中實施，或者第1圖中所示的單一工具可以實現為多個分佈式(distributed)工具。另外地或可替代地(alternatively)，環境100的一組工具(例如，一或多個工具)可以執行被描述為由環境100的另一組工具執行的一或多個功能。
第2A圖是本文描述的範例裝置200的一部分的圖。裝置200包括記憶體裝置、邏輯裝置、處理器、輸入/輸出裝置或包括一或多個電晶體的其他類型的半導體裝置的範例。
裝置200包括一或多個堆疊層，所述一或多個堆疊層包括介電層206、蝕刻停止層(etch stop layer，ESL)208、介電層210、ESL 212、介電層214、ESL 216、介電層218、ESL 220、介電層222及介電層226等(among other examples)。包括介電層206、210、214、218、222及226以電性隔離裝置200的各種結構。介電層206、210、214、218、222及226包括氮化矽(silicon nitride，SiN x)、氧化物(例如，氧化矽(silicon oxide，SiO x)及/或其他氧化物材料)及/或其他類型的介電材料。ESL 208、212、216及220包括材料層，且配置所述材料層以允許選擇性地蝕刻裝置200的各個部分(或其中包括的層)，或防止蝕刻裝置200的各個部分(或其中包括的層)，以形成包括在裝置200中的一或多個結構。
如第2A圖進一步所示，裝置200包括複數個磊晶(epitaxial，epi)區域228，且生長及/或以其他方式形成所述複數個磊晶區域228在基板202的鰭片結構204的一部分上及/或周圍(around)。藉由磊晶生長形成磊晶區域228。在一些實施方式中，形成磊晶區域228在鰭片結構204中的凹入部分(recessed portions)中。可以藉由鰭片結構204的應變源極汲極(strained source drain，SSD)蝕刻及/或其他類型的蝕刻操作，來形成凹入部分。磊晶區域228用作包括在裝置200中的電晶體的源極或汲極區域。
磊晶區域228電性連接到包括在裝置200中的電晶體的金屬源極或汲極接觸物230。金屬源極或汲極接觸物(metal source or drain contacts，MD)230包括鈷(cobalt，Co)、釕(ruthenium，Ru)、鎢(tungsten，W)及/或其他導電或金屬材料。電晶體進一步包括閘極232(MG)，所述閘極232由多晶矽(polysilicon)材料、金屬(例如，鎢(W)或其他金屬)及/或其他類型的導電材料形成。在一些實施方式中，閘極232可包括多層材料，諸如多層金屬或包括至少一多晶矽層及至少一金屬層的多層等(among other examples)。藉由一或多個側壁間隔物電性隔離金屬源極或汲極接觸物230及閘極232，所述一或多個側壁間隔物包括在金屬源極或汲極接觸物230的各側上的間隔物234及在閘極232的各側上的間隔物236。間隔物234及236包括氧化矽(SiO x)、氮化矽(silicon nitride，Si xN y)、碳氧化矽(silicon oxy carbide，SiOC)、碳氮氧化矽(silicon oxycarbonitride，SiOCN)及/或其他合適的材料。在一些實施方式中，從源極或汲極接觸物230的側壁省略間隔物234。
如第2A圖進一步所示，金屬源極或汲極接觸物230及閘極232電性連接到一或多種類型的互連。電性連接互連與裝置200的電晶體及/或互連電性連接電晶體至裝置200的其他區域及/或組件。在一些實施方式中，互連電性連接電晶體至裝置200的後段(BEOL)區域。
金屬源極或汲極接觸物230電性連接到源極或汲極互連238(例如，源極或汲極導孔或VD)。一或多個閘極232電性連接到閘極互連240(例如，閘極導孔或VG)。互連238及240包括導電材料，諸如鎢、鈷、釕、銅及/或其他類型的導電材料。在一些實施方式中，藉由閘極接觸物242(CB或MP)，閘極232電性連接到閘極互連240，以降低介於閘極232及閘極互連240之間的接觸電阻。閘極接觸物242包括鎢(W)、鈷(Co)、釕(Ru)、鈦(titanium，Ti)、鋁(aluminum，Al)、銅(copper，Cu)或金(gold，Au)以及導電材料的其他範例。
如第2A圖進一步所示，互連238及240電性連接到複數個MEOL及BEOL層，且每一個包括一或多個金屬化層及/或導孔。作為範例，互連238及240可以電性連接到包括導電結構244及246的M0金屬化層。M0金屬化層電性連接到包括導孔249及250的V0導孔層。V0導孔層電性連接到包括導電結構252及254的M1金屬化層。在一些實施方式中，裝置200的BEOL層包括使裝置200連接到封裝的額外金屬化層及/或導孔。
第2B圖是本文描述的範例裝置260的一部分的圖。裝置260包括記憶體裝置、邏輯裝置、處理器、輸入/輸出裝置或包括一或多個電晶體的其他類型的半導體裝置的範例。
裝置260類似於(similar)裝置200。在範例裝置260中，生長磊晶區域228在鰭片結構204上方。另外，如上所述，互連238作為VD(在其他實施方式中，互連238作為對於形成在鰭片結構204上方的閘極的VG)，且導電結構244作為M0金屬化層。在一些實施方式中，導電結構244是單鑲嵌(single damascene)互連。此外，導電結構248用作Mx金屬化層(其中，x代表正整數(positive integer))。在一些實施方式中，如第2B圖所示及本文所述，導電結構248是雙鑲嵌(dual damascene)互連。
第2C圖是本文描述的範例裝置270的一部分的圖。裝置270包括記憶體裝置、邏輯裝置、處理器、輸入/輸出裝置或包括一或多個電晶體的其他類型的半導體裝置的範例。裝置270類似於裝置260。在範例裝置270中，磊晶區域228圍繞奈米片(nano-sheets)272生長，而不是生長在鰭片上方。
第2D圖是本文描述的範例裝置280的一部分的圖。裝置280包括記憶體裝置、邏輯裝置、處理器、輸入/輸出裝置或包括一或多個電晶體的其他類型的半導體裝置的範例。裝置280類似於裝置260。在範例裝置280中，磊晶區域228圍繞奈米線(nano-wires)282生長，而不是生長在鰭片上方。
如上所述，提供第2A圖至第2D圖作為範例。其他範例可能與關於第2A圖至第2D圖所描述的不同。
第3A圖是本文描述的範例半導體結構300的圖。半導體結構300包括導電結構248，所述導電結構248由阻障層301、第一襯層(liner layer)303及第二襯層305形成(fomed with)在導電結構244上。雖然描述了使用導電結構244上方的導電結構248，且所述導電結構244上方的導電結構248連接至在源極/汲極(磊晶區域228)上方的源極/汲極接觸物230，此描述類似地適用於在導電結構246上方的導電結構250，且所述在導電結構246上方的導電結構250連接到在閘極232上方的閘極接觸物242。額外地或可替代地，描述類似地適用除了導電結構248及/或導電結構250之外的在BEOL中的更高層的(higher-layer)金屬化層(或當互連包括銅時，在MEOL中的互連)。
如第3A圖所示，可以形成導電結構248在ESL 220上方的介電層222中。舉例而言，介電層222可以包括碳氧化矽(silicon oxycarbide，SiOC)。ESL 220可以包括氧化鋁(aluminum oxide，Al 2O 3)、氮化鋁(aluminum nitride，AlN)、氮化矽(silicon nitride，SiN)、氮氧化矽(silicon oxynitride，SiO xN y)、氮氧化鋁(aluminum oxynitride，AlON)及/或氧化矽(silicon oxide，SiO x)。在一些實施方式中，ESL 220包括堆疊在一起以用作蝕刻停止層的複數個ESL層。導電結構248電性連接到形成在ESL 216上方的介電層218中的導電結構244。舉例而言，介電層218可以包括碳氧化矽(SiOC)。ESL 216可以包括氧化鋁(Al 2O 3)、氮化鋁(AlN)、氮化矽(SiN)、氮氧化矽(SiO xN y)、氮氧化鋁(AlON)及/或氧化矽(SiO x)。
在一些實施方式中，形成導電結構248在凹入部分(例如，結合第5A圖至第5I圖所描述的凹入部分501)中。可以形成凹入部分的側壁為從大約(approximately)84度到大約90度的角度。選擇至少(at least)84度的角度允許導電結構248保持相對窄並且更快地傳導電流。選擇不超過(no more than)90度的角度允許形成材料在凹入部分的側壁上。
在一些實施方式中，如第3A圖所示，導電結構248具有雙鑲嵌輪廓，使得底表面包括至少第一部分，且所述第一部分在介電層222中相對於第二部分較低。作為替代實施例，且如結合第4A圖所述，導電結構248具有單鑲嵌輪廓。
阻障層301可以包括鉭(tantalum，Ta)、氮化鉭(tantalum nitride，TaN)、五氧化二鉭(tantalum pentoxide，Ta 2O 5)、鈦-鉭合金氮化物(titanium-tantalum alloy nitride，TaTiN)及/或氮化鈦(titanium nitride，TiN)等(among other examples)。阻障層301有助於防止銅原子從導電結構248擴散到其他層。阻障層301可以具有從大約7埃(Ångströms，Å)到大約15埃的範圍內的厚度。藉由選擇至少7 Å的厚度，阻障層301足夠厚以防止銅從導電結構248擴散。藉由選擇不超過15 Å的厚度，阻障層301足夠薄，使得介於導電結構248及導電結構244之間的接觸電阻沒有顯著增加。選擇不超過15 Å的厚度還縮短了沉積阻障層301所消耗的時間、功率及化學品的量。
如結合第5A圖至第5I圖所述，可以使用襯層阻擋(liner block)製程形成阻障層301。據此，相較於凹入部分的側壁，阻障層301可以實質上不存在於凹入部分(例如，凹入部分501)的底表面。如本文所用，當超過(over)50%的表面被特徵化(characterized)(例如，藉由(via)穿透式電子顯微鏡(transmission electron microscopy，TEM)、能量色散X光分析(energy dispersive x-ray analysis，EDX)及/或其他類似技術)為沒有測出一物質的量(non‑detectable amount of the substance)，所述表面「實質上不存在(substantially absent)」所述物質。因為阻障層301實質上不存在於底表面，所以介於導電結構248與導電結構244之間的接觸電阻不會顯著增加。舉例而言，阻障層301可以在底表面處具有小於2 Å的厚度。
在一些實施方式中，阻障層301與第一襯層303相鄰(adjacent)。第一襯層303可以包括釕材料，以在形成導電結構248時改善銅流(copper flow)。阻障層301的厚度與第一襯層303的厚度的比值(ratio)可以在從大約0.4到大約3.0的範圍內。選擇至少0.4的比值確保阻障層301足夠薄，使得介於導電結構248及導電結構244之間的接觸電阻不會顯著增加及/或第一襯層303足夠厚，以改善銅流。選擇不大於3.0的比值確保阻障層301足夠厚以防止銅從導電結構248擴散及/或第一襯層303足夠薄，使得介於導電結構248及導電結構244之間的接觸電阻不會顯著增加。舉例而言，第一襯層303可以具有從大約5 Å到大約18 Å的厚度。
如結合第5A圖至第5I圖所述，相較於阻障層301，第一襯層303可以與銅(例如，導電結構244的暴露部分)上方的較慢的成核速率(nucleation rate)相關。舉例而言，相較於Cu，第一襯層303可以在TaN上以快三倍(three times faster)的速率生長。據此，相較於凹入部分的側壁，第一襯層303在凹入部分(例如，凹入部分501)的底表面處可以更薄。在一些實施方式中，第一襯層303在底表面上的厚度與第一襯層303在側壁處的厚度的比值可以在從大約0.4到大約0.6的範圍內(使得第一襯層303在底表面上方的厚度不超過第一襯層303在側壁處的厚度的60%)。選擇至少0.4的比值確保第一襯層303在底表面處足夠厚，以改善銅流至凹入部分。選擇不大於0.6的比值確保第一襯層303在底表面處足夠薄，使得介於導電結構248及導電結構244之間的接觸電阻不會顯著增加。舉例而言，相較於第一襯層303在側壁處具有從大約5 Å到大約18 Å的厚度，第一襯層303在底表面處可以具有從大約3 Å到大約8 Å的厚度。
此外，在一些實施方式中且如第3A圖所示，第一襯層303與第二襯層305相鄰。第二襯層305可以包括鈷材料，以助於導電結構248的薄膜電阻，且釕材料有助於防止鈷原子擴散到其他層。第二襯層305的厚度與第一襯層303的厚度的比值可以在從大約0.25到大約3.0的範圍內。選擇至少0.25的比值確保第二襯層305足夠薄，使得介於導電結構248及導電結構244之間的接觸電阻不會顯著增加及/或第一襯層303足夠厚，以改善銅流。選擇不大於3.0的比值確保第二襯層305足夠厚，從而改善導電結構248的薄膜電阻及/或第一襯層303足夠薄，使得介於導電結構248及導電結構244之間的接觸電阻不會顯著增加。舉例而言，第二襯層305在凹入部分的底表面及/或側壁上可以具有從大約5 Å到大約15 Å的厚度。
額外地或可替代地，且如第3A圖中進一步所示，導電結構248包括鈷蓋層(cobalt cap)307。鈷蓋層307可以具有包括在從大約20 Å到大約40 Å的範圍內的深度。藉由選擇至少20 Å的深度，在相應ESL的磊晶生長期間中，藉由相應的ESL(例如，ESL 212、ESL 216、ESL 220或其他ESL)保護鈷以免過度生長(overgrowth)。相應的ESL防止磊晶過度生長降低了鈷蓋層307處的接觸電阻。藉由選擇不超過40 Å的深度，鈷不會顯著增加接觸電阻。選擇不超過40Å的深度還可以縮短沉積鈷所消耗的時間、功率及化學品的量。
第3B圖是本文描述的範例半導體結構350的圖。半導體結構350類似於第3A圖的半導體結構300。然而，半導體結構350包括代替(in lieu of)第二襯層305的擴散鈷原子(diffused cobalt atoms)的層355。舉例而言，鈷原子可以從鈷蓋層307擴散並圍繞導電結構248的銅。結果，相較於半導體結構300，半導體結構350製造更快並且在製造期間中使用更少的原料。
如上所述，提供第3A圖及第3B圖作為範例。其他範例可能與關於第3A圖及第3B圖所描述的不同。
第4A圖顯示出了本文描述的範例半導體結構400。半導體結構400在結構上類似於結合第3A圖描述的半導體結構300，並且尺寸定為(dimensioned)電路元件(circuit element)。第4A圖顯示出了具有藉由寬度401表示的臨界尺寸的導電結構248。在導電結構248的底表面處的寬度401可以在從大約10奈米(nanometers，nm)到大約22 nm的範圍內。
在一些實施方式中，其中形成導電結構248的凹入部分(例如，結合第5A圖至第5I圖描述的凹入部分501)可以具有大約等於介電層222的厚度的深度。所述深度與ESL 220的厚度的比值可以在從大約2到大約4的範圍內。選擇至少為2的比值確保凹入部分的體積足夠受到導電結構248的銅佔據，以降低導電結構248的電阻率及/或ESL 220不會太厚而避免(not too thick to prevent)導電結構248穿過(through)ESL 220形成。選擇不超過4的比值節省了用於形成導電結構248的銅的體積及/或確保ESL 220不會太薄而阻止(not too thin to stop)不希望的蝕刻穿過(through)ESL 220並進入介電層218。舉例而言，深度可以在從大約200 Å到大約300 Å的範圍內，且ESL 220的厚度可以在從大約80 Å到大約120 Å的範圍內。
第4B圖顯示出了本文描述的範例半導體結構450。半導體結構450在結構上類似於結合第3A圖描述的半導體結構300，並且尺寸定為密封環(seal ring)。第4B圖示出了具有藉由寬度403表示的臨界尺寸的導電結構248。在導電結構248的底表面處的寬度403可以在從大約100 nm到大約180 nm的範圍內。
因為選擇性地沉積阻擋層在金屬表面(例如，導電結構244的暴露表面)上，所以阻障層301及第一襯層303存在於導電結構248的底部部分處，所述底部部分不在介於導電結構248及導電結構244之間的界面處。另外，類似於第5A圖至第5I圖所述，相較於阻障層301，第一襯層303可以與銅(例如，導電結構244的暴露部分)上方的較慢的成核速率(nucleation rate)相關。因此，在介電層218上方的阻障層301的厚度大於(如果有的話)導電結構244上方的阻障層301的厚度，且在介電層218上方的第一襯層303的厚度大於在導電結構244上方的第一襯層303的厚度。在一些實施方式中，在介電層218上方的阻障層301的厚度與在導電結構248的側壁處的阻障層301的厚度大約相同。類似地，在一些實施方式中，在介電層218上方的第一襯層303的厚度與在導電結構248的側壁處的第一襯層303厚度大約相同。
舉例而言，相較於在Cu上的生長速率，釕材料的第一襯層303可以在TaN上以快三倍(three times faster)的速率生長。又在例如Co的情況，釕材料的第一襯層303在TaN上的生長速率亦可以快於在Co上的生長速率。故在第4B圖的導電結構244的頂部為Cu或Co、或是包括Cu或Co時，在阻障層301上方的第一襯層303的厚度大於在導電結構244上方的第一襯層303的厚度。另外，在第4B圖的導電結構244的頂部為Cu時，阻障層301、第一襯層303與第二襯層305各自的厚度值及彼此在厚度上的相對關係，可以與上述第3A、3B圖所述的阻障層301、第一襯層303與第二襯層305的情況相同或相似。
如上所述，提供第4A圖及第4B圖作為範例。其他範例可能與關於第4A圖及第4B圖所描述的不同。
第5A圖至第5H圖是本文描述的範例實施方式500的圖。範例實施方式500可以是用於形成導電結構248在導電結構244上方，且所述導電結構248具有阻障層301、第一襯層303(下文稱為釕層303)及第二襯層305(下文稱為鈷層305)的範例製程。阻障層301實質上不存在於介於導電結構248及導電結構244之間的界面，以降低接觸電阻，從而提高包括導電結構248的電子裝置的電性性能。此外，在介於導電結構248及導電結構244之間的界面處形成更薄的釕層303，以降低接觸電阻，這進而提高包括導電結構248的電子裝置的電性性能。
如第5A圖所示，可以結合MEOL執行用於形成導電結構248的範例製程。在一些實施方式中，MEOL包括形成在ESL 216上方的介電層218中的導電結構244。雖然描述了關於形成導電結構244上方的導電結構248，且所述導電結構244上方的導電結構248連接至在源極/汲極(磊晶區域228)上方的源極/汲極接觸物230，此描述類似地適用於形成在導電結構246上方的導電結構250，且所述在導電結構246上方的導電結構250連接到在閘極232上方的閘極接觸物242。額外地或可替代地，此描述類似地適用除了導電結構248及/或導電結構250之外的在BEOL中的更高層的金屬化層。
可以形成ESL 220在介電層218及導電結構244上方。沉積工具102可以使用CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積ESL 220。在沉積ESL 220之後，平坦化工具110可以使ESL 220平坦化。
可以形成介電層222在ESL 220上方。舉例而言，沉積工具102可以使用CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積介電層222。在沉積介電層222之後，平坦化工具110可以使介電層222平坦化。
在一些實施方式中，對於雙鑲嵌輪廓，可以形成額外的ESL在介電層222上方，並且可以以與上面關於ESL 220及介電層222所描述的方式類似的方式形成額外的介電層在額外的ESL上方。
如第5A圖進一步所示，可以蝕刻介電層222，以形成開口(導致產生凹入部分501)，使得至少部分地暴露導電結構244。舉例而言，沉積工具102可以形成光阻層在介電層222上(或在形成於介電層222上的ESL上)，曝光工具104可以使光阻層暴露於輻射源，以使光阻層圖案化，顯影工具106可以顯影且移除光阻層的一部分，以暴露圖案，並且蝕刻工具108可以蝕刻介電層222的一部分，以形成凹入部分501。在一些實施方式中，在蝕刻工具108蝕刻凹入部分501之後，光阻移除工具移除光阻層的剩餘部分 (例如，使用化學剝離劑(chemical stripper)、電漿灰化(plasma asher)及/或其他技術)。對於如第5A圖所示的雙鑲嵌輪廓，可以使用至少兩個單獨的蝕刻步驟形成凹入部分501。
如第5B圖所示，可以形成阻擋層503在凹入部分501的底表面上。沉積工具102可以使用CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積阻擋層503。在一些實施方式中，阻擋層503包括苯並三唑(benzotriazole)、5-癸烯(5-Decyne)及/或包括與銅結合(bond)的一部分及排斥(repels)阻障材料(barrier material)的另一部分的其他材料。可以選擇性地沉積阻擋層503在導電結構244的暴露部分上而不是沉積在介電層222上，因為包括阻擋層503(及/或用於沉積阻擋層503的一或多種前驅物材料)的一或多種化學品與銅鍵結(bind)，且不與介電層222鍵結。
如第5C圖所示，可以形成阻障層301在凹入部分501的側壁上。沉積工具102可以使用CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積阻障層301。如上所述，阻擋層503排斥阻障層301，使得阻障層301沉積(例如，藉由磊晶生長)在側壁上而不是底表面上。在一些實施方式中，如第5C圖所示，也沉積阻障層301在介電層222的頂表面上。
如第5D圖所示，可以蝕刻阻擋層503。在一些實施方式中，蝕刻工具108使用諸如氫(hydrogen，H 2)或氨(ammonia，NH 3)電漿的電漿來執行乾式蝕刻。電漿可以與阻擋層503而不是與阻障層301發生化學交互作用(chemically interact)。因此，蝕刻工具108可以蝕刻阻擋層503而不蝕刻其他層。
如第5E圖所示，可以形成釕層303在凹入部分501的側壁及底表面上。沉積工具102可以使用CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積釕層303。如上所述，阻擋層503排斥釕層303，使得釕層303在側壁上比在底表面上更厚。
如第5E圖進一步所示，也形成釕層303在凹入部分501的底表面上。然而，相較於阻障層301，釕在銅上方的沉積速率較慢。舉例而言，在使用在大約200℃到大約300℃的範圍內，且在大約5 托(torr)到大約35托的範圍內的真空下的CVD，相較於銅，釕在阻擋層301上方的沉積大約是三倍快。因此，相較於側壁，在底表面上的釕層303更薄。在一些實施方式中，如第5E圖所示，也沉積釕層303在介電層222的頂表面上。
無論如何，可能保留阻擋層503中的一些阻擋材料在凹入部分501的底表面處。因此，可以在介於導電結構244及導電結構248之間的界面處檢測到微量(trace amounts)的苯並三唑、5-癸烯及/或其他阻擋材料。
如第5F圖所示，可以形成鈷層305在凹入部分501的側壁及底表面之上。沉積工具102可以使用CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積鈷層305。如上所述，鈷層305可以助於導電結構248的薄膜電阻。在一些實施方式中，如第5F圖所示，也沉積鈷層305在介電層222的頂表面上。
如第5G圖所示，可以形成導電結構248在凹入部分501中且在阻障層301、釕層303及鈷層305上方。沉積工具102可以使用CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積導電結構248的銅，且電鍍工具112可以使用電鍍操作或其組合來沉積導電結構248的銅。
在一些實施方式中，銅流過介電層222的頂表面上方且進入(into)凹入部分501。因此，如第5H圖所示，可以使導電結構248平坦化。在沉積導電結構248之後，平坦化工具110可以使導電結構248平坦化。此外，在平坦化期間中，可以移除沉積在介電層222的頂表面上方的阻障層301的一部分(以及釕層303及/或鈷層305的任何部分)。在一些實施方式中，平坦化工具110使用CMP。
由於凹陷(dishing)，使用CMP可能導致在導電結構248中形成凹入部分505。因此，如第5I圖所示，可以形成鈷蓋層307在凹入部分505中且在導電結構248的頂表面上。沉積工具102可以藉由CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積鈷蓋層307。
藉由使用結合第5A圖至第5I圖所描述的技術，阻障層301防止銅從導電結構248擴散，其降低了導電結構244的電阻率，釕層303改善了至凹入部分501的銅流(flow of copper)，且相較於側壁，實質上沒有阻障層301在凹入部分501的底表面處，且相較於側壁，釕層303在凹入部分501的底表面處更薄，以降低介於導電結構248與導電結構244之間的接觸電阻。
如上所述，提供第5A圖至第5I圖作為範例。其他範例可能與關於第5A圖至第5I圖所描述的不同。舉例而言，在一些實施例中，可省略鈷層305(例如，如關於第3B圖所描述的)。
第6圖是裝置600的範例組件(components)的圖。在一些實施方式中，半導體製程工具102~114及/或晶圓/晶粒傳輸工具116中的一或多個可以包括一或多個裝置600及/或裝置600的一或多個組件。如第6圖所示，裝置600可以包括匯流排(bus)610、處理器(processor)620、記憶體(memory)630、輸入組件(input component)640、輸出組件(output component)650及通訊組件(communication component)660。
匯流排610包括使在裝置600中(among)的組件之間能夠進行有線(wired)及/或無線(wireless)通訊的一或多個組件。匯流排610可以將第6圖的兩個或更多個組件耦合(couple)在一起，諸如藉由(via)製程耦合(operative coupling)、通訊耦合(communicative coupling)、電子耦合(electronic coupling)及/或電性耦合(electric coupling)。處理器620包括中央處理單元(central processing unit)、圖形處理單元(graphics processing unit)、微處理器(microprocessor)、控制器(controller)、微控制器(microcontroller)、數位訊號處理器(digital signal processor)、現場可程式化邏輯閘陣列(field-programmable gate array)、特殊應用積體電路(application-specific integrated circuit)及/或其他類型的處理組件。以硬體(hardware)或硬體及軟體(software)的組合來實現處理器620。在一些實施方式中，處理器620包括一或多個處理器，且能夠程式化(programmed)所述一或多個處理器以執行本文別處描述的一或多個操作或製程。
記憶體630包括揮發性(volatile)及/或非揮發性(nonvolatile)記憶體。舉例而言，記憶體630可以包括隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、硬碟驅動器(hard disk drive)及/或其他類型的記憶體(例如，快閃記憶體(flash memory)、磁記憶體(magnetic memory)及/或光學記憶體(optical memory))。記憶體630可以包括內部記憶體(internal memory)(例如，RAM、ROM或硬碟驅動器)及/或可移動式(removable)記憶體(例如，藉由通用串行匯流排(universal serial bus)連接而可移動)。記憶體630可以是非暫態計算機可讀介質(non-transitory computer-readable medium)。記憶體630儲存與裝置600的操作相關的資訊、指令及/或軟體(例如，一或多個軟體應用程序(software applications))。在一些實施方式中，記憶體630包括耦合到一或多個處理器(例如，處理器620)，諸如藉由匯流排610的一或多個記憶體。
輸入組件640使裝置600能夠接收輸入，諸如使用者輸入(user input)及/或感測輸入(sensed input)。舉例而言，輸入組件640可以包括觸控螢幕(touch screen)、鍵盤(keyboard)、小鍵盤(keypad)、滑鼠(mouse)、按鈕(button)、麥克風(microphone)、開關(switch)、感測器(sensor)、全球定位系統感測器(global positioning system sensor)、加速度計(accelerometer)、陀螺儀(gyroscope)及/或致動器(actuator)。輸出組件650使裝置600能夠提供輸出，諸如藉由顯示器(display)、喇叭(speaker)及/或發光二極體(light-emitting diode)。通訊組件660使裝置600能夠藉由有線連接及/或無線連接與其他裝置通訊。舉例而言，通訊組件660可以包括接收器(receiver)、發射器(transmitter)、收發器(transceiver)、調製解調器(modem)、網絡介面卡(network interface card)及/或天線(antenna)。
裝置600可以執行本文所述的一或多個操作或製程。舉例而言，非暫態計算機可讀取介質(例如，記憶體630)可以儲存指令集(set of instructions)(例如，一或多個指令或代碼(code))以供處理器620執行。處理器620可以執行指令集，以執行本文描述的一或更多操作或製程。在一些實施方式中，藉由一或多個處理器620，執行指令集導致一或多個處理器620及/或裝置600，來執行本文描述的一或多個操作或製程。在一些實施方式中，硬連線電路(hardwired circuitry)可用於取代指令或與指令組合，來執行本文所述的一或多個操作或製程。額外地或可替代地，可以配置處理器620以執行本文所述的一或多個操作或製程。因此，本文所述的實施不限於硬體電路(hardware circuitry)及軟體的任何特定組合。
第6圖中所示的組件的數量及佈置是作為範例而提供的。裝置600可以包括與第6圖中所示的組件相比額外的組件、更少的組件、不同的組件或不同佈置的組件。額外地或可替代地，裝置600的一組組件(例如，一或多個組件)可以執行一或多個被描述為由裝置600的另一組組件執行的功能。
第7圖是與形成本文所述的導電結構相關的範例製程700的流程圖。在一些實施方式中，可以藉由半導體製程工具中的一或多個(例如，半導體製程工具102~114中的一或多個)，來執行第7圖的一或多個製程方框。額外地或可替代地，可以藉由裝置600中的一或多個組件，諸如處理器620、記憶體630、輸入組件640、輸出組件650及/或通訊組件660，來執行第7圖的一或多個製程方框。
如第7圖所示，製程700可以包括形成凹入部分在第一導電結構上方(above)的介電層中(方框710)。舉例而言，如上所述，半導體製程工具102~114中的一或多個可以形成凹入部分501在第一導電結構244上方的介電層222中。
如第7圖進一步所示，製程700可以包括選擇性地沉積阻擋層在凹入部分的底表面處(方框720)。舉例而言，如上所述，半導體製程工具102~114中的一或多個可以選擇性地沉積阻擋層530在凹入部分501的底表面處。
如第7圖進一步所示，製程700可以包括沉積至少一阻障層在凹入部分的側壁上(方框730)。舉例而言，如上所述，半導體製程工具102~114中的一或多個可以沉積至少一阻障層301在凹入部分501的側壁上。在一些實施方式中，凹入部分501的底表面實質上沒有至少一阻障層301。
如第7圖進一步所示，製程700可以包括移除阻擋層(方框740)。舉例而言，如上所述，半導體製程工具102~114中的一或多個可以移除阻擋層503。
如第7圖進一步所示，製程700可以包括沉積至少一襯層在至少一阻障層上方及在凹入部分的底表面上方(方框750)。舉例而言，如上所述，半導體製程工具102~114中的一或多個可以沉積至少一襯層(例如，第一襯層303)在至少一阻障層301上方及在凹入部分501的底表面上方。在一些實施方式中，相較於在凹入部分501的側壁處，至少一襯層(例如，第一襯層303)在凹入部分501的底表面處更薄。
如第7圖進一步所示，製程700可以包括形成第二導電結構在於凹入部分中的至少一襯層上方，其中第二導電結構藉由(through)至少一襯層電性連接到第一導電結構(方框760)。舉例而言，如上所述，半導體製程工具102~114中的一或多個可以形成第二導電結構248在於凹入部分501中的至少一襯層(例如，第一襯層303)上方。在一些實施例中，第二導電結構248藉由至少一襯層(例如，第一襯層303)電性連接到第一導電結構244。
製程700可以包括額外的實施方式，諸如下文描述的及/或結合本文別處描述的一或多個其他製程的任何單一實施方式或實施方式的任何組合。
在第一實施方式中，形成凹入部分501包括使用雙鑲嵌製程(dual damascene)形成凹入部分501，使得凹入部分501包括第一部分與第二部分，且相對於第二部分，第一部分在介電層222中較低。
在第二實施方式中，單獨或與第一實施方式組合，沉積至少一阻障層301在介電層222的頂表面的至少一部分上。
在第三實施方式中，單獨或與第一實施方式及第二實施方式中的一或多個組合，製程700進一步包括從介電層222的頂表面蝕刻至少一阻障層301。
在第四實施方式中，單獨或與第一實施方式至第三實施方式中的一或多個組合，沉積至少一襯層303在介電層222的頂表面的至少一部分上。
在第五實施方式中，單獨或與第一實施方式至第四實施方式中的一或多個組合，製程700進一步包括從介電層222的頂表面蝕刻至少一襯層303。
在第六實施方式中，單獨或與第一實施方式至第五實施方式中的一或多個結合，移除阻擋層503包括使用氫或氨電漿來蝕刻阻擋層503。
在第七實施方式中，單獨或與第一實施方式至第六實施方式中的一或多個結合，形成第二導電結構248包括使銅流入至凹入部分501中，並且使用CMP使銅平坦化。
雖然第7圖顯示出製程700的範例方框，但在一些實現方式中，製程700可以包括與第7圖中所描繪的方框相比額外的方框、更少的方框、不同的方框或不同排列的方框。額外地或可替代地，製程700的方框中的兩個或更多方框可以並行(in parallel)執行。
以此方式，選擇性地沉積阻擋材料在BEOL導電結構的底表面上，使得阻障層選擇性地沉積在BEOL導電結構的側壁上而不是底表面上。蝕刻阻擋材料，使得來自下方的導電結構的銅受到暴露，且沉積釕層在阻障層上，並且較少量(lesser amount)的釕層沉積在受到暴露的銅上。阻障層防止金屬離子從BEOL導電結構擴散，且與側壁相比實質上不存在(substantially absent)於底表面，以降低接觸電阻。此外，釕層降低了在BEOL導電結構內的表面粗糙度(surface roughness)，且與側壁相比，釕層在底表面處更薄，以降低接觸電阻。
如上文更詳細描述的，本文描述的一些實施方式提供了一種半導體結構。所述半導體結構包括在介電層的凹入部分的側壁上方的至少一阻障層，其中凹入部分的底表面實質上沒有至少一阻障層。半導體結構還包括在至少一阻障層上方且在凹入部分的底表面上方的至少一襯層，其中至少一襯層的厚度在凹入部分的底表面處比在凹入部分的側壁處更薄。半導體結構包括導電結構，所述導電結構包括在至少一襯層上方的銅，且實質上填充凹入部分的剩餘部分。
在一些實施例中，凹入部分的底表面包括一或多種阻擋(blocking)材料。在一些實施例中，所述一或多種阻擋材料包括苯並三唑(benzotriazole)、5-癸烯(5-Decyne)或其組合。在一些實施例中，至少一阻障層在側壁處具有從大約7埃(Å)到大約15埃(Å)的範圍內的厚度。在一些實施例中，至少一襯層在底表面處具有從大約3埃(Å)到大約8埃(Å)的範圍內的厚度，且在側壁處具有從大約5埃(Å)到大約18埃(Å)的範圍內的厚度。在一些實施例中，至少一襯層包括第一釕(ruthenium)層及第二鈷(cobalt)層。在一些實施例中，所述半導體結構更包括形成在導電結構上方的鈷(cobalt)蓋層(cap)。在一些實施例中，至少一襯層包括釕，且至少一阻障層包括氮化物(nitride)，且配置氮化物以防止銅(copper)從導電結構擴散。
如上文更詳細描述的，本文描述的一些實施方式提供了一種製造方法。所述製造方法包括形成凹入部分在第一導電結構上方的介電層中。所述方法還包括選擇性地沉積阻擋層在凹入部分的底表面處。所述方法包括沉積至少一阻障層在凹入部分的側壁上方，其中凹入部分的底表面實質上沒有所述至少一阻障層。所述方法還包括移除阻擋層。所述方法包括沉積至少一襯層在至少一阻障層上方及在凹入部分的底表面上方，其中至少一襯層在凹入部分的底表面處比在凹入部分的側壁處更薄。所述方法還包括形成第二導電結構在凹入部分中的至少一襯層上方，其中第二導電結構藉由至少一襯層電性連接到第一導電結構。
在一些實施例中，形成凹入部分包括使用雙鑲嵌(dual damascene)製程形成凹入部分，其中凹入部分包括第一部分及第二部分，且相對於第二部分，第一部分在介電層中較低(lower)。在一些實施例中，至少一阻障層沉積在介電層的頂表面的至少一部分上。在一些實施例中，所述製造方法更包括從介電層的頂表面蝕刻至少一阻障層。在一些實施例中，至少一襯層沉積在介電層的頂表面的至少一部分上。在一些實施例中，所述製造方法更包括從介電層的頂表面蝕刻至少一襯層。在一些實施例中，移除阻擋層包括使用氫(hydrogen)或氨(ammonia)電漿蝕刻阻擋層。在一些實施例中，形成第二導電結構包括使銅流入凹入部分；以及使用化學機械平面化(chemical mechanical planarization，CMP)製程來平坦化所述銅。
如上文更詳細地描述的，本文描述的一些實施方式提供了一種半導體裝置。所述半導體裝置包括在第一介電層中的第一凹入部分及在第一介電層上方的第二介電層中的第二凹入部分。半導體裝置還包括形成在第一凹入部分中的第一導電結構及至少一襯層，且所述至少一襯層在第二凹入部分的側壁處具有第一厚度且在第二凹入部分的底表面處具有第二厚度，且第二厚度不大於第一厚度的60%。半導體裝置包括在至少一襯層下方的至少一阻障層。半導體裝置還包括電性連接至第一導電結構的第二導電結構，且第二導電結構形成於在第二凹入部分中的至少一襯層上，其中至少一襯層物理上地接觸第二導電結構。
在一些實施例中，第一導電結構包括閘極導孔(gate via，VG)或汲極導孔(drain via，VD)。在一些實施例中，第一導電結構及第二導電結構包括Mx互連(Mx interconnect)，其中x代表整數。在一些實施例中，至少一襯層的第二厚度與在第二導電結構上方的第二凹入部分的底表面的一部分相關，且在第二介電層上方的第二凹入部分的底表面的一部分處的至少一襯層的第三厚度大約等於第一厚度。
前述揭露內容概述了多個實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
100:環境 102,104,106,108,110,112,114:工具 116:晶圓/晶粒傳輸工具 200,260,270,280,600:裝置 202:基板 204:鰭片結構 206,210,214,218,222,226:介電層 208,212,216,220:蝕刻停止層 228:磊晶區域 230:接觸物 232:閘極 234,236:間隔物 238,240:互連 242:閘極接觸物 244,246,248,250,252,254:導電結構 249,250:導孔 272:奈米片 282:奈米線 300,350,400,450:半導體結構 301:阻障層 303:第一襯層 305:第二襯層 307:鈷蓋層 355:層 401,403:寬度 500:實施方式 501,505:凹入部分 503:阻擋層 610:匯流排 620:處理器 630:記憶體 640:輸入組件 605:輸出組件 660:通訊組件 700:製程 710,720,730,740,750,760:方框
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。在此強調的是，根據本產業的標準作業，各種部件未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖是範例環境的圖，其中可以實施本文描述的系統及/或方法。 第2A圖至第2D圖是本文描述的範例半導體結構的圖。 第3A圖及第3B圖是本文描述的範例半導體結構的圖。 第4A圖及第4B圖是本文描述的範例實施方式的圖。 第5A圖至第5I圖是本文描述的範例實施方式的圖。 第6圖是本文描述的第1圖的一或多個裝置的範例組件的圖。 第7圖是與形成本文描述的導電結構相關聯的範例製程的流程圖。
216,220:蝕刻停止層
218,222:介電層
244,248:導電結構
300:半導體結構
301:阻障層
303:第一襯層
305:第二襯層
307:鈷蓋層

Claims (20)

  1. 一種半導體結構，包括： 至少一阻障(barrier)層，在一介電層的一凹入部分的一側壁上方，其中該凹入部分的一底表面實質上沒有(substantially free of)該至少一阻障層； 至少一襯層，在該至少一阻障層上方且在該凹入部分的該底表面上方，其中相較於在該凹入部分的該側壁處，該至少一襯層的厚度在該凹入部分的該底表面處更薄；以及 一導電結構，包括在該至少一襯層上方的銅，且實質上填充該凹入部分的剩餘部分。
  2. 如請求項1所述的半導體結構，其中該凹入部分的該底表面包括一或多種阻擋(blocking)材料。
  3. 如請求項2所述的半導體結構，其中該一或多種阻擋材料包括苯並三唑(benzotriazole)、5-癸烯(5-Decyne)或其組合。
  4. 如請求項1所述的半導體結構，其中該至少一阻障層在該側壁處具有從大約7埃(Å)到大約15埃(Å)的範圍內的厚度。
  5. 如請求項1所述的半導體結構，其中該至少一襯層在該底表面處具有從大約3埃(Å)到大約8埃(Å)的範圍內的厚度，且在該側壁處具有從大約5埃(Å)到大約18埃(Å)的範圍內的厚度。
  6. 如請求項1所述的半導體結構，其中該至少一襯層包括第一釕(ruthenium)層及第二鈷(cobalt)層。
  7. 如請求項1所述的半導體結構，更包括： 一鈷(cobalt)蓋層(cap)，形成在該導電結構上方。
  8. 如請求項1所述的半導體結構，其中該至少一襯層包括釕，且該至少一阻障層包括氮化物，且配置該氮化物以防止銅(copper)從該導電結構擴散。
  9. 一種半導體結構的製造方法，包括： 形成一凹入部分在一第一導電結構上方的一介電層中； 選擇性地沉積一阻擋層在該凹入部分的一底表面處； 沉積至少一阻障層在該凹入部分的一側壁上，其中該凹入部分的該底表面實質上沒有該至少一阻障層； 移除該阻擋層； 沉積至少一襯層在該至少一阻障層上方及在該凹入部分的該底表面上方，其中相較於在該凹入部分的該側壁處，該至少一襯層在該凹入部分的該底表面處更薄；以及 形成一第二導電結構在該凹入部分中的該至少一襯層上方，其中該第二導電結構藉由該至少一襯層電性連接到該第一導電結構。
  10. 如請求項9所述的製造方法，其中形成該凹入部分包括： 使用雙鑲嵌(dual damascene)製程形成該凹入部分，其中該凹入部分包括一第一部分及一第二部分，且相對於該第二部分，該第一部分在該介電層中較低。
  11. 如請求項9所述的製造方法，其中該至少一阻障層沉積在該介電層的一頂表面的至少一部分上。
  12. 如請求項11所述的製造方法，更包括： 從該介電層的該頂表面蝕刻該至少一阻障層。
  13. 如請求項9所述的製造方法，其中該至少一襯層沉積在該介電層的一頂表面的至少一部分上。
  14. 如請求項13所述的製造方法，更包括： 從該介電層的該頂表面蝕刻該至少一襯層。
  15. 如請求項9所述的製造方法，其中移除該阻擋層包括： 使用氫(hydrogen)或氨(ammonia)電漿蝕刻該阻擋層。
  16. 如請求項9所述的製造方法，其中形成該第二導電結構包括： 使一銅流入該凹入部分；以及 使用化學機械平面化(CMP)製程來平坦化該銅。
  17. 一種半導體裝置，包括： 在一第一介電層中的一第一凹入部分以及在一第二介電層中的一第二凹入部分，且該第二介電層在該第一介電層上方； 一第一導電結構，形成在該第一凹入部分中； 至少一襯層，具有在該第二凹入部分的一側壁處的一第一厚度及在該第二凹入部分的一底表面處的一第二厚度，且該第二厚度不大於該第一厚度的60%； 至少一阻障層，在該至少一襯層下方；以及 一第二導電結構，電性連接至該第一導電結構，並形成在該第二凹入部分中的該至少一襯層上，其中該至少一襯層物理上地接觸該第二導電結構。
  18. 如請求項17所述的半導體裝置，其中該第一導電結構包括一閘極導孔(gate via，VG)或一汲極導孔(drain via，VD)。
  19. 如請求項17所述的半導體裝置，其中該第一導電結構及該第二導電結構包括Mx互連，其中x代表整數。
  20. 如請求項17所述的半導體裝置，其中該至少一襯層的該第二厚度與在該第二導電結構上方的該第二凹入部分的該底表面的一部分相關，且在該第二介電層上方的該第二凹入部分的該底表面的一部分處的該至少一襯層的一第三厚度大約等於該第一厚度。
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