TW202412112A - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置可包括可形成於半導體裝置的後端區中的非揮發性記憶胞結構。非揮發性記憶胞結構可包括其中在閘極結構與字元線導電結構之間包括介電層的部分的浮置閘極結構。藉由介電層將閘極結構與字元線導電結構分隔開會使得閘極結構成為浮置閘極結構。此使得即使當自字元線導電結構移除電源時，電荷亦能夠選擇性地儲存於閘極結構上。非揮發性記憶胞結構與揮發性記憶胞結構一起設置於半導體裝置的後端區中，使得可在半導體裝置的後端區中執行高速存取及長期儲存。

Description

半導體裝置中的後端浮置閘極結構

記憶體裝置被廣泛用於各種應用中。記憶體裝置由多個記憶胞構成，所述多個記憶胞通常被佈置成多個列及多個行的陣列。一種類型的記憶胞包括動態隨機存取記憶體（dynamic random access memory，DRAM）胞元。在一些應用中，由於相對於例如靜態隨機存取記憶體（static random access memory，SRAM）胞元或另一種類型的記憶胞而言DRAM胞元的成本更低、面積更小且能夠保存更大量的資料，因此可選擇基於DRAM胞元的記憶體裝置，而非基於其它類型的記憶胞的記憶體裝置。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身指示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下」、「位於…下方」、「下部的」、「位於…上方」、「上部的」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

動態隨機存取記憶體（DRAM）記憶胞是通常包括與電容器串聯連接的電晶體的一種類型的揮發性記憶胞。此可被稱為一個電晶體-一個電容器（one transistor – one capacitor，1T-1C）DRAM胞元。1T-1C DRAM胞元中的電容器藉由選擇性地儲存電荷而用作儲存裝置。可藉由電晶體對電容器進行充電，且可藉由對電容器所儲存的電荷進行放電來感測儲存於電容器中的電荷量。1T-1C DRAM胞元所儲存的邏輯值（logical value）（例如，1值或0值）可與電容器所儲存的電荷量對應。

DRAM記憶胞陣列可實施於半導體裝置的後端區（有時被稱為後端製程（back end of line，BEOL）區）中。周邊電路系統可包括於DRAM記憶胞陣列之下，且可包括例如感測放大器電路、列解碼器電路（row decoder circuit）、行解碼器電路（column decoder circuit）及/或位址解碼器電路等電路。在DRAM記憶胞陣列之下包括周邊電路系統（此種配置可被稱為陣列下電路（circuit under array，CuA））可使得半導體裝置的水平大小能夠相對於在DRAM記憶胞陣列附近及/或周圍包括周邊電路系統的情況而言減小。

儘管DRAM記憶胞陣列可在半導體裝置的後端區中提供用於高速存取（caching）及其他功能的揮發性記憶體，然而由於DRAM的揮發性本質，當自半導體裝置移除電源時，DRAM記憶胞陣列中所儲存的資料會丟失。

在本文中闡述的一些實施方式中，半導體裝置可包括可形成於半導體裝置的後端區中的非揮發性記憶胞結構。非揮發性記憶胞結構可包括其中在閘極結構與字元線導電結構之間包括介電層的一部分的浮置閘極結構。藉由介電層將閘極結構與字元線導電結構分隔開會使閘極結構成為浮置閘極結構。此使得即使當自字元線導電結構移除電源時，電荷亦能夠選擇性地儲存於閘極結構上。非揮發性記憶胞結構與揮發性記憶胞結構（例如，DRAM記憶胞結構）一起設置於半導體裝置的後端區中，使得可在半導體裝置的後端區中執行高速存取及長期儲存。此外，非揮發性記憶胞結構與揮發性記憶胞結構可藉由相似的處理技術且在相同的操作中形成，而無需附加的遮罩步驟，此可降低形成非揮發性記憶胞結構的複雜性，且可對半導體裝置的後端處理成本及時間產生非常小的影響。另外，本文中闡述的浮置閘極結構可以串聯配置進行排列進而實施其中可基於浮置閘極結構的串聯電阻來獲得類比狀態的神經網路。

圖1是其中可實施本文中闡述的系統及/或方法的實例性環境100的圖。如圖1中所示，實例性環境100可包括多個半導體處理工具102至112及晶圓/晶粒運輸工具114。所述多個半導體處理工具102至112可包括沈積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍覆工具112及/或另一種類型的半導體處理工具。實例性環境100中所包括的工具可包括於半導體清潔室、半導體代工廠、半導體處理設施及/或製造設施等中。

沈積工具102是包括半導體處理腔室及能夠將各種類型的材料沈積至基底上的一或多個裝置的半導體處理工具。在一些實施方式中，沈積工具102包括能夠在基底（例如晶圓）上沈積光阻層的旋轉塗佈工具。在一些實施方式中，沈積工具102包括化學氣相沈積（chemical vapor deposition，CVD）工具，例如電漿增強型CVD（plasma-enhanced CVD，PECVD）工具、高密度電漿CVD（high-density plasma CVD，HDP-CVD）工具、亞大氣壓CVD（sub-atmospheric CVD，SACVD）工具、低壓CVD（low-pressure CVD，LPCVD）工具、原子層沈積（atomic layer deposition，ALD）工具、電漿增強型原子層沈積（plasma-enhanced atomic layer deposition，PEALD）工具或另一種類型的CVD工具。在一些實施方式中，沈積工具102包括物理氣相沈積（physical vapor deposition，PVD）工具（例如濺鍍工具或另一種類型的PVD工具）。在一些實施方式中，沈積工具102包括磊晶工具，所述磊晶工具被配置成藉由磊晶生長來形成裝置的層及/或區。在一些實施方式中，實例性環境100包括多種類型的沈積工具102。

曝光工具104是能夠將光阻層暴露於輻射源的半導體處理工具，所述輻射源例如為紫外（ultraviolet，UV）光源（例如，深UV光源、極紫外（extreme UV，EUV）光源及/或類似光源）、x射線源、電子束（electron beam，e-beam）源及/或類似者。曝光工具104可將光阻層暴露於輻射源，以將圖案自光罩轉移至光阻層。圖案可包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可包括用於形成半導體裝置的一或多個結構的圖案，可包括用於對半導體裝置的各個部分進行蝕刻的圖案及/或類似圖案。在一些實施方式中，曝光工具104包括掃描器、步進機（stepper）或類似類型的曝光工具。

顯影工具106是能夠對已暴露於輻射源的光阻層進行顯影以對自曝光工具104轉移至光阻層的圖案進行顯影的半導體處理工具。在一些實施方式中，顯影工具106藉由移除光阻層的未被暴露出的一些部分而使圖案顯影。在一些實施方式中，顯影工具106藉由移除光阻層的被暴露出的一些部分而使圖案顯影。在一些實施方式中，顯影工具106藉由使用化學顯影劑對光阻層的被暴露出的一些部分或未被暴露出的一些部分進行溶解而使圖案顯影。

蝕刻工具108是能夠對基底、晶圓或半導體裝置的各種類型的材料進行蝕刻的半導體處理工具。舉例而言，蝕刻工具108可包括濕式蝕刻工具、乾式蝕刻工具及/或類似工具。在一些實施方式中，蝕刻工具108包括填充有蝕刻劑的腔室，且將基底放置於腔室中達特定的時間段，以移除基底的一或多個部分的特定量。在一些實施方式中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來對基底的一或多個部分進行蝕刻，所述電漿蝕刻或電漿輔助蝕刻可能是有關於使用離子化氣體對所述一或多個部分進行等向性蝕刻或定向蝕刻。

平坦化工具110是能夠對晶圓或半導體裝置的各種層進行研磨或平坦化的半導體處理工具。舉例而言，平坦化工具110可包括對沈積材料或鍍覆材料的層或表面進行研磨或平坦化的化學機械平坦化（chemical mechanical planarization，CMP）工具及/或另一種類型的平坦化工具。平坦化工具110可利用化學力與機械力（例如，化學蝕刻與自由磨料研磨（free abrasive polishing））的組合來對半導體裝置的表面進行研磨或平坦化。平坦化工具110可利用磨料及腐蝕性化學漿料並結合研磨墊及扣環（retaining ring）（例如，通常具有較半導體裝置大的直徑）。研磨墊及半導體裝置可藉由動態研磨頭按壓於一起且藉由扣環固持於適當位置。動態研磨頭可利用不同的旋轉軸旋轉，以移除材料且弄平半導體裝置的任何不規則形貌，進而使半導體裝置變平或平坦。

鍍覆工具112是能夠利用一或多種金屬對基底（例如，晶圓、半導體裝置及/或類似裝置）或其一部分進行鍍覆的半導體處理工具。舉例而言，鍍覆工具112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如，錫-銀、錫-鉛及/或類似材料）電鍍裝置、及/或用於一或多種其他類型的導電材料、金屬及/或類似類型材料的電鍍裝置。

晶圓/晶粒運輸工具114包括行動機器人、機械臂、電車或軌道車、高架升降機運輸（overhead hoist transport，OHT）系統、自動材料處置系統（automated materially handling system，AMHS）及/或被配置成在半導體處理工具102至半導體處理工具112之間運輸基底及/或半導體裝置、被配置成在同一半導體處理工具的處理腔室之間運輸基底及/或半導體裝置、及/或被配置成將基底及/或半導體裝置運輸至其他位置（例如晶圓架、儲存室及/或類似位置）及自其他位置（例如晶圓架、儲存室及/或類似位置）運輸基底及/或半導體裝置的另一種類型的裝置。在一些實施方式中，晶圓/晶粒運輸工具114可為被配置成行進特定路徑及/或可半自動或自動操作的程式化裝置。在一些實施方式中，實例性環境100包括多個晶圓/晶粒運輸工具114。

舉例而言，晶圓/晶粒運輸工具114可包括於群集工具（cluster tool）或包括多個處理腔室的另一種類型的工具中，且可被配置成在所述多個處理腔室之間運輸基底及/或半導體裝置、在處理腔室與緩衝區域之間運輸基底及/或半導體裝置、在處理腔室與介面工具（interface tool）（例如裝備前端模組（equipment front end module，EFEM））之間運輸基底及/或半導體裝置、及/或在處理腔室與運輸載體（例如，前開式晶圓傳送盒（front opening unified pod，FOUP））之間運輸基底及/或半導體裝置等。在一些實施方式中，晶圓/晶粒運輸工具114可包括於多腔室（或群集）沈積工具102中，所述多腔室（或群集）沈積工具102可包括預清潔處理腔室（例如，用於自基底及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型的污染物或副產物）以及多種類型的沈積處理腔室（例如，用於對不同類型的材料進行沈積的處理腔室、用於執行不同類型的沈積操作的處理腔室）。在該些實施方式中，如本文中所述，晶圓/晶粒運輸工具114被配置成在沈積工具102的多個處理腔室之間運輸基底及/或半導體裝置，而不破壞或移除多個處理腔室之間及/或沈積工具102中的多個處理操作之間的真空（或至少局部真空）。

在一些實施方式中，半導體處理工具102至半導體處理工具112中的一或多者及/或晶圓/晶粒運輸工具114可執行本文中闡述的一或多個半導體處理操作。舉例而言，半導體處理工具102至半導體處理工具112中的一或多者及/或晶圓/晶粒運輸工具114可形成多個後端介電層；可在所述多個後端介電層中的第一後端介電層中形成導電結構；及/或可在所述多個後端介電層中的第二後端介電層及第三後端介電層中形成非揮發性記憶胞結構的閘極結構，其中閘極結構位於導電結構之上，且其中第二後端介電層的部分包括於導電結構與閘極結構之間。

作為另一實例，半導體處理工具102至半導體處理工具112中的一或多者及/或晶圓/晶粒運輸工具114可在半導體裝置中形成字元線導電結構；可在字元線導電結構之上形成第一介電層；可在第一介電層之上形成第二介電層；可在字元線導電結構之上形成凹槽，所述凹槽穿過第二介電層且進入第一介電層中，使得第一介電層的部分保留於字元線導電結構之上；可在凹槽中形成半導體裝置的非揮發性記憶胞結構的閘極結構，使得第一介電層的所述部分包括於閘極結構與字元線導電結構之間；可在閘極結構之上形成非揮發性記憶胞結構的閘極介電層；可在閘極介電層之上形成非揮發性記憶胞結構的通道層；及/或可在通道層之上形成非揮發性記憶胞結構的多個源極/汲極區。

作為另一實例，半導體處理工具102至半導體處理工具112中的一或多者及/或晶圓/晶粒運輸工具114可形成串聯連接的多個浮置閘極結構，所述多個浮置閘極結構包括相應的多個閘極結構及閘極介電層，相應的多個閘極結構包括於所述多個浮置閘極結構中的每一者中，閘極介電層在相應的多個閘極結構之上連續地延伸；可形成在閘極介電層之上連續地延伸的通道層；可形成多個字元線導電結構，其中所述多個字元線導電結構中的每一者與相應的多個閘極結構中的一者電性耦合；及/或可在相應的多個閘極結構與所述多個字元線導電結構之間形成介電層。

圖1中所示的裝置的數目及佈置是作為一或多個實例提供。實際上，與圖1中所示的裝置相比，可能存在附加的裝置、更少的裝置、不同的裝置或不同佈置的裝置。此外，圖1中所示的二或更多個裝置可在單個裝置內實施，或者圖1中所示的單個裝置可被實施為多個分佈的裝置。附加地或作為另外一種選擇，實例性環境100的一組裝置（例如，一或多個裝置）可執行被闡述為由實例性環境100的另一組裝置執行的一或多個功能。

圖2是本文中闡述的實例性半導體裝置200的圖。具體而言，圖2示出半導體裝置200的後端區或BEOL區。

如圖2中所示，半導體裝置200的後端區中可包括有揮發性記憶體陣列202a及非揮發性記憶體陣列202b。揮發性記憶體陣列202a與非揮發性記憶體陣列202b可藉由位於揮發性記憶體陣列202a與非揮發性記憶體陣列202b之間的非陣列區204而實體隔離及/或電性隔離。

如圖2中所示，揮發性記憶體陣列202a及非揮發性記憶體陣列202b可包括於半導體裝置200的一或多個後端層中。後端介電層可包括介電層206（例如，層間介電（interlayer dielectric，ILD）層）、位於介電層206之上及/或上的介電層208（例如，蝕刻終止層（etch stop layer，ESL））、位於介電層208之上及/或上的介電層210（例如，另一ILD層）、位於介電層210之上及/或介電層210上的介電層212（例如，另一ESL）、以及位於介電層212之上及/或上的介電層214（例如，另一ILD層）等。在一些實施方式中，介電層206至介電層214中的一或多者可包括多個層。舉例而言，介電層210可包括多個ILD層。

介電層206、介電層210及介電層214可各自包含一或多種低介電常數（低k）介電材料，例如氧化矽（SiO _x）、經氟摻雜的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）及/或另一低介電常數介電材料。介電層208及介電層212可各自包含一或多種高介電常數（高k）介電材料，以相對於介電層206、介電層210及介電層214提供蝕刻選擇性。高介電常數介電材料的實例包括介電常數大於氧化矽的介電常數（近似3.6）的介電材料，例如氧化鋁（AlO _x）、碳氮化矽（SiCN）及/或氮化矽（Si _xN _y）等。

揮發性記憶體陣列202a可在半導體裝置200的後端介電層中包括多個揮發性記憶胞結構216。揮發性記憶胞結構216可包括DRAM記憶胞結構及/或另一種類型的揮發性記憶胞結構。在其中揮發性記憶胞結構216包括DRAM記憶胞結構的實作方式中，揮發性記憶胞結構216可包括電晶體結構218及電容器結構220。電容器結構220可被配置成選擇性地儲存與揮發性記憶胞結構216所儲存的邏輯值（例如，1值或0值）對應的電荷。電晶體結構218可被配置成選擇性地控制對電容器結構220的存取。舉例而言，可啟用電晶體結構218以使得電荷能夠經由電晶體結構218而被提供至電容器結構220。作為另一實例，可去啟用（deactivated）電晶體結構218以使得電荷能夠被儲存於電容器結構220中（例如，保留於電容器結構220中）。作為再一實例，可啟用電晶體結構218以執行「讀取」操作，在「讀取」操作中，藉由電晶體結構218對電容器結構220中所儲存的電荷進行放電並對所述電荷進行量測。

如圖2中所示，揮發性記憶胞結構216可在電晶體結構218下方及/或電晶體結構218之下的介電層206中包括字元線導電結構222。字元線導電結構222亦可被稱為存取線導電結構、選擇線導電結構，位址線導電結構（address line conductive structure）及/或列線導電結構（row line conductive structure）等。字元線導電結構222可被配置成向電晶體結構218的閘極結構224選擇性地提供電壓或電流，以執行與揮發性記憶胞結構216相關聯的存取操作。字元線導電結構222可包括溝渠、通孔、金屬線、金屬化層及/或其他類型的導電結構。字元線導電結構222可包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅（Cu）、鈷（Co）、釕（Ru）、鈦（Ti）、鎢（W）、金（Au）及/或銀（Ag）等。

電晶體結構218的閘極結構224可位於字元線導電結構222之上及/或字元線導電結構222上。具體而言，閘極結構224與字元線導電結構222可直接實體接觸，使得可將電流或電壓自字元線導電結構222直接施加至閘極結構224。閘極結構224亦可包括於介電層208及介電層210中。閘極結構224可包括由位於閘極電極226與字元線導電結構222之間的一或多個襯墊層228所環繞的閘極電極226。閘極電極226可包含多晶矽（polysilicon）（例如，多晶形矽（polycrystalline silicon））、一或多種導電材料、一或多種高介電常數材料及/或其組合。襯墊層228可包括黏合襯墊（例如，包括以促進閘極電極226與介電層208及介電層210之間的黏合的襯墊）、障壁層（例如，包括以減少閘極電極226的材料擴散至介電層208及介電層210中及/或字元線導電結構222中或使所述擴散最小化的層）、及/或另一種類型的襯墊層。

閘極介電層230可包括於閘極結構224之上及/或閘極結構224上。閘極介電層230亦可包括於介電層210中。在一些實施方式中，每一電晶體結構218皆包括獨立的閘極介電層230。在一些實施方式中，揮發性記憶體陣列202a中的二或更多個電晶體結構218共享同一閘極介電層230。換言之，閘極介電層230可在多個電晶體結構218的閘極結構224上延伸及/或跨越所述多個電晶體結構218的閘極結構224。閘極介電層230可包含一或多種介電材料，包括高介電常數（高k）材料，例如矽酸鉿（HfO _xSi）、矽酸鋯（ZrSiO _x）、氧化鉿（HfO _x）及/或氧化鋯（ZrO _x）等。

每一電晶體結構218皆可包括位於閘極介電層230之上及/或閘極介電層230上的通道層232。通道層232可包含一或多種半導體材料，例如矽（Si）、鍺（Ge）、經摻雜的矽、經摻雜的鍺、氧化銦鋅（InZnO）、氧化銦錫（InSnO）、氧化鋅（In _xO _y，例如In ₂O ₃）、氧化鎵（Ga _xO _y，例如Ga ₂O ₃）、氧化銦鎵鋅（InGaZnO）、氧化鋅（ZnO）、鋅氧化鋁（Al _xO _yZn _z，例如Al ₂O ₅Zn ₂），經鋁摻雜的氧化鋅、氧化鈦（TiO _x）、III-V族半導體材料及/或半導體材料的組合（例如，合金或堆疊層）等。此使得能夠基於施加至閘極結構224的電流或電壓而在通道層232中選擇性地形成導電通道。

源極/汲極區234及源極/汲極區236可包括於通道層232之上及/或通道層232上。端視上下文而定，本文中所使用的源極/汲極區可指源極區、汲極區或者源極區及汲極區兩者。源極/汲極區234及源極/汲極區236可與通道層232電性耦合，使得選擇性地容許電流經由通道層232而在源極/汲極區234與源極/汲極區236之間流動。源極/汲極區234及源極/汲極區236可各自包含一或多種半導體材料，例如矽（Si）、鍺（Ge）、經摻雜的矽及/或經摻雜的鍺等。

源極/汲極區234及源極/汲極區236可分別與內連線結構耦合。舉例而言，源極/汲極區234可與位於源極/汲極區234之上及/或源極/汲極區234上的內連線結構238耦合。內連線結構238可將源極/汲極區234與位元線導電結構240電性耦合。位元線導電結構240亦可被稱為行線導電結構（column line conductive structure）。位元線導電結構240可位於內連線結構238之上及/或內連線結構238上，且可被配置成經由電晶體結構218選擇性地自電容器結構220接收電流或者向電容器結構220提供電流。

作為另一實例，源極/汲極區236可與位於源極/汲極區236之上及/或源極/汲極區236上的內連線結構242耦合。在圖2中，內連線結構242位於位元線導電結構240的後面且不與位元線導電結構240實體接觸。內連線結構242將源極/汲極區236與電容器結構220電性耦合。

內連線結構238及內連線結構242以及位元線導電結構240可各自包括通孔、插塞、溝渠、雙鑲嵌結構（dual damascene structure）及/或另一種類型的導電結構。內連線結構238及內連線結構242以及位元線導電結構240可各自包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅（Cu）、鈷（Co）、釕（Ru）、鈦（Ti）、鎢（W）、金（Au）及/或銀（Ag）等。

電容器結構220可包括在電容器結構220的高度與電容器結構220的寬度或臨界尺寸（critical dimension，CD）之間具有相對高的縱橫比的深溝渠電容器（deep trench capacitor，DTC）結構。電容器結構220可包括側壁244及與側壁244連接的底表面246。電容器結構220可在電容器結構220的底表面246處與內連線結構242耦合。電容器結構220可位於介電層212及介電層214中，電容器結構220的底部延伸穿過介電層212，使得底表面246位於介電層212中。

如圖2中進一步所示，電容器結構220可包括多個層，例如位於側壁244及底表面246之上及/或側壁244及底表面246上的導電層248、位於導電層248之上及/或導電層248上的介電層250、以及位於介電層250之上及/或介電層250上的另一導電層252。導電層248及導電層252可對應於電容器結構220的多個電導體，而介電層250可對應於所述電導體之間的介電介質，藉此使得電荷能夠基於多個電導體之間的電場而儲存於電容器結構220中。電容器結構220的深溝渠結構使得導電層248的表面積及導電層252的表面積能夠增大，而電容器結構220的水平覆蓋區的增大量則非常小，此會增大電容器結構220的電容儲存容量。

接地導電結構254可包括於電容器結構220之上及/或電容器結構220上。接地導電結構254可包括通孔、插塞、溝渠、雙鑲嵌結構及/或其他類型的導電結構。接地導電結構254可被配置為用於揮發性記憶胞結構216的電性接地點（electrical ground）。接地導電結構254可包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅（Cu）、鈷（Co）、釕（Ru）、鈦（Ti）、鎢（W）、金（Au）及/或銀（Ag）等。

如圖2中進一步所示，非揮發性記憶體陣列202b可包括多個非揮發性記憶胞結構256。非揮發性記憶胞結構256可被配置成將電荷（對應於邏輯值（例如1值或0值））選擇性地儲存於浮置閘極結構中。

如圖2中所示，非揮發性記憶胞結構256可與介電層206中所包括的字元線導電結構258電性耦合。非揮發性記憶胞結構256可包括位於字元線導電結構258之上的閘極結構260。閘極結構260可被稱為浮置閘極結構，乃因閘極結構260與字元線導電結構258不直接（或實體）連接。相反地，介電層208（例如，ESL）的部分262位於閘極結構260與字元線導電結構258之間。藉由此種方式，閘極結構260與字元線導電結構258間隔開。當自字元線導電結構258移除電壓或電流時，閘極結構260與字元線導電結構258之間的間隙使得電荷能夠留存於或儲存於閘極結構260的閘極電極264中。介電層208的高介電常數介電材料可經由部分262在閘極結構260與字元線導電結構258之間提供低的電流洩漏。

閘極電極264由位於閘極電極264與介電層208及介電層210之間的一或多個襯墊層266環繞。閘極電極264可包含多晶矽（例如，多晶形矽）、一或多種導電材料、一或多種高介電常數材料及/或其組合。襯墊層266可包括黏合襯墊（例如，包括以促進閘極電極264與介電層208及介電層210之間的黏合的襯墊）、障壁層（例如，包括以減少閘極電極264的材料擴散至介電層208及介電層210中或使所述擴散最小化的層）及/或另一種類型的襯墊層。

閘極介電層268可包括於閘極結構260之上及/或閘極結構260上。閘極介電層268可包括於介電層210中。在一些實施方式中，每一非揮發性記憶胞結構256皆包括獨立的閘極介電層268。在一些實施方式中，非揮發性記憶體陣列202b中的二或更多個非揮發性記憶胞結構256共享同一閘極介電層268。換言之，閘極介電層268可在多個非揮發性記憶胞結構256的閘極結構260上延伸及/或跨越所述多個非揮發性記憶胞結構256的閘極結構260。閘極介電層268可包含一或多種介電材料，包括高介電常數材料，例如矽酸鉿（HfO _xSi）、矽酸鋯（ZrSiO _x）、氧化鉿（HfO _x）及/或氧化鋯（ZrO _x）等。

每一非揮發性記憶胞結構256皆可包括位於閘極介電層268之上及/或閘極介電層268上的通道層270。通道層270可包含一或多種半導體材料，例如矽（Si）、鍺（Ge）、經摻雜的矽及/或經摻雜的鍺等。此使得能夠基於施加至閘極結構260的電流或電壓而在通道層270中選擇性地形成導電通道。

源極/汲極區272及源極/汲極區274可包括於通道層270之上及/或通道層270上。源極/汲極區272及源極/汲極區274可與通道層270電性耦合，使得選擇性地容許電流經由通道層270而在源極/汲極區272與源極/汲極區274之間流動。源極/汲極區272及源極/汲極區274可各自包含一或多種半導體材料，例如矽（Si）、鍺（Ge）、經摻雜的矽及/或經摻雜的鍺等。

源極/汲極區272及源極/汲極區274可分別與內連線結構耦合。舉例而言，源極/汲極區272可與位於源極/汲極區272之上及/或源極/汲極區272上的內連線結構276耦合。內連線結構276可將源極/汲極區272與位元線導電結構278電性耦合。位元線導電結構278可位於內連線結構276之上及/或內連線結構276上。

作為另一實例，源極/汲極區274可與位於源極/汲極區274之上及/或源極/汲極區274上的內連線結構280耦合。在圖2中，內連線結構280位於位元線導電結構278的後面且不與位元線導電結構278實體接觸。內連線結構280將源極/汲極區274與選擇線導電結構282電性耦合。位元線導電結構278及選擇線導電結構282被配置成使得非揮發性記憶胞結構256能夠選擇性地被程式化（programmed）或抹除（erased）。

內連線結構276及內連線結構280、位元線導電結構278以及選擇線導電結構282可各自包括通孔、插塞、溝渠、雙鑲嵌結構及/或另一種類型的導電結構。內連線結構276及內連線結構280、位元線導電結構278以及選擇線導電結構282可各自包含一或多種導電材料，例如一或多種金屬、一或多種金屬合金及/或一或多種其他類型的導電材料。實例包括銅（Cu）、鈷（Co）、釕（Ru）、鈦（Ti）、鎢（W）、金（Au）及/或銀（Ag）等。

如上所述，圖2是作為實例提供。其他實例可能不同於針對圖2所闡述的實例。

圖3是本文中闡述的半導體裝置200的實例性實施方式300的圖。具體而言，實例性實施方式300包括半導體裝置200的揮發性記憶體陣列202a中的揮發性記憶胞結構216的操作的實例性實施方式、以及半導體裝置200的非揮發性記憶體陣列202b中的非揮發性記憶胞結構256的操作的實例性實施方式。

如圖3中所示，揮發性記憶胞結構216的電容器結構220可選擇性地儲存與揮發性記憶胞結構216所儲存的邏輯值對應的電荷302。舉例而言，處於第一電壓的電荷302可對應於1值，而在電容器結構220中不存在電荷302可對應於處於0值的第二電壓。位元線導電結構240與電容器結構220之間的流動路徑304可使得揮發性記憶胞結構216能夠選擇性地被程式化（例如，寫入）、讀取或抹除。

舉例而言，可自位元線導電結構240將電荷302提供至電容器結構220，以將邏輯值寫入至揮發性記憶胞結構216。此處，電荷302沿流動路徑304自位元線導電結構240橫穿內連線結構238，橫穿源極/汲極區234，橫穿電晶體結構218的通道層232，橫穿源極/汲極區236，且橫穿內連線結構242，進而到達電容器結構220。可自字元線導電結構222向閘極結構224施加電流或電壓，使得電荷302能夠流動穿過通道層232。此外，可向位元線導電結構240施加電壓，使得導電層248上的電位（electrical potential）相對於導電層252上的電位（接地至0伏）而言大，以便於經由電晶體結構218對電容器結構220進行充電。

為讀取或抹除揮發性記憶胞結構216所儲存的邏輯值，可自字元線導電結構222向閘極結構224施加電流或電壓，以使得電荷302能夠流動穿過通道層232。可自位元線導電結構240移除電壓，使得電荷302沿流動路徑304自電容器結構220經由電晶體結構218流動至位元線導電結構240。

對於非揮發性記憶體陣列202b中的非揮發性記憶胞結構256而言，電荷306可選擇性地儲存於閘極結構260中。為將電荷306儲存於閘極結構260中，位元線導電結構278可連接至電性接地點，使得位元線導電結構278上的電位近似為0伏。可向字元線導電結構258及選擇線導電結構282施加電壓。選擇線導電結構282上的電位可相對於位元線導電結構278上的電位而言大，以便於電子沿流動路徑308進行流動。此外，字元線導電結構258上的電位可相對於位元線導電結構278上的電位及選擇線導電結構282上的電位而言大，以便於電子隧穿過閘極介電層268且進入閘極結構260中。

為移除閘極結構260中的電荷306，可將字元線導電結構258連接至電性接地點，使得字元線導電結構258上的電位近似為0伏。可向位元線導電結構278及選擇線導電結構282施加電壓，使得位元線導電結構278上的電位及選擇線導電結構282上的電位相對於字元線導電結構258上的電位而言大，以便於電子隧穿過閘極介電層268且離開閘極結構260。

選擇性地儲存於閘極結構260中的電荷306會直接影響非揮發性記憶胞結構256的臨限電壓（threshold voltage）（V _t）。當閘極結構260中未儲存電荷306時，臨限電壓低，此意味著在通道層270中形成可供電子在源極/汲極區272與源極/汲極區274之間傳播的導電通道所需要的臨限電壓相對低。此使得為獲得可自非揮發性記憶胞結構256讀取的臨限源極至汲極電流（threshold source to drain current）（I _DS）量值而需要的電壓相對低。相反地，若閘極結構260中儲存有電荷306，則為在通道層270中形成可供電子在源極/汲極區272與源極/汲極區274之間傳播的導電通道而需要的臨限電壓相對較高（例如，相對於當閘極結構260中未儲存電荷306時的臨限電壓而言）。此會使得為獲得可自非揮發性記憶胞結構256讀取的臨限源極至汲極電流（I _DS）量值而需要的電壓相對高。因閘極結構260中是否儲存有電荷306而造成的臨限電壓的差異可使得不同的邏輯值能夠選擇性地儲存於非揮發性記憶胞結構256中。舉例而言，低臨限電壓可對應於0值，而高臨限電壓可對應於1值。

如上所述，圖3是作為實例提供。其他實例可能不同於針對圖3所闡述的實例。

圖4A及圖4B是本文中闡述的半導體裝置200的實例性實施方式400的圖。圖4A及圖4B包括半導體裝置200的剖視圖。圖4A示出半導體裝置200的揮發性記憶體陣列202a中的揮發性記憶胞結構216的電晶體結構218的實例性尺寸。圖4B示出半導體裝置200的非揮發性記憶體陣列202b中的非揮發性記憶胞結構256的實例性尺寸。

如圖4A中所示，電晶體結構218的實例性尺寸可包括電晶體結構218的閘極結構224的寬度W1。寬度W1可被稱為閘極結構224的底部臨界尺寸。寬度W1可在半導體裝置200中位於可與半導體裝置200中的與橫越源極/汲極區234及源極/汲極區236的水平方向對應的方向 y上。在一些實施方式中，寬度W1可包括於近似30奈米至近似200奈米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖4A中進一步所示，電晶體結構218的另一實例性尺寸可包括電晶體結構218的閘極結構224的高度H1。高度H1可在半導體裝置200中位於可與半導體裝置200中的垂直方向對應的方向 z上。在一些實施方式中，高度H1包括於近似200埃至近似1000埃的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖4B中所示，非揮發性記憶胞結構256的實例性尺寸可包括非揮發性記憶胞結構256的閘極結構260的寬度W2。寬度W2可被稱為閘極結構260的底部臨界尺寸。寬度W2可在半導體裝置200中位於可與半導體裝置200中的與橫越源極/汲極區272及源極/汲極區274的水平方向對應的方向 y上。在一些實施方式中，寬度W2包括於近似20奈米至近似190奈米的範圍內，以便於使介電層208蝕刻不足（under etching）進而將閘極結構260形成為浮置閘極結構。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖4B中進一步所示，非揮發性記憶胞結構256的另一實例性尺寸可包括非揮發性記憶胞結構256的閘極結構260的高度H2。高度H2可在半導體裝置200中位於可與半導體裝置200中的垂直方向對應的方向 z上。在一些實施方式中，高度H2包括於近似200埃至近似1000埃的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

電晶體結構218的閘極結構224的寬度W1可相對於非揮發性記憶胞結構256的閘極結構260的寬度W2而言大。閘極結構260的寬度W2可相對於閘極結構224的寬度W1而言小，以使得能夠形成閘極結構260，進而使得介電層208的部分262保持於閘極結構260與字元線導電結構258之間。如本文中所述，閘極結構260的較小寬度W2會導致形成其中欲形成有閘極結構260的蝕刻不足產生的凹槽，藉此留下介電層208的位於字元線導電結構258的上方及/或字元線導電結構258之上的部分262。

如圖4B中進一步所示，非揮發性記憶胞結構256的另一實例性尺寸可包括字元線導電結構258與非揮發性記憶胞結構256中的閘極結構260之間的距離D1。距離D1可對應於介電層208的位於字元線導電結構258與閘極結構260之間的部分262的剩餘厚度。距離D1可在半導體裝置200中位於可與半導體裝置200中的垂直方向對應的方向 z上。在一些實施方式中，距離D1包括於近似30埃至近似100埃的範圍內，以達成閘極結構260的足夠低的電流洩漏，同時達成非揮發性記憶胞結構256的足夠高的寫入速度。然而，所述範圍的其他值亦處於本揭露的範圍內。

如上所述，圖4A及圖4B是作為實例提供。其他實例可能不同於針對圖4A及圖4B所闡述的實例。

圖5A及圖5B是本文中闡述的半導體裝置200的實例性實施方式的圖。圖5A及圖5B包括半導體裝置200的俯視圖。圖5A示出其中非揮發性記憶胞結構256被配置成使得半導體裝置200的揮發性記憶體陣列202a中能夠包括高密度的非揮發性記憶胞結構256的實例性實施方式500的實例性尺寸。圖5B示出其中非揮發性記憶胞結構256被配置成使得能夠對半導體裝置200的揮發性記憶體陣列202a中的非揮發性記憶胞結構256使用低程式化電壓的實例性實施方式502的實例性尺寸。

一般而言，圖5A中的實例性實施方式500中的非揮發性記憶胞結構256的字元線導電結構258及閘極結構260的大小相對於圖5B中的實例性實施方式502中的非揮發性記憶胞結構256的字元線導電結構258及閘極結構260而言小。圖5A中的實例性實施方式500中的非揮發性記憶胞結構256的字元線導電結構258及閘極結構260的較小大小使得欲包括於非揮發性記憶體陣列202b中的非揮發性記憶胞結構256的密度相對於圖5B中的實例性實施方式502而言大。圖5B中的實例性實施方式502中的非揮發性記憶胞結構256的字元線導電結構258及閘極結構260的大小相對於圖5A中的實例性實施方式500中的非揮發性記憶胞結構256的字元線導電結構258及閘極結構260而言大。圖5B中的實例性實施方式502中的非揮發性記憶胞結構256的字元線導電結構258及閘極結構260的較大大小為字元線導電結構258與閘極結構260之間的電子隧穿提供更大的表面積，此進而使得相對於圖5A中的實例性實施方式500而言可使用更小的程式化電壓。

如圖5A中所示，非揮發性記憶胞結構256的實例性尺寸可包括非揮發性記憶胞結構256的字元線導電結構259的寬度W3。寬度W3可在半導體裝置200中位於可與半導體裝置200中的與橫越源極/汲極區272及源極/汲極區274的水平方向對應的 y方向上。在一些實施方式中，寬度W3可包括於近似20奈米至近似100奈米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖5A中進一步所示，非揮發性記憶胞結構256的實例性尺寸可包括非揮發性記憶胞結構256的閘極結構260的長度L1。長度L1可在半導體裝置200中位於可與半導體裝置200中的沿字元線導電結構258的水平方向對應的方向 x上。在一些實施方式中，長度L1包括於近似50奈米至近似200奈米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖5A中進一步所示，非揮發性記憶胞結構256的實例性尺寸可包括閘極結構260的自對應的通道層270的下面向外延伸的長度L2。長度L2可在半導體裝置200中位於可與半導體裝置200中的沿字元線導電結構258的水平方向對應的 x方向上。在　於近似5奈米至近似50奈米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖5B中所示，非揮發性記憶胞結構256的實例性尺寸可包括非揮發性記憶胞結構256的字元線導電結構258的寬度W4。寬度W4可在半導體裝置200中位於可與半導體裝置200中的與橫越源極/汲極區272及源極/汲極區274的水平方向對應的 y方向上。在一些實施方式中，寬度W4包括於近似30奈米至近似110奈米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。寬度W4可相對於寬度W3而言大。

如圖5B中進一步所示，非揮發性記憶胞結構256的實例性尺寸可包括非揮發性記憶胞結構256的閘極結構260的長度L3。長度L3可在半導體裝置200中位於可與半導體裝置200中的沿字元線導電結構258的水平方向對應的方向 x上。在一些實施方式中，長度L3包括於近似80奈米至近似230奈米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。長度L3可相對於長度L1而言大。

如圖5B中進一步所示，非揮發性記憶胞結構256的實例性尺寸可包括閘極結構260的自對應的通道層270的下面向外延伸的長度L4。長度L4可在半導體裝置200中位於可與半導體裝置200中的沿字元線導電結構258的水平方向對應的方向 x上。在一些實施方式中，長度L4包括於近似10奈米至近似60奈米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。長度L4可相對於長度L2而言大。

如上所述，圖5A及圖5B是作為實例提供。其他實例可能不同於針對圖5A及圖5B所闡述的實例。

圖6A至圖6M是本文中闡述的實例性實施方式600的圖。實例性實施方式600可包括用於在半導體裝置200的後端區中形成揮發性記憶體陣列202a及非揮發性記憶體陣列202b的實例性製程。

如圖6A中所示，可形成介電層206。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積介電層206。

如圖6A中進一步所示，可在揮發性記憶體陣列202a中的介電層206中形成多個字元線導電結構222。此外，可在非揮發性記憶體陣列202b中的介電層206中形成多個字元線導電結構258。

在一些實施方式中，使用光阻層中的圖案在介電層206中形成多個凹槽。在該些實施方式中，沈積工具102在介電層206上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108向介電層206中進行蝕刻以形成多個凹槽。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝除劑、電漿灰化及/或另一種技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成多個凹槽的替代技術。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽中沈積多個字元線導電結構222及多個字元線導電結構258。在一些實施方式中，平坦化工具110可在多個字元線導電結構222及多個字元線導電結構258被沈積之後執行CMP操作以對多個字元線導電結構222及多個字元線導電結構258進行平坦化。

如圖6B中所示，可在介電層206之上及/或介電層206上以及多個字元線導電結構222及多個字元線導電結構258之上及/或多個字元線導電結構222及多個字元線導電結構258上形成介電層208。此外，可在介電層208之上及/或介電層208上形成介電層210（或介電層210的一部分）。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積介電層208及介電層210。

如圖6B中進一步所示，可在揮發性記憶體陣列202a中的介電層208及介電層210中及/或穿過揮發性記憶體陣列202a中的介電層208及介電層210形成多個凹槽602。相似地，可在非揮發性記憶體陣列202b中的介電層208及介電層210中及/或穿過非揮發性記憶體陣列202b中的介電層208及介電層210形成多個凹槽604。

具體而言，可在多個字元線導電結構222之上形成多個凹槽602。可將多個凹槽602形成為完全地穿過介電層208及介電層210，使得多個字元線導電結構222的頂表面經由多個凹槽602而被暴露出。可在多個字元線導電結構258之上形成多個凹槽604。不同於凹槽602，可將多個凹槽604形成為完全地穿過介電層210且進入介電層208的部分中（例如，不完全穿過介電層208），使得多個字元線導電結構258的頂表面不會經由多個凹槽604而被暴露出。相反地，介電層208的部分262保留於多個字元線導電結構258的頂表面之上。

在一些實施方式中，在相同的蝕刻操作中（或在同一組蝕刻操作中）形成多個凹槽602與多個凹槽604，而無需使用附加的遮罩。此會降低在半導體裝置200的後端區中形成揮發性記憶體陣列202a及非揮發性記憶體陣列202b兩者的半導體處理成本及複雜性。可將凹槽604形成為相對於凹槽602的寬度W1而言具有小的寬度W2，此會導致凹槽604的蝕刻不足。之所以發生蝕刻不足，是由於凹槽604中的可由蝕刻劑接觸並移除材料的表面積的量相對於凹槽602而言小。此使得凹槽604中的蝕刻速率相對於凹槽602而言慢。凹槽602中的蝕刻速率較快使得凹槽602能夠被完全地蝕刻穿過介電層208及介電層210。介電層208的厚度可包括於近似60埃至近似500埃的範圍內，而介電層208的部分262的厚度可包括於近似30埃至近似150埃的範圍內。然而，該些範圍的其他值亦處於本揭露的範圍內。

在一些實施方式中，使用光阻層中的圖案在介電層208及介電層210中形成多個凹槽602及多個凹槽604。在該些實施方式中，沈積工具102在介電層210上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層的一些部分進行顯影且移除光阻層的所述一些部分以暴露出圖案。蝕刻工具108向介電層208及介電層210中進行蝕刻以形成多個凹槽602及多個凹槽604。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的其剩餘部分（例如，使用化學剝除劑、電漿灰化及/或另一種技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成多個凹槽602及多個凹槽604的替代技術。

如圖6C中所示，可在揮發性記憶體陣列202a中的多個字元線導電結構222之上的多個凹槽602中形成多個閘極結構224。此外，可在非揮發性記憶體陣列202b中的多個字元線導電結構258之上的多個凹槽604中形成多個閘極結構260。在多個字元線導電結構222上直接形成多個閘極結構224，使得多個閘極結構224與多個字元線導電結構222直接實體接觸。在介電層208的部分262上形成多個閘極結構260，使得多個閘極結構260與多個字元線導電結構258不直接實體接觸，而是藉由介電層208的部分262而被分隔開或間隔開。

為形成多個閘極結構224，沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽602中沈積襯墊層228。沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽602中的襯墊層228之上及/或凹槽602中的襯墊層228上沈積閘極電極226。

為形成多個閘極結構260，沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽604中沈積襯墊層266。沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽604中的襯墊層266之上及/或多個凹槽604中的襯墊層266上沈積閘極電極264。

如圖6D中所示，可在介電層210之上及/或介電層210上以及多個閘極結構224及多個閘極結構260之上及/或多個閘極結構224及多個閘極結構260上形成多個層。舉例而言，可在介電層210之上及/或介電層210上以及多個閘極結構224及多個閘極結構260之上及/或多個閘極結構224及多個閘極結構260上形成介電層606。作為另一實例，可在介電層606之上及/或介電層606上形成通道材料層608。作為另一實例，可在通道材料層608之上及/或通道材料層608上形成介電層610。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積介電層606、通道材料層608及介電層610。

如圖6E中進一步所示，可執行蝕刻操作以移除通道材料層608的部分及介電層610的部分，以自通道材料層608形成多個通道層232及多個通道層270。多個通道層232可形成於多個閘極結構224之上，且多個通道層270可形成於多個閘極結構260之上。

在一些實施方式中，使用光阻層中的圖案來形成多個通道層232及多個通道層270。在該些實施方式中，沈積工具102在介電層610上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻穿過介電層610且穿過通道材料層608。通道材料層608的位於多個閘極結構224之上的剩餘部分對應於多個通道層232，而通道材料層608的位於多個閘極結構260之上的剩餘部分則對應於多個通道層270。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成多個通道層232及多個通道層270的替代技術。

在一些實施方式中，通道層232的厚度及通道層270的厚度包括於近似3奈米至近似15奈米的範圍內，以達成足夠高的電流，同時達成足夠的閘極控制及足夠低的漏電流。然而，所述範圍的其他值亦處於本揭露的範圍內。在一些實施方式中，通道層232與通道層270被形成為不同的厚度。在一些實施方式中，通道層232的寬度及通道層270的寬度包括於近似30奈米至近似300奈米的範圍內。在一些實施方式中，通道層232的寬度包括於近似30奈米至近似200奈米的範圍內，而通道層270的寬度包括於近似20奈米至近似190奈米的範圍內。然而，該些範圍的其他值亦處於本揭露的範圍內。在一些實施方式中，多個電晶體結構218之間的間距與多個非揮發性記憶胞結構256之間的間距是相同的間距。在一些實施方式中，多個電晶體結構218之間的間距與多個非揮發性記憶胞結構256之間的間距是不同的間距。在一些實施方式中，多個非揮發性記憶胞結構256之間的間距包括於近似10奈米至近似500奈米的範圍內，以在多個非揮發性記憶胞結構256之間達成足夠的隔離，同時在半導體裝置200中達成足夠高密度的非揮發性記憶胞結構256。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖6F中所示，可在揮發性記憶體陣列202a及非揮發性記憶體陣列202b中沈積用於介電層610的附加的介電材料。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積用於介電層610的附加的介電材料。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層610進行平坦化。

蝕刻工具108可對介電層610的部分及介電層606的部分進行回蝕（etch back）以界定非陣列區204。回蝕會使得在揮發性記憶體陣列202a中形成閘極介電層230且在非揮發性記憶體陣列202b中形成閘極介電層268。在半導體裝置的後端區中可相對不常使用高介電常數介電材料。在與半導體裝置200的後端區相關聯的一或多個後續製程中，非陣列區204中殘留的高介電常數介電材料可能會導致半導體處理工具102至半導體處理工具112中的一或多者受到污染。因此，蝕刻工具108可移除介電層606的位於非陣列區204中的部分，以降低非陣列區204中的高介電常數介電質污染的可能性。

如圖6G中所示，可在半導體裝置中沈積附加的介電材料。附加材料、介電層210與介電層610的組合可被稱為介電層210。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積附加的介電材料。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層210進行平坦化。

如圖6G中進一步所示，可在介電層210中將多個凹槽612形成於多個通道層232之上且形成為到達多個通道層232。可在介電層210中將多個凹槽614形成於多個通道層270之上且形成為到達多個通道層270。在一些實施方式中，使用光阻層中的圖案在介電層210中形成多個凹槽612及多個凹槽614。在該些實施方式中，沈積工具102在介電層210上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻至介電層210中以形成多個凹槽612及多個凹槽614。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成多個凹槽612及多個凹槽614的替代技術。

如圖6H中所示，可在多個凹槽612中形成源極/汲極區234及源極/汲極區236。源極/汲極區234及源極/汲極區236可與多個通道層232耦合。可在多個凹槽614中形成源極/汲極區272及源極/汲極區274。源極/汲極區272及源極/汲極區274可與多個通道層270耦合。

沈積工具102可使用磊晶技術、CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積源極/汲極區234、源極/汲極區236、源極/汲極區272及源極/汲極區274。在一些實施方式中，平坦化工具110可執行CMP操作來對源極/汲極區234、源極/汲極區236、源極/汲極區272及源極/汲極區274進行平坦化。在一些實施方式中，在形成源極/汲極區234、源極/汲極區236、源極/汲極區272及源極/汲極區274之前，在多個凹槽612及多個凹槽614中沈積一或多個襯墊層，以促進介電層210與源極/汲極區234、源極/汲極區236、源極/汲極區272及源極/汲極區274之間的黏合，並減少摻雜劑自源極/汲極區234、源極/汲極區236、源極/汲極區272及源極/汲極區274擴散至介電層210中。

如圖6I中所示，可為介電層210沈積附加的介電材料。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積附加的介電材料。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層210進行平坦化。

如圖6I中進一步所示，可在介電層210中形成多個內連線結構238及多個內連線結構276。可在多個源極/汲極區234之上及/或多個源極/汲極區234上形成多個內連線結構238，使得多個內連線結構238與多個源極/汲極區234耦合。可在多個源極/汲極區272之上及/或多個源極/汲極區272上形成多個內連線結構276，使得多個內連線結構276與源極/汲極區272耦合。

在一些實施方式中，使用光阻層中的圖案在介電層210中將多個凹槽形成於源極/汲極區234及源極/汲極區272之上且形成為到達源極/汲極區234及源極/汲極區272。在該些實施方式中，沈積工具102在介電層210上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻至介電層210中以形成多個凹槽。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽的替代技術。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽中沈積多個內連線結構238及多個內連線結構276。在一些實施方式中，平坦化工具110可執行CMP操作來對多個內連線結構238及多個內連線結構276進行平坦化。在一些實施方式中，在形成多個內連線結構238及多個內連線結構276之前，在多個凹槽中沈積一或多個襯墊層，以促進介電層210與多個內連線結構238及多個內連線結構276之間的黏合，並減少電子自多個內連線結構238及多個內連線結構276遷移至介電層210中。

如圖6J中所示，可為介電層210沈積附加的介電材料。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積附加的介電材料。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層210進行平坦化。

如圖6J中進一步所示，可在介電層210上形成位元線導電結構240及位元線導電結構278。可在多個內連線結構238之上及/或多個內連線結構238上形成位元線導電結構240，使得多個內連線結構238與位元線導電結構240耦合。可在多個內連線結構276之上及/或多個內連線結構276上形成位元線導電結構278，使得多個內連線結構276與位元線導電結構278耦合。

在一些實施方式中，使用光阻層中的圖案在介電層210中形成多個凹槽。在該些實施方式中，沈積工具102在介電層210上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻至介電層210中以形成多個凹槽。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻操作。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成多個凹槽的替代技術。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽中沈積位元線導電結構240及位元線導電結構278。在一些實施方式中，平坦化工具110可執行CMP操作來對位元線導電結構240及位元線導電結構278進行平坦化。

如圖6K中所示，可為介電層210沈積附加的介電材料。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積附加的介電材料。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層210進行平坦化。

如圖6K中進一步所示，可在介電層210中形成多個內連線結構242及多個內連線結構280。可在多個源極/汲極區236之上及/或多個源極/汲極區236上形成多個內連線結構242，使得多個內連線結構242與多個源極/汲極區236耦合。可在多個源極/汲極區274之上及/或多個源極/汲極區274上形成多個內連線結構280，使得多個內連線結構280與多個源極/汲極區274耦合。

在一些實施方式中，使用光阻層中的圖案在介電層210中將多個凹槽形成於多個源極/汲極區236及多個源極/汲極區274之上且形成為到達多個源極/汲極區236及多個源極/汲極區274。在該些實施方式中，沈積工具102在介電層210上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻至介電層210中以形成多個凹槽。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成多個凹槽的替代技術。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽中沈積多個內連線結構242及多個內連線結構280。在一些實施方式中，平坦化工具110可執行CMP操作來對多個內連線結構242及多個內連線結構280進行平坦化。在一些實施方式中，在形成多個內連線結構242及多個內連線結構280之前，在多個凹槽中沈積一或多個襯墊層，以促進介電層210與多個內連線結構242及多個內連線結構280之間的黏合，並減少電子自多個內連線結構242及多個內連線結構280遷移至介電層210中。

如圖6L中所示，在介電層210之上及/或介電層210上、多個內連線結構242之上及/或多個內連線結構242上、及/或多個內連線結構280之上及/或多個內連線結構280上形成介電層212。可在介電層212之上及/或介電層212上形成介電層214。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積介電層212及介電層214。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層212及介電層214進行平坦化。

如圖6L中進一步所示，可在介電層212及介電層214中形成選擇線導電結構282。可在多個內連線結構280之上及/或多個內連線結構280上形成選擇線導電結構282，使得選擇線導電結構282與多個內連線結構280耦合。

在一些實施方式中，使用光阻層中的圖案在介電層214及介電層212中形成凹槽。在該些實施方式中，沈積工具102在介電層210上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻至介電層212及介電層214中以形成凹槽。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽的替代技術。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在凹槽中沈積選擇線導電結構282。在一些實施方式中，平坦化工具110可執行CMP操作來對選擇線導電結構282進行平坦化。

如圖6M中所示，可為介電層214沈積附加的介電材料。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積附加的介電材料。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層214進行平坦化。

如圖6M中進一步所示，可在揮發性記憶體陣列202a中形成用於揮發性記憶體陣列202a的多個揮發性記憶胞結構216的多個電容器結構220。多個電容器結構220可經由多個內連線結構242而與多個揮發性記憶胞結構216的多個電晶體耦合。

在一些實施方式中，使用光阻層中的圖案在介電層212及介電層214中將多個凹槽形成於多個內連線結構242之上且形成為到達多個內連線結構242。在該些實施方式中，沈積工具102在介電層214上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻至介電層212及介電層214中以形成多個凹槽。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成多個凹槽的替代技術。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在多個凹槽中沈積導電層248、介電層250及導電層252。

在形成多個電容器結構220之後，可為介電層214沈積附加的介電材料。沈積工具102可使用CVD技術、PVD技術、ALD技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積附加的介電材料。在一些實施方式中，平坦化工具110可執行CMP操作來對介電層214進行平坦化。

如圖6M中進一步所示，可在介電層214中形成接地導電結構254。可在多個電容器結構220之上及/或多個電容器結構220上形成接地導電結構254，使得接地導電結構254與多個電容器結構220耦合。

在一些實施方式中，使用光阻層中的圖案在介電層214中形成凹槽。在該些實施方式中，沈積工具102在介電層214上形成光阻層。曝光工具104將光阻層暴露於輻射源，以對光阻層進行圖案化。顯影工具106對光阻層進行顯影並移除光阻層的部分，以暴露出圖案。蝕刻工具108蝕刻至介電層214中以形成凹槽。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽的替代技術。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術在凹槽中沈積接地導電結構254。在一些實施方式中，平坦化工具110可執行CMP操作來對接地導電結構254進行平坦化。

如上所述，圖6A至圖6M是作為實例提供。其他實例可能不同於針對圖6A至圖6M所闡述的實例。

圖7是本文中闡述的實例性半導體裝置700的圖。半導體裝置700包括神經網路電路（例如，人工神經網路電路或深度神經網路電路）的部分的實例，在神經網路電路中，神經網路的節點被實施為浮置閘極結構702。神經網路可包括於半導體裝置700的後端區或BEOL區中。

如圖7中所示，多個浮置閘極結構702中的每一者皆包括與本文中闡述的非揮發性記憶胞結構256相似的配置。多個浮置閘極結構702可包括於多個介電層704至712中，所述多個介電層704至712可對應於介電層206至介電層214。多個浮置閘極結構702可串聯連接以形成人工神經網路或深度神經網路。

如圖7中進一步所示，每一浮置閘極結構702可包括字元線導電結構714、閘極結構716、介電層706的位於字元線導電結構714與閘極結構716之間的部分718、閘極介電層720及通道層722。閘極結構716藉由介電層706的部分718而被分隔開，使得閘極結構716成為浮置閘極。閘極介電層720可包括於多個浮置閘極結構702的多個閘極結構716之上及/或多個浮置閘極結構702的多個閘極結構716上，且可在多個閘極結構716之上連續地延伸。通道層722可包括於閘極介電層720之上及/或閘極介電層720上，且可跨越多個閘極結構716而在閘極介電層720之上連續地延伸，如圖7中的實例中所示。

多個浮置閘極結構702的串聯鏈（series chain）的第一端處的浮置閘極結構702可包括與延伸穿過介電層708的內連線結構726耦合的輸入源極/汲極區724。內連線結構726與讀取位元線導電結構728耦合。因此，位於多個浮置閘極結構702的串聯鏈的第一端處的浮置閘極結構702經由輸入源極/汲極區724及內連線結構726而與讀取位元線導電結構728電性耦合。

在多個浮置閘極結構702的串聯鏈的與第一端相對的第二端處的浮置閘極結構702可包括與延伸穿過介電層708的內連線結構732耦合的輸出源極/汲極區730。內連線結構732與選擇線導電結構734耦合。因此，位於多個浮置閘極結構702的串聯鏈的第二端處的浮置閘極結構702經由輸出源極/汲極區730及內連線結構732而與選擇線導電結構734電性耦合。

如圖7中進一步所示，多個浮置閘極結構702的通道層722可與多個源極/汲極區736耦合，多個源極/汲極區736與多個內連線結構738耦合。多個源極/汲極區736及多個內連線結構738將多個浮置閘極結構702與寫入位元線導電結構740電性耦合。多個源極/汲極區742與多個浮置閘極結構702串聯地電性耦合。

如上所述，圖7是作為實例提供。其他實例可能不同於針對圖7所闡述的實例。

圖8A及圖8B是本文中闡述的半導體裝置700的實例性實施方式800的圖。如圖8A中所示，多個浮置閘極結構702的多個閘極結構716可被配置成選擇性地儲存電荷。多個閘極結構716中所儲存的電荷可能會影響或指示多個浮置閘極結構702的多個通道電阻（例如，通道電阻R1至R4）。穿過多個浮置閘極結構702的串聯鏈的讀取電流的量值可基於多個浮置閘極結構702的多個通道電阻而定。

如圖8B中所示，穿過多個浮置閘極結構702的串聯鏈的讀取電流802可線性地取決於多個浮置閘極結構702的組合通道電阻804（例如，與多個浮置閘極結構702的組合通道電阻804成反比）。神經網路的類比狀態可基於穿過多個浮置閘極結構702的串聯鏈的讀取電流802來確定。

如上所述，圖8A及圖8B是作為實例提供。其他實例可能不同於針對圖8A及圖8B所闡述的實例。

圖9是本文中闡述的實例性半導體裝置900的一部分的圖。半導體裝置900包括半導體裝置的實例，半導體裝置可包括記憶體裝置（例如，SRAM、DRAM）、邏輯裝置、處理器、輸入/輸出裝置、或者包括一或多個電晶體的另一種類型的半導體裝置。半導體裝置900可包括基底902及形成於基底902中的一或多個鰭結構904。

半導體裝置900包括一或多個堆疊層，所述一或多個堆疊層包括介電層906、蝕刻終止層（ESL）908、介電層910、ESL 912、介電層914、ESL 916、介電層918、ESL 920、介電層922、ESL 924及介電層926等。包括介電層906、介電層910、介電層914、介電層918、介電層922及介電層926以對半導體裝置900的各種結構進行電性隔離。介電層906、介電層910、介電層914、介電層918、介電層922及介電層926包含氮化矽（SiN _x）、氧化物（例如，氧化矽（SiO _x）及/或另一種氧化物材料）、及/或另一種類型的介電材料。ESL 908、ESL 912、ESL 916、ESL 920、ESL 924包括材料層，所述材料層被配置成容許半導體裝置900的各個部分（或其中包括的層）被選擇性地蝕刻或被保護不被蝕刻，以形成半導體裝置900中所包括的多個結構中的一或多者。

如圖9中進一步所示，半導體裝置900包括多個磊晶（epitaxial，epi）區928，所述多個磊晶（epi）區928生長及/或以其他方式形成於鰭結構904的一些部分上及/或鰭結構904的所述一些部分周圍。磊晶區928藉由磊晶生長形成。在一些實施方式中，磊晶區928形成於鰭結構904的凹陷部分中。凹陷部分可藉由鰭結構904的應變源極汲極（strained source drain，SSD）蝕刻及/或另一種類型的蝕刻操作來形成。多個磊晶區928用作半導體裝置900中所包括的多個電晶體的多個源極區或多個汲極區。

多個磊晶區928電性連接至半導體裝置900中所包括的多個電晶體的多個金屬源極或汲極接觸件930。金屬源極或汲極接觸件（MD或CA）930包含鈷（Co）、釕（Ru）及/或另一種導電或金屬材料。多個電晶體更包括多個閘極932（MG），閘極932（MG）由多晶矽材料、金屬（例如，鎢（W）或另一種金屬）及/或另一種類型的導電材料形成。多個金屬源極或汲極接觸件930及多個閘極932藉由一或多個側壁間隔件（包括位於多個金屬源極或汲極接觸件930的每一側上的多個間隔件934及位於多個閘極932的每一側上的多個間隔件936）電性隔離。間隔件934及間隔件936包含氧化矽（SiO _x）、氮化矽（Si _xN _y）、碳氧化矽（SiOC）、碳氧氮化矽（SiOCN）及/或另一種合適的材料。在一些實施方式中，自源極或汲極接觸件930的側壁省略間隔件934。

如圖9中進一步所示，多個金屬源極或汲極接觸件930及多個閘極932電性連接至一或多種類型的內連線。多個內連線對半導體裝置900的多個電晶體進行電性連接及/或將多個電晶體電性連接至半導體裝置900的其他區域及/或組件。在一些實施方式中，多個內連線將半導體裝置900的前端製程（front end of line，FEOL）區中的電晶體電性連接至半導體裝置900的後端製程（back end of line，BEOL）區。

多個金屬源極或汲極接觸件930電性連接至多個源極或汲極內連線938（例如，源極/汲極通孔或VD）。多個閘極932中的一或多者電性連接至多個閘極內連線940（例如，閘極通孔或VG）。內連線938及內連線940包含導電材料，例如鎢、鈷、釕、銅及/或另一種類型的導電材料。在一些實施方式中，多個閘極932藉由多個閘極接觸件942（CB或MP）電性連接至多個閘極內連線940，以減小多個閘極932與多個閘極內連線940之間的接觸電阻。閘極接觸件942包含（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、銅（Cu）或金（Au）、以及導電材料的其他實例。

如圖9中一步所示，多個內連線938、940電性連接至多個BEOL層，所述多個BEOL層各自包括一或多個金屬化層及/或通孔。作為實例，多個內連線938、940可電性連接至包括多個導電結構944、946的M0金屬化層。M0金屬化層電性連接至包括多個通孔948、950的V0通孔層。V0通孔層電性連接至包括多個導電結構952、954的M1金屬化層。在一些實施方式中，半導體裝置900的多個BEOL層包括將半導體裝置900連接至封裝的附加金屬化層及/或通孔。

一或多個記憶胞陣列（例如，揮發性記憶體陣列202a、非揮發性記憶體陣列202b）可包括於半導體裝置900的BEOL區中的一或多個層中。在一些實施方式中，揮發性記憶體陣列202a的多個揮發性記憶胞結構216及/或非揮發性記憶體陣列202b的多個非揮發性記憶胞結構256可包括於介電層914、介電層918、介電層922及/或ESL 924中。

如上所述，圖9是作為實例提供。其他實例可能不同於針對圖9所闡述的實例。

圖10是本文中闡述的裝置1000的實例性組件的圖。在一些實施方式中，半導體處理工具102至半導體處理工具112中的一或多者及/或晶圓/晶粒運輸工具114可包括一或多個裝置1000及/或裝置1000的一或多個組件。如圖10中所示，裝置1000可包括匯流排1010、處理器1020、記憶體1030、輸入組件1040、輸出組件1050及通訊組件1060。

匯流排1010可包括使得能夠在裝置1000的多個組件之間進行有線及/或無線通訊的一或多個組件。匯流排1010可將圖10所示二或更多個組件耦合於一起（例如經由操作耦合、通訊耦合、電子耦合及/或電性耦合）。處理器1020可包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘陣列、應用專用積體電路及/或另一種類型的處理組件。處理器1020以硬體、韌體或硬體與軟體的組合來實施。在一些實施方式中，處理器1020可包括一或多個處理器，所述一或多個處理器能夠被程式化以執行本文中其他處闡述的一或多個操作或製程。

記憶體1030可包括揮發性及/或非揮發性記憶體。舉例而言，記憶體1030可包括隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）、硬碟驅動器及/或另一種類型的記憶體（例如，快閃記憶體、磁性記憶體及/或光學記憶體）。記憶體1030可包括內部記憶體（例如，RAM、ROM或硬碟驅動器）及/或可移除記憶體（例如，可經由通用串列匯流排連接（universal serial bus connection）而移除）。記憶體1030可為非暫時性電腦可讀取媒體。記憶體1030儲存與裝置1000的操作相關的資訊、指令及/或軟體（例如，一或多個軟體應用）。在一些實施方式中，記憶體1030可包括例如經由匯流排1010耦合至一或多個處理器（例如，處理器1020）的一或多個記憶體。

輸入組件1040使得裝置1000能夠接收輸入，例如使用者輸入及/或所感測的輸入。舉例而言，輸入組件1040可包括觸控螢幕、鍵盤、小鍵盤（keypad）、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀（gyroscope）及/或致動器。輸出組件1050使得裝置1000能夠例如經由顯示器、揚聲器及/或發光二極體來提供輸出。通訊組件1060使得裝置1000能夠經由有線連接及/或無線連接而與其他裝置進行通訊。舉例而言，通訊組件1060可包括接收器、發射器、收發器、數據機、網路介面卡及/或天線。

裝置1000可執行本文中闡述的一或多個操作或製程。舉例而言，非暫時性電腦可讀取媒體（例如，記憶體1030）可儲存一組指令（例如，一或多個指令或代碼）以供由處理器1020執行。處理器1020可執行所述一組指令來執行本文中闡述的一或多個操作或製程。在一些實施方式中，由一或多個處理器1020執行所述一組指令使得所述一或多個處理器1020及/或裝置1000執行本文中闡述的一或多個操作或製程。在一些實施方式中，使用固線式電路系統（hardwired circuitry）代替所述指令或與所述指令進行組合來執行本文中闡述的一或多個操作或製程。附加地或作為另外一種選擇，處理器1020可被配置成執行本文中闡述的一或多個操作或製程。因此，本文中闡述的實施方式並不限於固線式電路系統與軟體的任何特定組合。

圖10中所示的組件的數目及佈置是作為實例提供。與圖10中所示的組件相比，裝置1000可包括附加的組件、更少的組件、不同的組件或不同佈置的組件。附加地或作為另外一種選擇，裝置1000的一組組件（例如，一或多個組件）可執行被闡述為由裝置1000的另一組組件執行的一或多個功能。

圖11是與形成本文中闡述的半導體裝置相關聯的實例性製程1100的流程圖。在一些實施方式中，圖11所示一或多個製程方塊由一或多個半導體處理工具（例如，半導體處理工具102至半導體處理工具112中的一或多者）執行。附加地或作為另外一種選擇，圖11所示一或多個製程方塊可由裝置1000的一或多個組件（例如處理器1020、記憶體1030、輸入組件1040、輸出組件1050及/或通訊組件1060）來執行。

如圖11中所示，製程1100可包括在半導體裝置中形成字元線導電結構（方塊1110）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在半導體裝置200中形成字元線導電結構258。

如圖11中進一步所示，製程1100可包括在字元線導電結構之上形成第一介電層（方塊1120）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在字元線導電結構258之上形成第一介電層208。

如圖11中進一步所示，製程1100可包括在第一介電層之上形成第二介電層（方塊1130）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在第一介電層208之上形成第二介電層210。

如圖11中進一步所示，製程1100可包括在字元線導電結構之上形成凹槽，所述凹槽穿過第二介電層且進入第一介電層中，使得第一介電層的部分保留於字元線導電結構之上（方塊1140）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在字元線導電結構258之上形成凹槽604，凹槽604穿過第二介電層210且進入第一介電層208中，使得第一介電層208的部分262保留於字元線導電結構258之上。

如圖11中進一步所示，製程1100可包括在凹槽中形成半導體裝置的非揮發性記憶胞結構的閘極結構，使得第一介電層的部分包括於閘極結構與字元線導電結構之間（方塊1150）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在凹槽604中形成半導體裝置200的非揮發性記憶胞結構256的閘極結構260，使得第一介電層208的部分262包括於閘極結構260與字元線導電結構258之間。

如圖11中進一步所示，製程1100可包括在閘極結構之上形成非揮發性記憶胞結構的閘極介電層（方塊1160）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在閘極結構260之上形成非揮發性記憶胞結構256的閘極介電層268。

如圖11中進一步所示，製程1100可包括在閘極介電層之上形成非揮發性記憶胞結構的通道層（方塊1170）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在閘極介電層268之上形成非揮發性記憶胞結構256的通道層270。

如圖11中進一步所示，製程1100可包括在通道層之上形成非揮發性記憶胞結構的多個源極/汲極區（方塊1180）。舉例而言，如本文中所述，半導體處理工具102至半導體處理工具112中的一或多者可在通道層270之上形成非揮發性記憶胞結構256的多個源極/汲極區272及274。

製程1100可包括附加的實施方式，例如以下闡述的及/或結合本文其他處闡述的一或多個其他製程的任何單個實施方式或實施方式的任何組合。

在第一實施方式中，製程1100包括：在所述多個源極/汲極區中的源極/汲極區272之上形成內連線結構276，使得內連線結構276與源極/汲極區272耦合；以及在內連線結構276之上形成位元線導電結構278，使得位元線導電結構278與內連線結構276耦合。在第二實施方式中，單獨地或與第一實施方式結合地，製程1100包括：在所述多個源極/汲極區中的另一源極/汲極區274之上形成另一內連線結構280，使得另一內連線結構280與另一源極/汲極區274耦合；以及在另一內連線結構280之上形成選擇線導電結構282，使得選擇線導電結構282與另一內連線結構280耦合。

在第三實施方式中，單獨地或與第一實施方式及第二實施方式中的一或多者結合地，製程1100包括：在半導體裝置200中形成另一字元線導電結構222；在另一字元線導電結構222之上形成另一凹槽602，另一凹槽602穿過第二介電層210且穿過第一介電層208，使得另一字元線導電結構222的頂表面經由另一凹槽602而被暴露出；在另一凹槽602中形成半導體裝置200的揮發性記憶胞結構216的另一閘極結構224，使得另一閘極結構224與另一字元線導電結構222直接連接；在另一閘極結構224之上形成揮發性記憶胞結構216的另一閘極介電層230；在另一閘極介電層230之上形成揮發性記憶胞結構216的另一通道層232；以及在另一通道層232之上形成揮發性記憶胞結構216的多個其他的源極/汲極區234及236。

在第四實施方式中，單獨地或與第一實施方式至第三實施方式中的一或多者結合地，形成凹槽604，使得凹槽604的寬度W2相對於另一凹槽602的寬度W1而言小。在第五實施方式中，單獨地或與第一實施方式至第四實施方式中的一或多者結合地，在相同的蝕刻操作中形成凹槽604與另一凹槽602。在第六實施方式中，單獨地或與第一實施方式至第五實施方式中的一或多者結合地，第一介電層208包括位於半導體裝置200中的蝕刻終止層，且蝕刻終止層包含碳氮化矽（SiCN）或氧化鋁（AlO _x）中的至少一者。

儘管圖11示出製程1100的實例性方塊，但在一些實施方式中，製程1100包括相較於圖11中所繪示的方塊而言更多的方塊、更少的方塊、不同的方塊或不同佈置的方塊。附加地或作為另外一種選擇，製程1100的方塊中的二或更多者可並行地執行。

藉由此種方式，半導體裝置可包括可在半導體裝置的後端區中形成的非揮發性記憶胞結構。非揮發性記憶胞結構可包括其中在閘極結構與字元線導電結構之間包括一部分介電層的浮置閘極結構。藉由介電層將閘極結構與字元線導電結構分隔開會使閘極結構成為浮置閘極結構。此使得即使當自字元線導電結構移除電源時，電荷亦能夠選擇性地儲存於閘極結構上。非揮發性記憶胞結構與揮發性記憶胞結構（例如，DRAM記憶胞結構）一起設置於半導體裝置的後端區中，使得可在半導體裝置的後端區中執行高速存取及長期儲存。

如以上更詳細地闡述，本文中闡述的一些實施方式提供一種半導體裝置。所述半導體裝置包括多個後端介電層。所述半導體裝置包括位於所述多個後端介電層中的第一後端介電層中的導電結構。所述半導體裝置包括非揮發性記憶胞結構的閘極結構，所述非揮發性記憶胞結構包括於半導體裝置中，所述閘極結構位於所述多個後端介電層中的第二後端介電層及第三後端介電層中，其中閘極結構位於導電結構之上，且其中第二後端介電層的部分包括於導電結構與閘極結構之間。

如以上更詳細地闡述，本文中闡述的一些實施方式提供一種方法。所述方法包括在半導體裝置中形成字元線導電結構。所述方法包括在字元線導電結構之上形成第一介電層。所述方法包括在第一介電層之上形成第二介電層。所述方法包括在字元線導電結構之上形成凹槽，所述凹槽穿過第二介電層且進入第一介電層中，使得第一介電層的部分保留於字元線導電結構之上。所述方法包括在凹槽中形成半導體裝置的非揮發性記憶胞結構的閘極結構，使得第一介電層的部分包括於閘極結構與字元線導電結構之間。所述方法包括在閘極結構之上形成非揮發性記憶胞結構的閘極介電層。所述方法包括在閘極介電層之上形成非揮發性記憶胞結構的通道層。所述方法包括在通道層之上形成非揮發性記憶胞結構的多個源極/汲極區。

如以上更詳細地闡述，本文中闡述的一些實施方式提供一種半導體裝置。所述半導體裝置包括串聯連接的多個浮置閘極結構，所述多個浮置閘極結構包括：包括於所述多個浮置閘極結構中的每一者中的相應的多個閘極結構；閘極介電層，在相應的多個閘極結構之上連續地延伸；通道層，在閘極介電層之上連續地延伸。所述半導體裝置包括多個字元線導電結構，其中所述多個字元線導電結構中的每一者與相應的多個閘極結構中的一者電性耦合。所述半導體裝置包括位於相應的多個閘極結構與所述多個字元線導電結構之間的介電層。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。

100:環境 102:沈積工具/半導體處理工具 104:曝光工具/半導體處理工具 106:顯影工具/半導體處理工具 108:蝕刻工具/半導體處理工具 110:平坦化工具/半導體處理工具 112:鍍覆工具/半導體處理工具 114:晶圓/晶粒運輸工具 200、700、900:半導體裝置 202a:揮發性記憶體陣列 202b:非揮發性記憶體陣列 204:非陣列區 206、208、210、212、214、250、606、610、704、706、708、710、712、906、910、914、918、922、926:介電層 216:揮發性記憶胞結構 218:電晶體結構 220:電容器結構 222、258、714:字元線導電結構 224、260、716:閘極結構 226、264:閘極電極 228、266:襯墊層 230、268、720:閘極介電層 232、270、722:通道層 234、236、272、274、736、742:源極/汲極區 238、242、276、280、726、732、738:內連線結構 240、278:位元線導電結構 244:側壁 246:底表面 248、252:導電層 254:接地導電結構 256:非揮發性記憶胞結構 262、718:部分 282、734:選擇線導電結構 300、400、500、502、600、800:實施方式 302、306:電荷 304、308:流動路徑 602、604、612、614:凹槽 608:通道材料層 702:浮置閘極結構 724:輸入源極/汲極區 728:讀取位元線導電結構 730:輸出源極/汲極區/源極/汲極區 740:寫入位元線導電結構 802:讀取電流 804:組合通道電阻 902:基底 904:鰭結構 908、912、916、920、924:蝕刻終止層（ESL） 928:磊晶區 930:金屬源極或汲極接觸件/源極或汲極接觸件 932:閘極 934、936:間隔件 938:源極或汲極內連線/內連線 940:閘極內連線/內連線 942:閘極接觸件 944、946、952、954:導電結構 948、950:通孔 1000:裝置 1010:匯流排 1020:處理器 1030:記憶體 1040:輸入組件 1050:輸出組件 1060:通訊組件 1100:製程 1110、1120、1130、1140、1150、1160、1170、1180:方塊 D1:距離 H1、H2:高度 L1、L2、L3、L4:長度 R1、R2、R3、R4:通道電阻 W1、W2、W3、W4:寬度 x、y、z:方向

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是其中可實施本文中闡述的系統及/或方法的實例性環境的圖。 圖2是本文中闡述的實例性半導體裝置的圖。 圖3、圖4A、圖4B、圖5A及圖5B是本文中闡述的半導體裝置的實例性實施方式的圖。 圖6A至圖6M是本文中闡述的實例性實施方式的圖。 圖7是本文中闡述的實例性半導體裝置的圖。 圖8A及圖8B是本文中闡述的半導體裝置的實例性實施方式的圖。 圖9是本文中闡述的實例性半導體裝置的圖。 圖10是本文中闡述的圖1所示一或多個裝置的實例性組件的圖。 圖11是與形成本文中闡述的半導體裝置相關聯的實例性製程的流程圖。

200:半導體裝置

202a:揮發性記憶體陣列

202b:非揮發性記憶體陣列

204:非陣列區

206、208、210、212、214、250:介電層

216:揮發性記憶胞結構

218:電晶體結構

220:電容器結構

222、258:字元線導電結構

224、260:閘極結構

226、264:閘極電極

228、266:襯墊層

230、268:閘極介電層

232、270:通道層

234、236、272、274:源極/汲極區

238、242、276、280:內連線結構

240、278:位元線導電結構

244:側壁

246:底表面

248、252:導電層

254:接地導電結構

256:非揮發性記憶胞結構

262:部分

282:選擇線導電結構

Claims (20)

1. 一種半導體裝置，包括： 多個後端介電層； 導電結構，位於所述多個後端介電層中的第一後端介電層中；以及 非揮發性記憶胞結構的閘極結構，所述非揮發性記憶胞結構包括於所述半導體裝置中，所述閘極結構位於所述多個後端介電層中的第二後端介電層及第三後端介電層中， 其中所述閘極結構位於所述導電結構之上，且 其中所述第二後端介電層的部分包括於所述導電結構與所述閘極結構之間。
2. 如請求項1所述的半導體裝置，更包括： 所述非揮發性記憶胞結構的閘極介電層，位於所述閘極結構之上； 所述非揮發性記憶胞結構的通道層，位於所述閘極介電層之上；以及 所述非揮發性記憶胞結構的多個源極/汲極區，與所述通道層耦合， 其中所述閘極介電層、所述通道層及所述多個源極/汲極區包括於所述第三後端介電層中。
3. 如請求項2所述的半導體裝置，更包括： 另一導電結構，相鄰於所述第一後端介電層中的所述導電結構；以及 另一非揮發性記憶胞結構的另一閘極結構，所述另一非揮發性記憶胞結構包括於所述半導體裝置中，所述另一閘極結構位於所述第二後端介電層及所述第三後端介電層中， 其中所述另一閘極結構位於所述另一導電結構之上， 其中所述第二後端介電層的另一部分包括於所述另一導電結構與所述另一閘極結構之間，且 其中所述閘極介電層在所述閘極結構及所述另一閘極結構之上連續地延伸。
4. 如請求項2所述的半導體裝置，其中所述導電結構對應於與所述非揮發性記憶胞結構耦合的字元線導電結構； 其中所述半導體裝置更包括： 位元線導電結構，與所述多個源極/汲極區中的第一源極/汲極區耦合；以及 選擇線導電結構，與所述多個源極/汲極區中的第二源極/汲極區耦合。
5. 如請求項1所述的半導體裝置，更包括： 另一導電結構，位於所述第一後端介電層中；以及 揮發性記憶胞結構的另一閘極結構，所述揮發性記憶胞結構包括於所述半導體裝置中，所述另一閘極結構位於所述第二後端介電層及所述第三後端介電層中， 其中所述另一閘極結構位於所述另一導電結構之上，且 其中所述另一閘極結構與所述另一導電結構實體接觸。
6. 如請求項5所述的半導體裝置，其中所述閘極結構的寬度相對於所述另一閘極結構的寬度而言小。
7. 如請求項5所述的半導體裝置，其中所述揮發性記憶胞結構包括： 深溝渠電容器結構，位於所述另一閘極結構的上方， 其中所述揮發性記憶胞結構被配置成將電荷選擇性地儲存於所述深溝渠電容器結構中，且 其中所述非揮發性記憶胞結構被配置成將電荷選擇性地儲存於所述閘極結構中。
8. 一種製造半導體裝置的方法，包括： 在半導體裝置中形成字元線導電結構； 在所述字元線導電結構之上形成第一介電層； 在所述第一介電層之上形成第二介電層； 在所述字元線導電結構之上形成凹槽，所述凹槽穿過所述第二介電層且進入所述第一介電層中，使得所述第一介電層的部分保留於所述字元線導電結構之上； 在所述凹槽中形成所述半導體裝置的非揮發性記憶胞結構的閘極結構，使得所述第一介電層的所述部分包括於所述閘極結構與所述字元線導電結構之間； 在所述閘極結構之上形成所述非揮發性記憶胞結構的閘極介電層； 在所述閘極介電層之上形成所述非揮發性記憶胞結構的通道層；以及 在所述通道層之上形成所述非揮發性記憶胞結構的多個源極/汲極區。
9. 如請求項8所述的製造半導體裝置的方法，更包括： 在所述多個源極/汲極區中的源極/汲極區之上形成內連線結構，使得所述內連線結構與所述源極/汲極區耦合；以及 在所述內連線結構之上形成位元線導電結構，使得所述位元線導電結構與所述內連線結構耦合。
10. 如請求項9所述的製造半導體裝置的方法，更包括： 在所述多個源極/汲極區中的另一源極/汲極區之上形成另一內連線結構，使得所述另一內連線結構與所述另一源極/汲極區耦合；以及 在所述另一內連線結構之上形成選擇線導電結構，使得所述選擇線導電結構與所述另一內連線結構耦合。
11. 如請求項8所述的製造半導體裝置的方法，更包括： 在所述半導體裝置中形成另一字元線導電結構； 在所述另一字元線導電結構之上形成另一凹槽，所述另一凹槽穿過所述第二介電層且穿過所述第一介電層，使得所述另一字元線導電結構的頂表面經由所述另一凹槽而被暴露出； 在所述另一凹槽中形成所述半導體裝置的揮發性記憶胞結構的另一閘極結構，使得所述另一閘極結構與所述另一字元線導電結構直接連接； 在所述另一閘極結構之上形成所述揮發性記憶胞結構的另一閘極介電層； 在所述另一閘極介電層之上形成所述揮發性記憶胞結構的另一通道層；以及 在所述另一通道層之上形成所述揮發性記憶胞結構的多個其他源極/汲極區。
12. 如請求項11所述的方法，其中形成所述凹槽包括： 形成所述凹槽，使得所述凹槽的寬度相對於所述另一凹槽的寬度而言小。
13. 如請求項11所述的方法，其中在相同的蝕刻操作中形成所述凹槽與所述另一凹槽。
14. 如請求項8所述的方法，其中所述第一介電層包括位於所述半導體裝置中的蝕刻終止層； 且其中所述蝕刻終止層包含以下中的至少一者： 碳氮化矽（SiCN），或 氧化鋁（AlO _x）。
15. 一種半導體裝置，包括： 串聯連接的多個浮置閘極結構，所述多個浮置閘極結構包括： 包括於所述多個浮置閘極結構中的每一者中的相應的多個閘極結構； 閘極介電層，在所述相應的多個閘極結構之上連續地延伸；以及 通道層，在所述閘極介電層之上連續地延伸； 多個字元線導電結構， 其中所述多個字元線導電結構中的每一者與所述相應的多個閘極結構中的一者電性耦合；以及 介電層，位於所述相應的多個閘極結構與所述多個字元線導電結構之間。
16. 如請求項15所述的半導體裝置，其中所述相應的多個閘極結構與所述多個字元線導電結構藉由所述介電層的位於所述相應的多個閘極結構與所述多個字元線導電結構之間的多個部分而被分隔開。
17. 如請求項15所述的半導體裝置，其中所述多個浮置閘極結構包括： 相應的多個源極/汲極區，各自與所述相應的多個閘極結構中的一者電性耦合；且 其中所述半導體裝置更包括： 寫入位元線導電結構， 其中所述相應的多個源極/汲極區與所述寫入位元線導電結構連接。
18. 如請求項15所述的半導體裝置，其中所述多個浮置閘極結構中的第一浮置閘極結構與所述半導體裝置中所包括的讀取位元線導電結構電性耦合；且 其中所述多個浮置閘極結構中的第二浮置閘極結構與所述半導體裝置中所包括的選擇線導電結構電性耦合。
19. 如請求項15所述的半導體裝置，其中所述多個浮置閘極結構包括於所述半導體裝置的後端製程（BEOL）區中。
20. 如請求項15所述的半導體裝置，其中所述多個浮置閘極結構被配置為所述半導體裝置中的深度神經網路電路。

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