JP2003282703A

JP2003282703A - 半導体装置の製造方法および半導体装置

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Publication number: JP2003282703A
Application number: JP2002086566A
Authority: JP
Inventors: Fumitoshi Ito; 文俊伊藤; Kosuke Okuyama; 幸祐奥山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2003-10-03

Abstract

(57)【要約】【課題】半導体装置の配線形成工程を簡略化する。【解決手段】絶縁膜２にコンタクトホールＣＮＴ１を
形成した後、導体膜３ａ，３ｂを下層から順に堆積して
コンタクトホールＣＮＴ１を埋め込む。続いて、導体膜
３ｂをエッチバックすることなく、導体膜３ｂ上に、ア
ルミニウムの配向性を向上させる導体膜４を堆積した
後、その上にアルミニウム等からなる主導体膜５を堆積
し、さらにその上に導体膜６を堆積する。その後、これ
ら導体膜３ａ，３ｂ，６および主導体膜５をパターニン
グすることで第１層配線Ｌ１を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、半導体装置の
配線技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体装置の微細化・高集積化に伴って
必要とされる配線総数は年々増加し、高度なプロセス技
術が用いられるようになってきている。特に、上下の導
電層を接続するビアの形成プロセスでは、世代ごとにビ
ア径や間隔が縮小されるためアスペクト比が増加し、新
しい技術が取り入れられてきている。このアスペクト比
の増大により、(1)ビア内にアルミニウム（Ａｌ）を埋
め込むことが困難になりつつあること、(2)露光マージ
ンを確保するため配線部分の平坦性が要求されつつある
こと、(3)面積縮小のため下層のビア上に上層のビアを
配置するスタックトビア（Stacked-Via）が必須になり
つつあること等の理由により、タングステン（Ｗ）でビ
アを完全に埋め込む技術が使われている。成膜方法とし
ては、ビア内部にのみタングステンを選択成長させる
「Ｗ選択ＣＶＤ（Chemical Vapor Deposition）方式」
や、全面Ｗ−ＣＶＤ成膜後に不要な部分をエッチバック
により取り除く「エッチバック方式」が用いられてい
る。いずれの場合も、ＣＶＤ技術は表面反応を利用した
方法であるため、アスペクト比の大きい場合であって
も、ビア内に確実に膜を形成することが可能である。

【０００３】発明者が検討した上記エッチバック方式
は、例えば次の通りである。まず、基板上に層間絶縁膜
を成膜し、開口部を形成する。次に、その開口部の内面
を含む全面にチタン（Ｔｉ）／窒化チタン（ＴｉＮ）の
積層もしくは単層をスパッタリング法により形成した
後、例えば原料ガスとして六フッ化タングステン（ＷＦ
₆）やシラン（ＳｉＨ₄）、水素ガス（Ｈ₂）を用いたＣ
ＶＤ法により、タングステン膜を形成すると、ビア内部
を含む全面がタングステン膜に覆われた形状となる。そ
の後、例えば六フッ化硫黄（ＳＦ₆）等のフッ素系ガス
と塩素（Ｃｌ₂）等の塩素系ガスを用いて、下地の窒化
チタン膜とのエッチング選択性をとりながら全面エッチ
バックを行うと、ビアの内部にタングステン膜を残した
ままの状態でエッチングを終了することが可能となる。
続いて、配線層として、例えばチタン膜／アルミニウム
膜／チタン膜／窒化チタン膜を成膜して上部配線を形成
する。それぞれの膜厚は、ビア径が、例えば０．２５μ
ｍ程度の場合、タングステン膜の厚さは、おおよそ５０
０ｎｍ以下、窒化チタン膜の厚さは、例えば１５０ｎｍ
以下、アルミニウム膜の厚さは、例えば６００ｎｍ以下
である。

【０００４】上記エッチバック方式では、下地の窒化チ
タン膜とタングステン膜とのエッチング選択性を確保す
ることによりビアの内部にタングステン膜を残すことが
可能であるが、オーバーエッチング等が起きると、ビア
上部のタングステン膜部分がエッチングされる結果、ビ
ア内のタングステン膜の上面が窒化チタン膜の上面より
も低くなり、ビア上面に窪み(リセス)が生じてしまう。
このリセスは、ビア上に堆積される配線に影響を与える
ため、Ｗ−ＣＶＤ後に化学機械研磨（ＣＭＰ；Chemical
Mechanical Polishing）にてタングステン膜の除去を
行う「Ｗ−ＣＭＰ方式」が用いられている。本発明者が
検討したＷ−ＣＭＰ方式は、例えば次の通りである。タ
ングステンの成膜プロセスまでは、上記エッチバック方
式と同様であるが、タングステン膜の除去工程のＷ−Ｃ
ＭＰ時には、タングステン膜の下地の窒化チタン膜をも
非選択的に除去してしまう。すなわち、この段階では、
ビア内のみにチタン膜、窒化チタン膜およびタングステ
ン膜が残されるようになる。その後、配線層として、例
えばチタン膜／アルミニウム膜／チタン膜／窒化チタン
膜を成膜し、パターニングして上部配線を形成する。

【０００５】なお、半導体装置の配線技術については、
例えば特開平６−３１８５９４号公報に開示があり、層
間絶縁膜の上面およびその層間絶縁膜に形成されたビア
ホール内にＴｉＮ膜を堆積した後、ビアホール内および
層間絶縁膜上のＴｉＮ膜上にブランケットＣＶＤ法によ
ってＷ膜を堆積することにより、その上に形成されるＣ
ｕ配線のバリア膜にする技術が開示されている。

【０００６】また、例えば特開平９−２３７７６８号公
報には、層間絶縁膜の上面およびその層間絶縁膜に形成
されたビアホール内にＴｉＮ膜を堆積した後、ビアホー
ル内および層間絶縁膜上のＴｉＮ膜上にブランケットＣ
ＶＤ法によってＷ膜を堆積し、さらにその上にアルミニ
ウムまたは銅からなる配線層を形成する技術が開示され
ている。

【０００７】

【発明が解決しようとする課題】上記のように配線の平
坦性の観点からはＷ−ＣＭＰ方式が採用されているが、
以下の課題があることを本発明者は見出した。

【０００８】すなわち、Ｗ−ＣＭＰ方式は、タングステ
ンを研磨する工程があり半導体装置の製造に時間がかか
る。また、(1)スラリー、研磨パッド等のような消耗品
が多い、(2)新しいプロセスであるため装置価格等が高
い等、工程別のコストはエッチバック方式よりも１．５
〜２倍程度高くなってしまう。特に、近年の半導体装置
群では配線層数が３〜５層もしくはそれ以上と多く、配
線工程がウエハコストに占める割合は５０％を超える製
品も珍しくない。今後も配線層数は増加してビア形成工
程も増加することから、コストが増加することが懸念さ
れる。

【０００９】本発明の目的は、半導体装置の製造工程を
簡略化することのできる技術を提供することにある。

【００１０】また、本発明の目的は、半導体装置のコス
トを低減することのできる技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明は、絶縁膜に孔を形成す
る工程、前記孔内を含む絶縁膜上に第１厚さの第１導体
膜を前記孔上の第１導体膜の上面と前記絶縁膜上の第１
導体膜の上面とがほぼ一致するように堆積することによ
り、前記孔を第１導体膜で埋め込む工程、前記第１導体
膜を除去することなく、その上に前記第１厚さよりも厚
い第２厚さを有する主導体膜を堆積する工程、前記第１
導体膜および主導体膜をパターニングすることにより配
線を形成する工程を有するものである。

【００１４】また、本発明は、前記主導体膜の下地とし
て、前記主導体膜の配向性を向上させるような第２導体
膜を堆積する工程を有するものである。

【００１５】また、本発明は、絶縁膜に孔を形成する工
程、前記絶縁膜に前記孔と一体とされる配線溝を形成す
る工程、前記孔および配線溝を含む絶縁膜上に第１厚さ
を有する第１導体膜を前記孔上の第１導体膜上面と前記
孔の周辺の絶縁膜上の第１導体膜上面とがほぼ一致する
ように堆積することにより、前記孔を第１導体膜で埋め
込む工程、前記第１導体膜を除去することなく、その上
に前記第１厚さよりも厚い第２厚さを有する主導体膜を
堆積する工程、前記第１導体膜および主導体膜を研磨す
ることにより配線を形成する工程を有するものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態において
は便宜上その必要があるときは、複数のセクションまた
は実施の形態に分割して説明するが、特に明示した場合
を除き、それらはお互いに無関係なものではなく、一方
は他方の一部または全部の変形例、詳細、補足説明等の
関係にある。また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。また、実施の形態において
は、ｐチャネル型のＭＩＳ・ＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor）をｐＭＩＳ
と略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。ＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor FE
T）は、ＭＩＳの下位概念として含む。

【００１７】（実施の形態１）本実施の形態１の半導体
装置の製造方法の一例を図１〜図５により説明する。な
お、図１〜図５は、その半導体装置の製造工程中におけ
る要部断面図である。

【００１８】まず、図１に示すように、例えば所望の導
電型の単結晶シリコン（Ｓｉ）等からなるウエハ（平面
略円形状の半導体薄基板）１上に、例えば酸化シリコン
膜（ＳｉＯ₂等）等からなる絶縁膜２をＣＶＤ法等によ
って堆積する。絶縁膜２は、単体膜でも積層膜でも良い
し、例えば有機ポリマーまたは有機シリカガラス等のよ
うな誘電率が４．０以下の低誘電率膜（いわゆるＬｏｗ
−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）でも良い。この有機ポリ
マーには、例えばＳｉＬＫ（米The Dow Chemical Co
製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁
破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリ
ルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Honeywel
l Electronic Materials製、比誘電率＝２．８、耐熱温
度＝４００℃以上）がある。このＰＡＥ系材料は、基本
性能が高く、機械的強度、熱的安定性および低コスト性
に優れるという特徴を有している。上記有機シリカガラ
ス（ＳｉＯＣ系材料）には、例えばＨＳＧ−Ｒ７（日立
化成工業製、比誘電率＝２．８、耐熱温度＝６５０
℃）、ＢｌａｃｋＤｉａｍｏｎｄ（米Applied Materia
ls，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４
５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝
３．２）がある。この他のＳｉＯＣ系材料には、例えば
ＣＯＲＡＬ（米Novellus Systems,Inc製、比誘電率＝
２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ
２．７（日本エー・エス・エム社製、比誘電率＝２．
７、耐熱温度＝４５０℃）がある。また、この他の低誘
電率材料として、例えばＦＳＧ（ＳｉＯＦ系材料）、Ｈ
ＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（met
hyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、
ポーラスＭＳＱ材料またはポーラス有機系材料を用いる
こともできる。上記ＨＳＱ系材料には、例えばＯＣＤ
Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．
９、耐熱温度＝４５０℃）、ＦＯｘ（米Dow Corning Co
rp．製、比誘電率＝２．９）またはＯＣＬＴ−３２
（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５
０℃）等がある。上記ＭＳＱ系材料には、例えばＯＣＤ
Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温
度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電
率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ
（米Honeywell Electronic Materials製、比誘電率＝
２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日
立化成工業製、比誘電率＝２．５、耐熱温度＝６５０
℃）、ＯＣＬＴ−３１（東京応化工業製、比誘電率＝
２．３、耐熱温度＝５００℃）またはＬＫＤ−Ｔ４００
（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０
℃）等がある。上記ポーラスＨＳＱ系材料には、例えば
ＸＬＫ（米Dow Corning Corp．製、比誘電率＝２．５〜
２）、ＯＣＬＴ−７２（東京応化工業製、比誘電率＝
２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌ
ａｓｓ（米Honeywell Electronic Materials製、比誘電
率＝２．２〜１．８、耐熱温度＝５００℃以上）または
ＭｅｓｏＥＬＫ（米Air Productsand Chemicals,Inc、
比誘電率＝２以下）がある。上記ポーラスＭＳＱ系材料
には、例えばＨＳＧ−６２１１Ｘ（日立化成工業製、比
誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−
Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温
度＝４５０℃）、ＯＣＬＴ−７７（東京応化工業製、
比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、Ｈ
ＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．
１、耐熱温度＝６５０℃）またはｓｉｌｉｃａａｅｒ
ｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）等
がある。上記ポーラス有機系材料には、例えばＰｏｌｙ
ＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率
＝２以下、耐熱温度＝４９０℃）等がある。上記ＳｉＯ
Ｃ系材料、ＳｉＯＦ系材料は、例えばＣＶＤ法（Chemic
al Vapor Deposition）によって形成されている。例え
ば上記ＢｌａｃｋＤｉａｍｏｎｄは、トリメチルシラ
ンと酸素との混合ガスを用いたＣＶＤ法等によって形成
される。また、上記ｐ−ＭＴＥＳは、例えばメチルトリ
エトキシシランとＮ₂Ｏとの混合ガスを用いたＣＶＤ法
等によって形成される。それ以外の上記Ｌｏｗ−Ｋ絶縁
膜は、例えば塗布法で形成されている。

【００１９】続いて、その絶縁膜２にウエハ１の主面
（デバイス形成面）の一部が露出されるような平面略円
形状のコンタクトホール（孔）ＣＮＴ１をフォトリソグ
ラフィ技術およびドライエッチング技術によって形成す
る。コンタクトホールＣＮＴ１の直径は、後述の配線に
おける下地導体膜によって完全に埋め込まれるような寸
法にされており、例えば２５０ｎｍ以下、好ましくは２
００ｎｍ以下、ここでは、例えば２００ｎｍ程度とされ
ている。その後、図２に示すように、ウエハ１の主面上
に導体膜（第１導体膜）３ａを堆積する。この導体膜３
ａは、各種金属原子や半導体原子が移動するのを抑制ま
たは阻止するためのバリア機能、配線の主導体膜と絶縁
膜２およびウエハ１との接着性を向上させる機能、導体
膜３ａ上に導体膜をＣＶＤ法により成長させる際にその
成長を良好にさせる下地膜としての機能、エレクトロマ
イグレーション耐性やストレスマイグレーション耐性を
向上させる機能等のような種々の機能を有する下地導体
膜である。この導体膜３ａは、絶縁膜２上に堆積されて
いるとともに、コンタクトホールＣＮＴ１を完全に埋め
込むことなくコンタクトホールＣＮＴ１の内面（内壁面
および底面）に被着されている。このような導体膜３ａ
の厚さは、例えば数十〜５０ｎｍ程度である。また、こ
の導体膜３ａは、例えばチタン（Ｔｉ）膜等のような高
融点金属膜上に窒化チタン（ＴｉＮ）等のような高融点
金属窒化膜が積層された構造を有しており、例えばマグ
ネトロンスパッタリング法、有機系チタンガスを用いた
ＣＶＤ法またはＴｉＣｌ₄等のような無機系チタンガス
を用いたＣＶＤ法によって堆積されている。ただし、第
１下地金属膜３ａは、チタン膜または窒化チタン膜の単
体膜でも良い。窒化チタンは、熱的安定性が高い上、リ
ン（Ｐ）やホウ素（Ｂ）を透過させない等、安定性に優
れている。また、導体膜３ａの他の材料として、チタン
タングステン（ＴｉＷ）等のような高融点金属またはモ
リブデンシリサイド（ＭｏＳｉ_x）等のような高融点金
属シリサイドを用いても良い。チタンタングステンは、
膜自体の抵抗率が窒化チタンよりも低い上、導体膜３ａ
上に堆積される後述の導体膜としてタングステンを選択
した場合に、導体膜中にタングステンが含まれることか
ら、導体膜３ａの下層の導体膜をエッチングする時に、
導体膜３ａをエッチングする時の条件を変えずにエッチ
ングできる。また、モリブデンシリサイドは、アルミニ
ウムと反応して安定化する効果がある。

【００２０】次いで、図３に示すように、ウエハ１の主
面上に導体膜（第１導体膜）３ｂをＣＶＤ法等によって
堆積する。この導体膜３ｂは、コンタクトホールＣＮＴ
１を完全に埋め込むための下地導体膜であり、絶縁膜２
上の導体膜３ａ上に堆積されているとともに、コンタク
トホールＣＮＴ１の直上の導体膜３ｂの上面が絶縁膜２
上の導体膜３ｂの上面とほぼ一致するようにコンタクト
ホールＣＮＴ１内に埋め込まれている。すなわち、導体
膜３ｂは、コンタクトホールＣＮＴ１内に埋め込まれ、
コンタクトホールＣＮＴ１上の導体膜３ｂの平面位置が
絶縁膜２上の導体膜３ｂの平面位置とほぼ一致するよう
に形成されている。このような埋め込み構造とするため
に導体膜３ｂの厚さは、導体膜３ｂの堆積直前のコンタ
クトホールＣＮＴ１の直径ｒの半分またはそれ以上とさ
れている。例えば直径ｒが１００ｎｍ程度とした場合、
導体膜３ｂの厚さは、例えば５０ｎｍ程度とされる。こ
のような導体膜３ｂは、例えばタングステン（Ｗ）等か
らなり、例えば六フッ化タングステンガス（ＷＦ₆）、
シランガス（ＳｉＨ₄）および水素ガス（Ｈ₂）の混合ガ
スを用いたＣＶＤ法によって形成されている。導体膜３
ｂの材料として、ＣＶＤ法で形成されたアルミニウム
（Ａｌ）を用いても良い。

【００２１】次いで、上記導体膜３ｂに対してエッチバ
ック処理を施すことなく、図４に示すように、ウエハ１
上の導体膜３ｂ上に、例えばチタン膜または窒化チタン
膜の少なくとも一方を含む導体膜（第２導体膜）４をス
パッタリング法またはＣＶＤ法によって堆積する。この
導体膜４は、この上に堆積されるアルミニウム系の主導
体膜の配向性（結晶面の方向の揃い方）を向上させる機
能を有している。導体膜４の厚さは、例えば５０ｎｍ程
度である。清浄な面を得る上ではガスを用いないスパッ
タリング法により導体膜４を形成することが好ましい。
続いて、ウエハ１上の導体膜４上に、例えばアルミニウ
ム、アルミニウム−銅（銅）合金またはアルミニウム−
シリコン−銅合金等のようなアルミニウム系材料からな
る主導体膜５をスパッタリング法等によって堆積する。
ここでは、主導体膜５の下地に導体膜４を形成したこと
により、主導体膜５の配向性（アルミニウムの場合、＜
１１１＞方向の揃い方）を向上させることができる。こ
のため、主導体膜５のエレクトロマイグレーション耐性
やストレスマイグレーション耐性を向上させることが可
能となる。このため、配線の微細化を推進できる。主導
体膜５の厚さは、例えば３００ｎｍ程度である。その
後、ウエハ１上の主導体膜５上に、例えばチタン膜また
は窒化チタン膜の少なくとも一方を含む導体膜６をスパ
ッタリング法またはＣＶＤ法によって堆積する。この導
体膜６は、導体膜６上にフォトレジストパターン（以
下、レジストパターンという）を形成する際に露光光の
散乱を低減または防止する反射防止機能、各種金属原子
が移動するのを抑制または阻止するためのバリア機能、
配線の主導体膜５と絶縁膜との接着性を向上させる機
能、エレクトロマイグレーション耐性やストレスマイグ
レーション耐性を向上させる機能等のような種々の機能
を有している。導体膜６の厚さは、例えば５０ｎｍ程度
である。この導体膜６の材料は、上記導体膜３ａと同一
の構造および材料とすることができる。

【００２２】次いで、導体膜６上に配線形成用のレジス
トパターン７を形成した後、これをエッチングマスクと
して、そこから露出する導体膜６、主導体膜５、導体膜
４、導体膜３ａ，３ｂをエッチングする。ここでは、例
えば次のような第１、第２ステップでエッチング処理を
施す。第１ステップでは、例えばＢＣｌ₃、Ｃｌ₂および
ＣＨ₄のような塩素系のガスを用いた異方性のドライエ
ッチング（例えばＲＩＥ；Reactive Ion Etching）処理
を施すことにより、導体膜６および主導体膜５をエッチ
ングする。このエッチング処理に際しては、レジストパ
ターン７、導体膜６および主導体膜５の側壁に側壁保護
膜を形成する。ここでは、主としてレジストパターン７
のエッチング生成物が導体膜６および主導体膜５の加工
側壁に重合して吸着し、側壁保護膜を形成する。これに
より、エッチング処理中において、導体膜６および主導
体膜５の加工側壁を中性のエッチング種やわずかなイオ
ン衝撃等から保護できるので、アンダーカットの発生を
抑制または防止でき、垂直エッチングを達成することが
できる。この結果、導体膜６および主導体膜５の加工精
度を向上させることが可能となる。続く、第２ステップ
では、エッチング時の圧力を変化させてそれ以降の導体
膜４、導体膜３ａ，３ｂをエッチングする。ここでは、
圧力を上げることにより、エッチング性を向上させると
ともに、側壁保護膜のデポ性を減らす。この第２ステッ
プのエッチング処理において、主導体膜５の下層の導体
膜４および導体膜３ａ，３ｂの総厚は薄いので、主導体
膜５の側壁までエッチングされることはない。また、第
２ステップにおいて、六フッ化硫黄（ＳＦ₆）等のよう
なフッ素系ガスを添加しても良い。導体膜６および主導
体膜５の側壁は、上記側壁保護膜により守られているの
で、フッ素系のガスを添加してもエッチングされること
はない。以上のようなエッチング処理後、例えば酸素ガ
ス（Ｏ₂）およびフッ素を含むガスの混合ガスを用いた
プラズマアッシング処理をウエハ１に施すことにより、
レジストパターン７および上記側壁保護膜をアッシング
除去する。これにより、図５に示すように第１層配線Ｌ
１を形成する。第１層配線Ｌ１の幅および隣接間隔は、
例えば０．２μｍ程度である。このように、第１層配線
Ｌ１は、コンタクトホールＣＮＴ１の内面（内壁面およ
び底面）に被着された導体膜３ａと、絶縁膜２上に形成
されるとともにコンタクトホールＣＮＴ１上の平面位置
が絶縁膜２上の平面位置とほぼ一致するようにコンタク
トホールＣＮＴ１内に埋め込まれた導体膜３ｂと、導体
膜３ｂ上に形成されたアルミニウム系の主導体膜の配向
性（結晶面の方向の揃い方）を向上させる機能を有する
導体膜４と、導体膜４上に形成されたアルミニウム系の
主導体膜５と、主導体膜５上に形成された導体膜６とを
有している。

【００２３】図６および図７は、本発明者が検討した配
線構造を比較のために示したウエハ５０の要部断面図で
ある。図６に示すように、ウエハ５０の主面上の絶縁膜
５１には、例えば０．３５μｍの直径のコンタクトホー
ル５２が形成されている。絶縁膜５１上には、配線形成
用の導体膜５３ａ〜５３ｃ、主導体膜５３ｄ，導体膜５
３ｅが堆積されている。導体膜５３ａ，５３ｅは、例え
ばチタン膜上に窒化チタン膜が堆積されてなり、導体膜
５３ｃは、例えば窒化チタン膜からなり、導体膜５３ｂ
は、例えばタングステンからなる。主導体膜５３ｄは、
例えばアルミニウム系の材料からなる。配線幅を０．３
５μｍ、配線のアスペクト比を２（高さ＝７００ｎｍ）
とすると、必要とされる導体膜５３ｂの厚さは、理想的
には、例えば１７５ｎｍ程度である。各部の窒化チタン
膜の厚さをそれぞれ７５ｎｍ程度とすると、主導体膜５
３ｄの下層の導体膜５３ａ〜５３ｃが配線の厚さ方向の
半分を占めることになり、配線抵抗が高くなるだけでな
く、配線下部においてエッチングの難しい高融点金属膜
が厚くなる。このため、この導体膜５３ａ〜５３ｃのエ
ッチング中に、図７に示すように、主導体膜５３ｄの側
壁部もエッチングされてしまう問題が生じる。

【００２４】これに対して、本実施の形態１において
は、図１〜図５で説明したように、コンタクトホールＣ
ＮＴ１の直径を微細化したことにより、導体膜３ａ，３
ｂに必要とされる膜厚を薄くすることができ、エッチン
グが難しい高融点金属膜の膜厚を薄くできるので、主導
体膜５の側壁をエッチング除去してしまうことなく、導
体膜３ａ，３ｂをエッチングすることができる。したが
って、良好な断面形状の第１層配線Ｌ１を得ることがで
きる。また、本実施の形態１では、配線形成時に導体膜
３ｂのエッチバック工程や導体膜３ａ，３ｂの化学機械
研磨（ＣＭＰ；Chemical Mechanical Polishing）によ
る研磨工程を削減できる。このため、半導体装置の製造
時間を短縮できる。また、半導体装置の製造コストを低
減できる。

【００２５】ただし、前記実施の形態１では、コンタク
トホールＣＮＴに適用した場合について説明したが、こ
れに限定されるものではなく、異なる配線層間を接続す
るスルーホールに適用することもできる。なお、異なる
配線層間を接続するスルーホールに適用した例は、例え
ば後述の実施の形態２の図１４を用いて例示する。

【００２６】（実施の形態２）本実施の形態２において
は、孔の直径を前記実施の形態１よりも小さくした場合
について説明する。

【００２７】図８〜図１１は、その半導体装置の製造工
程中における要部断面図である。まず、図８に示すよう
に、絶縁膜２にウエハ１の主面（デバイス形成面）の一
部が露出されるような平面略円形状のコンタクトホール
（孔）ＣＮＴ２を前記実施の形態１と同様に形成する。
このコンタクトホールＣＮＴ２の直径は、複数種類の下
地導体膜で埋め込むことができない程度の小さな寸法に
されており、例えば１００ｎｍ以下、好ましくは１００
ｎｍ以下、ここでは、例えば１００ｎｍ程度とされてい
る。続いて、図９に示すように、ウエハ１の主面上に、
前記実施の形態１と同様の導体膜３ａを堆積する。本実
施の形態２では、コンタクトホールＣＮＴ２が、導体膜
３ａのみで完全に埋め込まれている。すなわち、導体膜
３ａは、コンタクトホールＣＮＴ２内に埋め込まれ、か
つコンタクトホールＣＮＴ２の直上の導体膜３ａの上面
が絶縁膜２上の導体膜３ａの上面とほぼ一致するように
堆積されている。このような埋め込み構造とするために
導体膜３ａの厚さは、コンタクトホールＣＮＴ２の直径
の半分またはそれ以上とされている。コンタクトホール
ＣＮＴ２の直径が１００ｎｍ程度とした場合、導体膜３
ａの厚さは、例えば５０ｎｍ程度とされる。その後、図
１０に示すように、前記導体膜４、前記主導体膜５およ
び前記導体膜６を下層から順に前記実施の形態１と同様
に堆積した後、導体膜６上に前記レジストパターン７を
形成する。その後、レジストパターン７から露出する導
体膜６、主導体膜５、導体膜４および導体膜３ａを、前
記実施の形態１と同様にエッチングすることにより、図
１１に示すように、第１層配線Ｌ１を形成する。すなわ
ち、第１層配線Ｌ１は、絶縁膜２上に形成されるととも
にコンタクトホールＣＮＴ１上の平面位置が絶縁膜２上
の平面位置とほぼ一致するようにコンタクトホールＣＮ
Ｔ１内に埋め込まれた導体膜３ｂと、導体膜３ｂ上に形
成されたアルミニウム系の主導体膜の配向性（結晶面の
方向の揃い方）を向上させる機能を有する導体膜４と、
導体膜４上に形成されたアルミニウム系の主導体膜５
と、主導体膜５上に形成された導体膜６とを有してい
る。

【００２８】本実施の形態２の構造では導体膜４を無く
しても良い。すなわち、上記図９で説明した工程の後、
図１２に示すように、アルミニウム系の主導体膜の配向
性（結晶面の方向の揃い方）を向上させる機能を有する
窒化チタン膜からなる導体膜３ａ上に主導体膜５を直接
堆積しても良い。その後、前記実施の形態１と同様に、
導体膜６、主導体膜５および導体膜３ａをエッチング処
理によってパターニングすることにより、図１３に示す
ように、第１層配線Ｌ１を形成する。

【００２９】また、本実施の形態２の場合、前記実施の
形態１に比べて導体膜３ｂが無い分、コンタクトホール
ＣＮＴ２での抵抗値が上昇してしまう場合がある。しか
し、ＤＲＡＭ等、コンタクトホールまたはスルーホール
での抵抗が比較的高くても動作する回路や遅延時間に余
裕がある回路等には使用することが可能である。また、
複数のコンタクトホールＣＮＴ２を並べて配置し、これ
を１つの配線（第１層配線Ｌ１）と電気的に接続するこ
とにより、コンタクトホールでの抵抗を下げることがで
きる。さらに、本実施の形態２も、下記のように異なる
配線層間を接続するスルーホールに適用することもでき
る。

【００３０】次に、図１４は、本実施の形態２を適用し
た半導体装置の一例の製造工程中における要部断面図を
示している。ここでは、ＣＭＩＳ（Complementary MI
S）回路を有する半導体装置を例示する。ウエハ１は、
例えば１〜１０Ωcm程度の比抵抗を有するｐ型のシリコ
ン（Ｓｉ）単結晶からなり、その主面（デバイス面）に
は、溝形の分離部（ＳＧＩ（Shallow Groove Isolatio
n）またはＳＴＩ（Shallow Trench Isolation））８が
選択的に形成されている。分離部８を、例えばＬＯＣＯ
Ｓ（Local Oxidization of Silicon）法で形成しても良
い。また、ウエハ１には、その主面からウエハ１の所定
の深さに及ぶｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬ
が選択的に形成されている。ｐ型ウエルＰＷＬには、例
えばホウ素が導入され、ｎ型ウエルＮＷＬには、例えば
リンが導入されている。そして、このｐ型ウエルＰＷＬ
およびｎ型ウエルＮＷＬの領域において上記分離部５に
囲まれた活性領域には、ｎＭＩＳＱｎおよびｐＭＩＳＱ
ｐが形成されている。また、ウエハ１の主面上には、絶
縁膜２ａ〜２ｊおよび絶縁膜９ａ〜９ｇが堆積されてい
る。絶縁膜２ａ〜２ｊは、前記絶縁膜２と同様の材料お
よび構造を有している。また、絶縁膜９ａ〜９ｇは、例
えば窒化シリコン膜等からなる。本実施の形態２の配線
構造は、第１層配線Ｌ１および第２層配線Ｌ２に適用さ
れている。第１層配線Ｌ１は、コンタクトホールＣＮＴ
２内の導体膜３ａを通じてｎＭＩＳＱｎおよびｐＭＩＳ
Ｑｐのソースおよびドレイン用の半導体領域１０、１１
と電気的に接続されている。第２層配線Ｌ２は、スルー
ホール（孔）ＴＨ１内の導体膜３ａを通じて第１層配線
Ｌ１と電気的に接続されている。第２層配線Ｌ２は、第
１層配線Ｌ１と同様の材料および構造を有している。す
なわち、第２層配線Ｌ２は、絶縁膜２ｃ上に形成される
とともにスルーホール（孔）ＴＨ１上の平面位置が絶縁
膜２ｃ上の平面位置とほぼ一致するようにスルーホール
（孔）ＴＨ１上に埋め込まれた導体膜３aと、導体膜３a
上に形成されたアルミニウム系の主導体膜の配向性（結
晶面の方向の揃い方）を向上させる機能を有する導体膜
４と、導体膜４膜上に形成されたアルミニウム系の主導
体膜５と、主導体膜５上に形成された導体膜６とを有し
ている。また、特に限定されないがスルーホール（孔）
ＴＨ１の口径は、コンタクトホールＣＮＴ２の口径と実
質的に等しく構成される。第３層配線Ｌ３、第４層配線
Ｌ４および第５層配線Ｌ５は、一般的なデュアルダマシ
ン法によって形成されている。すなわち、第３層配線Ｌ
３、第４層配線Ｌ４および第５層配線Ｌ５は、配線開口
部（すなわち、平面矩形状の配線溝１２およびその配線
溝１２の底面から延び下層の配線の上面の一部が露出さ
れるように形成された平面円形状のスルーホールＴＨ
２）内に、相対的に薄い導体膜１３ａと、その導体膜１
３ａによって周囲が取り囲まれるように形成された銅
（Ｃｕ）からなる主導体膜１４とが埋め込まれることで
形成されている。導体膜１３ａは、主導体膜１４の銅が
拡散するのを抑制または防止する機能、主導体膜１４と
絶縁膜との接着性を向上させる機能等を有しており、例
えば窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒
化タンタル（ＴａＮ）等からなる。タンタルは、銅の拡
散を抑制する能力が最も高く、窒化タンタルに比べて低
抵抗にできる。窒化チタンは、絶縁膜との接着性を高め
る能力が最も高い。導体膜１３ａは単層膜に限らず、後
述する実施の形態３に示すようにそれらを積層した積層
導体膜で構成しても良い。また、スルーホール（孔）Ｔ
Ｈ２の口径は、スルーホール（孔）ＴＨ１の口径よりも
大きく構成される。第１層配線Ｌ１および第２層配線Ｌ
２を前記実施の形態１の配線構造としても良い。また、
第１層配線Ｌ１を本実施の形態２の配線構造とし、第２
層配線Ｌ２を前記実施の形態１の配線構造としても良
い。また、第３，４，５層配線Ｌ３，Ｌ４，Ｌ５を一般
的な配線構造としても良い。すなわち、第３，４，５層
配線Ｌ３，Ｌ４，Ｌ５を、一般的な、Ｗ−ＣＭＰ方式の
タングステン（Ｗ）ビアと、アルミニウムからなる配線
層とで構成された配線構造としても良いし、またデュア
ルダマシン法で構成された配線構造としても良い。

【００３１】本実施の形態２では、隣接配線間隔が狭く
配線幅およびコンタクトホールＣＮＴ２の口径が小さい
下層配線（Ｌ１，Ｌ２）を本実施の形態２または前記実
施の形態１の配線構造とし、隣接配線間隔が広く配線幅
およびスルーホールＴＨ２の口径が大きい上層配線（Ｌ
３，Ｌ４，Ｌ５）を一般的な配線構造としている。これ
により、下層配線の隣接間隔を狭くして集積度の向上を
図る一方、電源等の大電流を流す上層配線の隣接間隔を
広く、また、配線幅を太くしスルーホール抵抗を低減し
て全体の遅延時間の短縮を図ることができ、かつ半導体
装置の製造コストを低減できる。

【００３２】（実施の形態３）本実施の形態３において
は、配線溝および孔内に金属を同時に埋め込む、いわゆ
るデュアルダマシン法による配線形成プロセスについて
説明する。図１５〜図１８は、デュアルダマシン法によ
る配線形成中の半導体装置の要部断面図である。

【００３３】まず、図１５に示すように、ウエハ１の主
面上に、絶縁膜９ｈ，２ｋ，９ｉ，２ｍ，９ｊを下層か
ら順にＣＶＤ法等によって堆積した後、前記実施の形態
１と同様のコンタクトホールＣＮＴ１および前記実施の
形態２と同様の配線溝１２を形成する。絶縁膜９ｈ〜９
ｊは、例えば窒化シリコン膜からなる。絶縁膜２ｋ，２
ｍは、前記実施の形態１の絶縁膜２ａと同じである。絶
縁膜２ｋ，２ｍをＬｏｗ−Ｋ材料とした場合は、その上
部（ＣＭＰによって研磨される部分）に酸化シリコン膜
からなる絶縁膜を設けても良い。配線溝１２とコンタク
トホールＣＮＴ１とは互いに連通している。続いて、図
１６に示すように、前記実施の形態２と同様の導体膜
（第１導体膜）１３ａをウエハ１上にマグネトロンスパ
ッタリング法またはＣＶＤ法等によって堆積した後、そ
の上に、例えばタングステン、タンタルまたは窒化タン
タル等からなる導体膜（第１導体膜）１３ｂをＣＶＤ法
等によって堆積する。導体膜１３ａ、１３ｂを積層膜で
構成し、導体膜１３ａを絶縁膜との接着性を高める能力
が高い膜である例えば窒化チタンとし、導体膜１３ｂを
銅の拡散を抑制する能力が高い膜である例えばタンタル
とすることで、絶縁膜との接着性と銅の拡散抑制能力と
を共に向上させることができる。コンタクトホールＣＮ
Ｔ１は、前記実施の形態１で説明したのと同様に導体膜
１３ａ，１３ｂにより完全に埋め込まれている。すなわ
ち、導体膜１３a、１３ｂは、コンタクトホールＣＮＴ
１を埋め込み、コンタクトホールＣＮＴ１上の平面位置
が配線溝１２の底面上の平面位置とほぼ一致するように
配線溝１２の側面および底面に形成され、これにより、
側面および底面が導体膜１３ｂで覆われた配線溝１２が
形成される。導体膜１３ａ，１３ｂの厚さは、例えば５
０ｎｍ程度である。その後、図１７に示すように、ウエ
ハ１上に主導体膜１４を堆積する。主導体膜１４は、例
えば銅からなる薄いシード層をスパッタリング法によっ
て堆積した後、その上にメッキ法によって厚い銅を堆積
することで形成されている。その後、主導体膜１４、導
体膜１３ｂ，１３ａをＣＭＰにより研磨する。これによ
り、図１８に示すように、配線溝１２およびコンタクト
ホールＣＮＴ１内に埋込型の第１層配線Ｌ１を形成す
る。このような本実施の形態３によれば、主導体膜１４
は実質的に配線溝１２のみに埋め込めばよいのでダマシ
ン法による配線の微細化が可能となる。また、銅を用い
た配線層を形成することで低抵抗の半導体装置を得るこ
とができる。さらに、配線層に供給可能な電流量を増大
できる。

【００３４】（実施の形態４）本実施の形態４において
は、孔の直径を前記実施の形態３よりも小さくした場合
について説明する。

【００３５】図１９〜図２２は、その半導体装置の製造
工程中における要部断面図である。本実施の形態４で
は、前記実施の形態３のコンタクトホールＣＮＴ１に代
えて、図１９に示すように、前記実施の形態２と同様の
コンタクトホールＣＮＴ２を形成する。前記実施の形態
２と同様の理由から１つの配線に対してコンタクトホー
ルＣＮＴ２を複数配置しても良い。続いて、図２０に示
すように、導体膜１３ａをＣＶＤ法等によって堆積す
る。コンタクトホールＣＮＴ２は、前記実施の形態２と
同様に導体膜１３ａによって完全に埋め込まれている。
すなわち、導体膜１３aは、コンタクトホールＣＮＴ２
を埋め込み、コンタクトホールＣＮＴ２上の平面位置が
配線溝１２の底面上の平面位置とほぼ一致するように配
線溝１２の側面および底面に形成され、これにより、側
面および底面が導体膜１３ａで覆われた配線溝１２が形
成される。その後、図２１に示すように、配線溝１２内
を含む導体膜１３ａ上に、主導体膜１４を前記実施の形
態３と同様に堆積する。その後、主導体膜１４および導
体膜１３ａをＣＭＰにより研磨することで、図２２に示
すように、配線溝１２ａおよびコンタクトホールＣＮＴ
２内に埋込型の第１層配線Ｌ１を形成する。このような
本実施の形態４によれば、前記実施の形態３と同様に主
導体膜１４は実質的に配線溝１２のみに埋め込めばよい
のでダマシン法による配線をさらに微細化できる。ま
た、銅を用いた配線層を形成することで低抵抗の半導体
装置を得ることができる。さらに、配線層に供給可能な
電流量を増大できる。

【００３６】次に、本実施の形態４を適用したＣＭＩＳ
回路を有する半導体装置の製造工程中における要部断面
図の一例を図２３に示す。ここでは、本実施の形態４の
配線構造が、第１層配線Ｌ１に適用されている場合が例
示されている。第２層配線Ｌ２および第３層配線Ｌ３
は、一般的なダマシン（デュアルダマシン）法による配
線構造とされている。第１層配線Ｌ１を前記実施の形態
３で説明した配線構造としても良い。なお、スルーホー
ル（孔）ＴＨ２の口径は、コンタクトホールＣＨＴ２の
口径よりも大きく構成される。

【００３７】本実施の形態４では、隣接配線間隔が狭く
配線幅及びコンタクトホールＣＮＴ２の口径が小さい下
層配線（Ｌ１）を本実施の形態４または前記実施の形態
３の配線構造とし、隣接配線間隔が広く配線幅及びスル
ーホールＴＨ２の口径が大きい上層配線（Ｌ２、Ｌ３）
を一般的なダマシン（デュアルダマシン）法による配線
構造としている。これにより、下層配線の隣接間隔を狭
くして集積度の向上を図る一方、電源等の大電流を流す
上層配線の隣接間隔を広く、また、配線幅を太くしスル
ーホール抵抗を低減して全体の遅延時間の短縮を図るこ
とができ、かつ半導体装置の製造コストを低減できる。
また、ウエハ１に直接接続される第１層配線Ｌ１の銅か
らなる主導体膜１４は、コンタクトホールＣＮＴ２内に
は存在しない。すなわち、主導体膜１４は、コンタクト
ホールＣＮＴ２の高さ（深さ）分だけウエハ１から離間
している。このため、第１層配線Ｌ１を銅配線で構成し
た場合でも、銅の拡散による素子自体の劣化を抑制また
は防止できるので信頼性が向上し、また、銅を用いた配
線層を形成することで低抵抗の半導体装置を得ることが
できる。

【００３８】（実施の形態５）本実施の形態５の配線構
造は、図２４に示すように、配線溝１２内において導体
膜１３ｂと主導体膜１４との間に導体膜１３ｃが設けら
れている。この場合、例えば導体膜１３ａを窒化チタン
とし、導体膜１３ｃをタンタル、窒化タンタルまたはそ
れらの積層膜とすることにより、絶縁膜との接着性と銅
の拡散抑制能力とを共に向上させることができる。ま
た、導体膜１３ｂをタングステンとすることにより、コ
ンタクトホールＣＮＴ１の埋込性を向上させることがで
きる。もちろん、導体膜１３ａ，１３ｃを、タンタル、
窒化タンタルまたはそれらの積層膜とすることにより、
銅の拡散の抑制能力をさらに向上させることもできる。

【００３９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００４０】例えば前記実施の形態においては、下層配
線に各実施の形態の配線構造を適用した場合について説
明したが、これに限定されるものではなく上層配線に各
実施の形態の配線構造を適用しても良い。

【００４１】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ＣＭＩＳ回路を有する半導体装置の製造技術に適用した
場合について説明したが、それに限定されるものではな
く、例えばＤＲＡＭ（Dynamic Random Access Memor
y）、ＳＲＡＭ（Static Random Access Memory）または
フラッシュメモリ等のようなメモリ回路を有する半導体
装置、マイクロプロセッサ等のような論理回路を有する
半導体装置あるいは上記メモリ回路と論理回路とを同一
半導体基板に設けている混載型の半導体装置、画像形成
装置として利用される液晶ディスプレイ（ＬＣＤ：Liqu
id Crystal Display）等、他の半導体装置の製造技術に
も適用できる。

【００４２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４３】すなわち、絶縁膜に孔を形成する工程、前
記孔内を含む絶縁膜上に第１厚さを有する第１導体膜を
前記孔上の第１導体膜の上面と前記絶縁膜上の第１導体
膜の上面とがほぼ一致するように堆積することにより、
前記孔を第１導体膜で埋め込む工程、前記第１導体膜を
除去することなく、その上に前記第１厚さよりも厚い第
２厚さを有する主導体膜を堆積する工程、前記第１導体
膜および主導体膜をパターニングすることにより配線を
形成する工程を有することにより、第１導体膜の除去工
程を削減できるので、半導体装置の製造工程を簡略化す
ることが可能となる。このため、半導体装置の製造時間
を短縮できる。また、半導体装置のコストを低減するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図２】図１に続く半導体装置の製造工程中の要部断面
図である。

【図３】図２に続く半導体装置の製造工程中の要部断面
図である。

【図４】図３に続く半導体装置の製造工程中の要部断面
図である。

【図５】図４に続く半導体装置の製造工程中の要部断面
図である。

【図６】本発明者が検討した配線構造を比較のために示
したウエハの要部断面図である。

【図７】図６に続く半導体装置の製造工程中のウエハの
要部断面図である。

【図８】本発明の他の実施の形態である半導体装置の製
造工程中における要部断面図である。

【図９】図８に続く半導体装置の製造工程中の要部断面
図である。

【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。

【図１１】図１０に続く半導体装置の製造工程中の要部
断面図である。

【図１２】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部断面図である。

【図１３】図１２に続く半導体装置の製造工程中の要部
断面図である。

【図１４】本発明の他の実施の形態である半導体装置の
製造工程中の要部断面図である。

【図１５】本発明のさらに他の実施の形態である半導体
装置の製造工程中の要部断面図である。

【図１６】図１５に続く半導体装置の製造工程中の要部
断面図である。

【図１７】図１６に続く半導体装置の製造工程中の要部
断面図である。

【図１８】図１７に続く半導体装置の製造工程中の要部
断面図である。

【図１９】本発明の他の実施の形態である半導体装置の
製造工程中の要部断面図である。

【図２０】図１９に続く半導体装置の製造工程中の要部
断面図である。

【図２１】図２０に続く半導体装置の製造工程中の要部
断面図である。

【図２２】図２１に続く半導体装置の製造工程中の要部
断面図である。

【図２３】本発明の他の実施の形態である半導体装置の
製造工程中の要部断面図である。

【図２４】本発明のさらに他の実施の形態である半導体
装置の製造工程中の要部断面図である。

【符号の説明】

１ウエハ２絶縁膜２ａ〜２ｋ，２ｍ絶縁膜３ａ導体膜（第１導体膜）３ｂ導体膜（第１導体膜）４導体膜（第２導体膜）５主導体膜６導体膜７フォトレジストパターン８分離部９ａ〜９ｊ絶縁膜１０，１１半導体領域１２配線溝１３ａ，１３ｂ，１３ｃ導体膜（第１導体膜）１４主導体膜５０ウエハ５１絶縁膜５２コンタクトホール５３ａ〜５３ｃ導体膜５３ｄ主導体膜５３ｅ導体膜ＣＮＴ１，ＣＮＴ２コンタクトホール（孔）ＴＨ１スルーホール（孔）ＴＨ２スルーホールＬ１第１層配線Ｌ２第２層配線Ｌ３第３層配線Ｌ４第４層配線Ｌ５第５層配線ＮＷＬｎ型ウエルＰＷＬｐ型ウエルＱｐｐチャネル型のＭＩＳ・ＦＥＴＱｎｎチャネル型のＭＩＳ・ＦＥＴ

フロントページの続きＦターム(参考） 4M104 AA01 BB02 BB14 BB17 BB18 BB26 BB30 BB32 BB36 BB37 CC01 DD08 DD15 DD16 DD17 DD19 DD20 DD37 DD43 DD52 DD53 DD65 DD66 DD75 EE08 EE12 FF17 FF18 FF22 GG16 HH09 HH14 HH15 HH20 5F033 HH08 HH09 HH11 HH18 HH19 HH21 HH23 HH29 HH32 HH33 JJ01 JJ08 JJ09 JJ11 JJ18 JJ19 JJ21 JJ23 JJ29 JJ32 JJ33 KK01 KK08 KK09 KK11 KK18 KK19 KK21 KK23 KK29 KK32 KK33 LL07 MM02 MM05 MM12 MM13 NN06 NN07 PP06 PP15 PP27 PP28 PP33 QQ03 QQ08 QQ09 QQ10 QQ11 QQ16 QQ21 QQ31 QQ37 QQ48 RR01 RR04 RR06 RR09 RR11 RR25 RR29 SS11 TT02 TT04 VV16 XX03 XX04 XX05 XX06 XX09 XX10 XX13 XX14 XX24 XX27 XX28 XX33 XX34 5F048 AA09 AB01 AC03 BA01 BE03 BF01 BF02 BF07 BF12 BF16 BG12 BG14

Claims

【特許請求の範囲】

【請求項１】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板上に絶縁膜を堆積する工程、（ｂ）前
記絶縁膜に孔を形成する工程、（ｃ）前記絶縁膜上に、
前記孔を埋め込むように配線形成用の第１導体膜を堆積
する工程、（ｄ）前記第１導体膜上にアルミニウムを主
成分とする材料の配向性を向上させる機能を有する配線
形成用の第２導体膜を堆積する工程、（ｅ）前記第２導
体膜上に、アルミニウムを主成分とする配線形成用の主
導体膜を堆積する工程。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記（ｅ）工程後、前記第１、第２導体膜およ
び主導体膜をエッチングガスを用いたドライエッチング
法によりパターニングして配線を形成する工程を有し、
前記第１、第２導体膜をエッチングする際の処理室内の
圧力と、前記主導体膜をエッチングする際の処理室内の
圧力とが異なることを特徴とする半導体装置の製造方
法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記主導体膜のエッチング処理においては、主
導体膜のエッチング作用と、主導体膜の側壁に保護膜を
堆積する作用との両方が生じるような条件で行うことを
特徴とする半導体装置の製造方法。
【請求項４】請求項１、２または３記載の半導体装置
の製造方法において、前記孔の直径を前記第１導体膜の
膜厚の２倍または２倍より小さくしたことを特徴とする
半導体装置の製造方法。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体装置の製造方法において、前記第１導体膜は、チタ
ン膜、窒化チタン膜またはこれらの積層膜と、タングス
テン膜との積層膜からなることを特徴とする半導体装置
の製造方法。
【請求項６】請求項１〜４のいずれか１項に記載の半
導体装置の製造方法において、前記第１導体膜は、チタ
ン膜、窒化チタン膜またはこれらの積層膜からなること
を特徴とする半導体装置の製造方法。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体装置の製造方法において、前記第２導体膜は、チタ
ン膜、窒化チタン膜またはこれらの積層膜からなること
を特徴とする半導体装置の製造方法。
【請求項８】請求項１〜７のいずれか１項に記載の半
導体装置の製造方法において、前記絶縁膜は、誘電率が
４．０よりも低い低誘電率膜を有することを特徴とする
半導体装置の製造方法。
【請求項９】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板上に絶縁膜を堆積する工程、（ｂ）前
記絶縁膜に孔を形成する工程、（ｃ）前記絶縁膜に前記
孔と連通する配線溝を形成する工程、（ｄ）前記配線溝
内を含む絶縁膜上に、銅の拡散を抑制または防止する機
能を有する配線形成用の第１導体膜を、前記孔を埋め込
むように堆積する工程、（ｅ）前記第１導体膜上に銅を
主成分とする主導体膜を堆積する工程、（ｆ）前記絶縁
膜上の前記主導体膜および第１導体膜を研磨することに
より配線溝および孔内に配線を形成する工程。
【請求項１０】請求項９記載の半導体装置の製造方法
において、前記孔の直径を前記第１導体膜の膜厚の２倍
または２倍より小さくしたことを特徴とする半導体装置
の製造方法。
【請求項１１】請求項９または１０記載の半導体装置
の製造方法において、前記第１導体膜は、タンタル膜、
窒化タンタル膜または窒化チタン膜もしくはこれらの膜
から選択された２種以上の膜の積層膜と、タングステン
膜との積層膜からなることを特徴とする半導体装置の製
造方法。
【請求項１２】請求項９または１０記載の半導体装置
の製造方法において、前記第１導体膜は、タンタル膜、
窒化タンタル膜または窒化チタン膜もしくはこれらの膜
から選択された２種以上の膜の積層膜からなることを特
徴とする半導体装置の製造方法。
【請求項１３】請求項９〜１２のいずれか１項に記載
の半導体装置の製造方法において、前記絶縁膜は、誘電
率が４．０よりも低い低誘電率膜を有することを特徴と
する半導体装置の製造方法。
【請求項１４】（ａ）半導体基板上に堆積された絶縁
膜、（ｂ）前記絶縁膜に開口された孔、（ｃ）前記絶縁
膜上に形成され、前記孔を通じて他の層と電気的に接続
された配線を有し、前記配線は、（ｃ１）前記絶縁膜上
に、前記孔を埋め込むように堆積された第１導体膜、
（ｃ２）前記第１導体膜上に堆積された導体膜であっ
て、アルミニウムを主成分とする材料の配向性を向上さ
せる機能を有する第２導体膜、（ｃ３）前記第２導体膜
上に堆積された導体膜であって、アルミニウムを主成分
とする主導体膜を有することを特徴とする半導体装置。
【請求項１５】請求項１４記載の半導体装置におい
て、前記孔の直径が前記第１導体膜の膜厚の２倍または
２倍より小さいことを特徴とする半導体装置。
【請求項１６】請求項１４または１５記載の半導体装
置において、前記第１導体膜は、チタン膜、窒化チタン
膜またはこれらの積層膜と、タングステン膜との積層膜
からなることを特徴とする半導体装置。
【請求項１７】請求項１４または１５記載の半導体装
置において、前記第１導体膜は、チタン膜、窒化チタン
膜またはこれらの積層膜からなることを特徴とする半導
体装置。
【請求項１８】請求項１４〜１７のいずれか１項に記
載の半導体装置において、前記第２導体膜は、チタン
膜、窒化チタン膜またはこれらの積層膜からなることを
特徴とする半導体装置。
【請求項１９】請求項１４〜１８のいずれか１項に記
載の半導体装置において、前記絶縁膜は、誘電率が４．
０よりも低い低誘電率膜を有することを特徴とする半導
体装置。
【請求項２０】（ａ）半導体基板上に堆積された絶縁
膜、（ｂ）前記絶縁膜に開口された孔、（ｃ）前記絶縁
膜に前記孔と連通するように開口された配線溝、（ｄ）
前記配線溝および孔内に埋め込まれて形成された配線を
有し、前記配線は、（ｄ１）前記配線溝の内面を覆い、
かつ、前記孔を埋め込むように堆積され、銅の拡散を抑
制または防止する機能を有する第１導体膜、（ｄ２）前
記配線溝内において前記第１導体膜上に堆積された銅を
主成分とする主導体膜を有することを特徴とする半導体
装置。
【請求項２１】請求項２０記載の半導体装置におい
て、前記孔の直径が前記第１導体膜の膜厚の２倍または
２倍より小さいことを特徴とする半導体装置。
【請求項２２】請求項２０または２１記載の半導体装
置において、前記第１導体膜は、タンタル膜、窒化タン
タル膜または窒化チタン膜もしくはこれらの膜から選択
された２種以上の膜の積層膜と、タングステン膜との積
層膜からなることを特徴とする半導体装置。
【請求項２３】請求項２０または２１記載の半導体装
置において、前記第１導体膜は、タンタル膜、窒化タン
タル膜または窒化チタン膜もしくはこれらの膜から選択
された２種以上の膜の積層膜からなることを特徴とする
半導体装置。
【請求項２４】請求項２０〜２３のいずれか１項に記
載の半導体装置において、前記絶縁膜は、誘電率が４．
０よりも低い低誘電率膜を有することを特徴とする半導
体装置。