CN1707771A - 形成半导体器件接触塞的方法 - Google Patents

形成半导体器件接触塞的方法 Download PDF

Info

Publication number
CN1707771A
CN1707771A CNA2005100554893A CN200510055489A CN1707771A CN 1707771 A CN1707771 A CN 1707771A CN A2005100554893 A CNA2005100554893 A CN A2005100554893A CN 200510055489 A CN200510055489 A CN 200510055489A CN 1707771 A CN1707771 A CN 1707771A
Authority
CN
China
Prior art keywords
etching
layer
scope
approximately
forms
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100554893A
Other languages
English (en)
Other versions
CN1326232C (zh
Inventor
崔奉浩
崔益寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1707771A publication Critical patent/CN1707771A/zh
Application granted granted Critical
Publication of CN1326232C publication Critical patent/CN1326232C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体器件的制造方法；并且更具体地，一种制造多个接触塞的方法，其能够在通过使用SAC蚀刻制程形成多个接触孔期间，防止自对准接触(SAC)失效，和在执行塞隔离制程期间，防止缺陷产生。本发明防止由化学机械抛光(CMP)制程所造成的Pinocchino缺陷的基本问题，并且简化根据该颗粒而执行的后续清洁制程。因此，有可能发展具有高品质和高生产速度的产品，并有可能用回蚀刻制程取代具有高单位制程成本的CMP制程，从而提供增加价格竞争力的效果。

Description

形成半导体器件接触塞的方法
技术领域
本发明是关于一种半导体器件的制造方法；尤其是一种制造多个接触塞的方法，其能够在通过使用SAC蚀刻制程形成多个接触孔期间，防止自对准接触(SAC)失效，和在执行塞隔离制程期间，防止缺陷产生。
背景技术
一般而言，半导体器件是由半导体器件内部的多个位元素(unitpixel)所组成的。大规模集成的趋势已导致需要在限定的单元区内密集地形成半导体器件。因此，半导体器件的单位器件，如晶体管和电容器，的尺寸已逐渐地减少。尤其在动态随机存取存储器(DRAM)器件中，由于设计规则已向最小化偏移，所以形成在单元区内的单位器件的尺寸已减少。例如，目前所形成的DRAM器件，其最小线宽小于0.1μm，而且经常被要求要有小于80nm的线宽。因此，应用传统的制造方法会有很多困难。
在将使用具有193nm波长的ArF的光刻应用到具有小于80nm线宽的半导体器件的情形中，为了可以形成细微图案和垂直蚀刻轮廓，需要发展一种额外的方法，以防止光阻在采用蚀刻制程期间产生变形。因此，当制造具有小于80nm线宽的半导体器件时，用于蚀刻的传统要求和用于防止图案变形的新要求应该被同时满足。
另一方面，半导体器件集成程度的进步，已致使器件构件要以堆叠方式形成。接触塞或接触垫是此种堆叠结构的一个范例。
对于接触塞，着落塞接触(landing plug contact，LPC)是常使用的，因为LPC具有在最小面积内制造宽接触的底部，和比底部更宽的用以增加接触容限的顶部。
此外，为了形成此种LPC，在具有高纵横比的结构间蚀刻是有困难的。这时，自对准接触(SAC)蚀刻制程被引入，其通过使用两种材料，如氧化物层和氮化物层，的蚀刻选择性而得到蚀刻轮廓。
对于SAC蚀刻制程，基于CF和CHF的气体被采用，而且还需要使用氮化物层当作蚀刻停止层，以防止攻击隔离层或下部分的导电图案。
下面，将解释使用SAC蚀刻制程来形成多个单元接触的制程。图1A到图1D是说明形成多个单元接触的传统制程的截面图。
首先，参照图1A，在提供有各种不同的器件构件，即用以形成半导体器件的场绝缘层和井(未示出)，的基板100上，形成多个栅电极图案G1和G2。此处，多个栅电极图案G1和G2的每一个，都是通过在基板100上堆叠栅导电层101和硬掩模所形成的。
栅绝缘层存在于栅导电层101和基板100之间，而且采用典型的基于氧化物的层，如氧化硅层；但是，此处栅绝缘被省略。
栅导电层101是从由多晶硅、钨(W)、氮化钨(WNX)、硅化钨(WSiX)组成的群组中选择的材料制成的。此外，也有可能使用所有上列材料的组合材料形成栅导电层101。
栅硬掩模102在通过蚀刻层间绝缘层形成多个接触孔的蚀刻制程期间，扮演保护栅导电层101的角色。栅硬掩模102是由具有不同于层间绝缘层的蚀刻速率的材料制成的。例如，在使用基于氧化物的层用以形成层间绝缘层的情形中，采用基于氮化物的层，如氮化硅(SiN)层或氮氧化硅(SiON)层，而在使用基于聚合物的低k-介电层用以形成层间绝缘层的情形中，采用基于氧化物的层。
在多个栅电极图案G1和G2之间的基板100上，形成杂质扩散区(未图示)，如源/漏结。
沿着形成有多个栅电极图案G1和G2的轮廓，形成隔离层(未图示)，然后，形成蚀刻停止层103，以防止下面的结构，如隔离层和多个栅电极图案G1和G2，因为在上述结果基板上采用后续的SAC蚀刻方法的蚀刻制程而受到攻击。这时，最好沿着下面结构的轮廓形成蚀刻停止层103。蚀刻停止层103采用基于氮化物的层。
接着，在提供有蚀刻停止层103的上述结果基板上，形成基于氧化物的层间绝缘层104。
在使用基于氧化物的层用以形成层间绝缘层104的情形中，采用选自由硅酸硼玻璃(BSG)层、硅酸硼磷玻璃(BPSG)层、硅酸磷玻璃(PSG)层、原硅酸四乙酯(TEOS)层、高密度等离子体(HDP)氧化物层、旋涂玻璃(SOG)层和先进的平面化层(APL)组成的群组的材料。此外，也有可能使用基于无机或有机的低k-介电层以形成层间绝缘层。
接着，采用化学机械抛光(CMP)制程平面化层间绝缘层104，然后，在层间绝缘层104上，形成用以形成牺牲性硬掩模的氮化物层105A。
由于在执行光刻制程期间的分辨率的限制，和防止图案变形，通过后续的制程，将用以形成牺牲性硬掩模的氮化物层105A制作成图案，以确保光阻的蚀刻容许度。
接着，在用以形成牺牲性硬掩模的氮化物层105A上，形成用以形成多个单元接触塞的光阻图案。
另一方面，在形成光阻图案106期间，在光阻图案和光阻图案的下面结构之间，可以使用抗反射涂层，用以防止在形成图案的曝光期间，由于高度的反光，而因散射的反光形成不想要的图案，及用以改善光阻图案和光阻图案的下面结构之间的粘着性。此时，抗反射涂层主要是使用和光阻图案具有相似蚀刻特性的基于有机的材料。但是，根据制程，抗反射涂层可被省略。
下面要更详细地说明形成光阻图案的制程，在抗反射涂层或用以形成牺牲性硬掩模的氮化物层105A的下面结构上，通过执行旋涂法，旋涂预定厚度的用于ArF或F2光源的光阻，如COMA或丙烯酸酯(acrylaid)，其为用于ArF光源的光阻。之后，通过使用ArF或F2光源和用以限定接触孔的宽度的预确定的分划板(reticle)(未图示)，选择性曝光光阻的预定部分。然后，进行显影制程，使曝光部分或未曝光部分保留下来，接着执行清洁制程，以移除蚀刻残留物，于是形成光阻图案106，其为单元接触开口掩模。此处，光阻图案106为I-型。
其次，参照图1B，通过使用光阻图案106作为蚀刻掩模，蚀刻用以形成牺牲性硬掩模的氮化物层105B，形成限定单元接触塞的区域的牺牲性硬掩模105B。
接着，通过执行去光阻制程，移除光阻图案106。在使用基于有机的抗反射涂层的情形中，该光阻图案在去光阻制程期间被移除。
其次，通过使用牺牲性硬掩模105B作为为蚀刻掩模，对层间绝缘层104施以SAC蚀刻制程，于是在栅电极图案G1和G2之间，形成曝露蚀刻停止层103的多个接触孔。
此时，采用SAC蚀刻制程的典型配方。换而言之，作为主要蚀刻气体的基于氟化物的等离子体，如CxFy气体(x和y的范围约为1到10)，像C2F4、C2F6、C3F8、C4F6、C5F8或C5F10，和额外的CaHbFc气体(a、b和c的范围约为1到10)，如CH2F2、C3HF5或CHF3，一起使用。此时，使用惰性气体，如He、Ne、Ar或Xe，作为载气。
接着，沉积具有很差台阶覆盖性的基于氧化物的覆盖层，如未掺杂硅酸盐玻璃(USG)层。之后，通过使用全体蚀刻制程，移除在多个接触孔的下部分之上的蚀刻停止层103，于是打开位于多个接触孔107的下部分之中的基板100，即基板100的杂质扩散区。
此时，形成覆盖层，用以在执行多个接触孔107的下部分的打开制程期间，保护存在于多个栅电极图案G1和G2的上部分的硬掩模102。
其次，通过采用清洁制程，移除蚀刻残留物和副产品。
参照图1C，在多个接触孔107的下部分被打开的结构中，沉积用以形成多个塞的导电层108A，于是充分地填充多个接触孔107。
用以形成多个塞的导电层108A主要是由多晶硅层制成的。
接着，执行平面化制程，以曝露栅硬掩模102，于是形成穿过多个接触孔107，电性连接基板的杂质扩散区，并与栅硬掩模102一起被平面化的多个塞108B。在执行用以隔离多个塞108B的平面化制程期间，采用CMP制程。
参照图1D，因为基于氮化物的栅硬掩模102和由多晶硅制成的多个塞108B，具有彼此相异的抛光率，所以在栅硬掩模102和多个塞108之间，会产生高度差，以参照记号A表示。
再者，在执行用以移除在CMP制程时所产生的缺陷的后续清洁制程期间，由于栅硬掩模102和层间绝缘层104的蚀刻选择性不同，所以会产生另外的高度差，以参照记号B表示。
使用上述塞形成技术的具有等于或小于约100nm线宽的半导体器件，在形成多个单元接触塞期间使用I-型光阻图案，而且当将多个单元接触塞隔离成用以形成位线接触的单元接触塞，和用以形成储存节点接触的单元接触塞时，采用CMP制程。
用以隔离多个塞的CMP制程提供了有效隔离由多于三个不同层，如氮化物层、氧化物层和多晶硅层，所组成的材料层的优点。但是，有下列几项缺点：
首先，很难去除由浆液颗粒和Pinocchino颗粒所造成的刮痕。这些颗粒经由后续清洁制程被减少，但是不可能完全移除该缺陷，因此降低了半导体器件的品质和产品的合格率。
第二，当过度地抛光，使多个塞隔离成用以形成位线接触的塞和用以形成储存节点接触的塞时，在栅电极图案之间，即在字线硬掩模和单元接触塞之间，会有约350的高度差，因此，需要对基于氧化物的层间绝缘层施以额外的CMP制程，以消除高度差。
第三，因为CMP制程在晶圆边缘区域的抛光率大于在晶圆中央区域的抛光率，所以在晶圆边缘区域，会有硬掩模高度突然减少的问题。
第四，因为CMP制程根据图案密度而有不同的抛光率，所以需要过度的CMP制程，以克服隔离单元区和周边区相互接合的粗糙的(mat)边缘区域的困难性，于是会造成栅硬掩模的不均匀性。
因此，需要发展一种制程技术，用以解决上述在塞隔离时所造成的问题。
发明内容
因此，本发明的目的是要提供一种用以形成半导体器件的多个接触塞的方法，其能够防止在塞隔离制程期间产生缺陷，控制因为要施以抛光的各层之间的抛光率不同，所产生的高度差，及解决由于图案之间的密度不同，和晶圆的边缘区域和中央区域之间的抛光率不同，所造成图案不均匀的问题。
根据本发明的一个方面，本发明提供一种用以形成半导体器件的多个接触塞的方法，其中包含下列步骤：在提供有导电层的基板上，形成具有多个硬掩模的多个导电图案；沿着提供有多个导电图案的轮廓，形成蚀刻停止层；在蚀刻停止层上，形成层间绝缘层；平面化层间绝缘层，直到层间绝缘层在导电图案的上部分的蚀刻停止层上，剩余的厚度范围从约0到约500；在层间绝缘层上，形成多晶硅层；通过使用多晶硅层作为蚀刻掩模，形成在多个导电图案之间曝露蚀刻停止层的多个接触孔；移除在多个接触孔的下部分的多晶硅蚀刻掩模和蚀刻停止层；形成用以形成多个塞的导电层，以填充多个接触孔；及通过执行使用回蚀刻制程的平面化制程以曝露多个硬掩模，形成多个隔离塞。
附图说明
根据下面参照相关附图的较佳实施例的说明，本发明上述的和其他的目的与特征将会变得更清楚，其中：
图1A到图1D为说明用于形成多个单元接触的传统制程的横截面图；及
图2A到图2F为说明根据本发明的用以形成多个单元接触的制程的横截面图。
具体实施方式
下面，将参照附图详细说明本发明的较佳实施例。
图2A到图2F为说明根据本发明的用以形成多个单元接触的制程的横截面图。
首先，参照图2A，在提供各种不同的器件构件，如场层和井(未图示)的基板300上，形成多个栅电极图案G31和G32。此处，多个栅电极图案G31和G32的每一个，都是通过堆叠栅硬掩模302和栅导电层301所形成的。
在栅导电层301和基板300之间，存在栅绝缘层。栅绝缘层是由典型的基于氧化物的层所制成的；但是，此处省略了栅绝缘层。
栅导电层301是由多晶硅、钨(W)、氮化钨(WN)、和硅化钨(WSiX)所组成的群组中选择的材料制成的。此外，也有可能通过使用上列这些材料的组合材料形成栅导电层。
栅硬掩模302在通过蚀刻层间绝缘层用以形成多个接触孔的蚀刻制程期间，扮演保护栅导电层301的角色。栅硬掩模302是由具有与层间绝缘层的蚀刻速率非常不同的材料制成的。例如，在使用基于氧化物的层形成层间绝缘层的情形中，采用基于氮化物的层，如氮化硅(SiN))层或氮氧化硅(SiON)层，而在使用基于聚合物的低k-介电层形成层间绝缘层的情形中，采用基于氧化物的层。
在多个栅电极图案G31和G32之间的基板300上，形成杂质扩散区(未图示)，如源/漏结。沿着由多个栅电极图案G31和G32形成的轮廓，形成隔离层(未图示)，然后，形成蚀刻停止层303，以防止下面的结构，如隔离层和多个栅电极图案G31和G32，因为在上述结果基板上采用后续的SAC蚀刻方法的蚀刻制程而受到攻击。在此时，最好沿着下面结构的轮廓形成蚀刻停止层303。蚀刻停止层303采用基于氮化物的层。
接着，在提供有蚀刻停止层303的上述结果基板上，形成基于氧化物的层间绝缘层304。
在使用基于氧化物的层形成层间绝缘层304的情形中，采用选择自由硅酸硼玻璃(BSG)层、硅酸硼磷玻璃(BPSG)层、硅酸磷玻璃(PSG)层、原硅酸四乙酯(TEOS)层、高密度等离子体(HDP)氧化物层、旋涂式玻璃(SOG)层和先进的平面化层(APL)所组成的群组的材料。此外，也有可能使用基于无机或有机的低k-介电层以形成的层间绝缘层。
接着，参照图2B，通过采用化学机械抛光(CMP)制程，平面化层间绝缘层304。层间绝缘层304在多个栅硬掩模的上部分之上，即，要曝露蚀刻停止层303的目标上或多个栅电极图案G31和G32的上部分之上，剩余的厚度等于或小于约500。
再者，在存在多个栅电极图案G31和G32的区域和存在层间绝缘层304的区域之间，有等于或小于约200厚度的高度差。
接着，在层间绝缘层上，形成用以形成牺牲性硬掩模的多晶硅层305A。
由于在执行光刻制程期间的分辨率的限制及防止图案变形，为了确保光阻的蚀刻容许度，通过后续的制程，将用以形成牺牲性硬掩模的多晶硅层305A制作成图案，以变成牺牲性硬掩模。因此，用以形成牺牲性硬掩模的多晶硅层305A，相对于氧化物层，具有比氮化物层更高的蚀刻选择性，于是其可以作为很好的硬掩模。
用以形成牺牲性硬掩模的多晶硅层305A，是在范围从约500℃到约600℃的温度下，沉积范围从约500到约1500的厚度。再者，在通过使用二次离子质谱仪(SIMS)量测浓度的情形中，多晶硅层305A内部的杂质浓度最好保持在约1.5×1020到约2.5×1020的范围内。
接着，在用以形成牺牲性硬掩模的多晶硅层305A上，形成用以形成多个单元接触塞的光阻图案306。光阻图案是I-型。
另一方面，在形成光阻图案306期间，在光阻图案306和光阻图案的下面结构之间，可以使用抗反射涂层，用以防止在形成图案的曝光期间，由于高度的反光性，而因散射的反光形成不想要的图案，及用以改善光阻图案和光阻图案的下面结构之间的粘着性。此时，抗反射涂层主要使用具有和光阻图案相似的蚀刻特性的基于有机的材料。但是，根据制程，抗反射涂层可以省略。
下面要更详细地说明形成光阻图案306的制程，在抗反射涂层上，或在用以形成牺牲性硬掩模的多晶硅层305A上，通过执行旋涂法，旋涂预定厚度的用于ArF或F2光源的光阻，如COMA或丙烯酸酯，其为用于ArF光源的光阻。之后，通过使用ArF或F2光源和用以界定接触孔的宽度的预确定的分划板(未图示)，选择性曝光光阻的预定部分。然后，进行显影制程，使曝光部分或未曝光部分保留下来，接着执行清洁制程，以移除蚀刻残留物，于是形成光阻图案306，其为单元接触开口掩模。
其次，参照图2C，通过使用光阻图案306作为蚀刻掩模，蚀刻用以形成牺牲性硬掩模的多晶硅层305A，形成界定提供有多个单元接触塞的区域的牺牲性硬掩模305B。
此时，最好使用变压器耦合等离子体(TCP)型设备或磁增强反应离子蚀刻机型设备之一。
其次，通过采用去光阻制程，移除光阻图案306。在使用基于氧化物的抗反射涂层的情形中，通过去光阻制程，光阻图案被移除。
参照图2D，通过使用牺牲性硬掩模305B作为蚀刻掩模，执行自对准接触(SAC)蚀刻制程，蚀刻层间绝缘层304，从而在多个栅电极图案G31和G32之间形成曝露蚀刻停止层303的多个接触孔307。
此时，采用SAC蚀刻制程的典型配方。换而言之，作为主要蚀刻气体的基于氟化物的等离子体，如CxFy气体(x和y的范围约为1到10)，像C2F4、C2F6、C3F8、C4F6、C5F8或C5F10，和额外的CaHbFc气体(a、b和c的范围约为1到10)，如CH2F2、C3HF5或CHF3，一起使用。此时，使用惰性气体，如He、Ne、Ar或Xe，作为载气。
下面要更详细地说明SAC蚀刻制程，在MERIE型设备中保持范围从约20mTorr到约60mTorr的压力，并且需要范围从约400W到约1000W的射频(RF)源功率以及范围从约500W到约1000W的偏置功率。此时，所使用的C5F8的范围从约2SCCM到约10SCCM，CH2F2的范围从约0SCCM到约10SCCM，O2的范围从约0SCCM到约10SCCM，及Ar的范围从约500SCCM到约1000SCCM。
其次，在蚀刻机蚀刻多晶硅中，经由提供具有多晶硅和氧化物层或氮化物层的高蚀刻选择性的蚀刻条件的干式蚀刻，移除牺牲性硬掩模305B。此时，蚀刻制程是在TCP型设备或MERIE型设备中执行，并且在多个接触孔307的下部分之上，蚀刻停止层303剩余的厚度等于或大于约100。
其次，通过使用稀释约100倍到约300倍的缓冲氧化物蚀刻液(BOE)，移除在蚀刻制程期间所产生的基于聚合物的残留物。
其次，通过使用全体蚀刻制程，移除在多个接触孔307的下部分之上的蚀刻停止层303，于是曝露出基板300，即，基板300的杂质扩散区。
另一方面，在移除牺牲性硬掩模305B期间，也会同时蚀刻栅硬掩模302和蚀刻停止层303的某些部分，于是会减少在用以移除蚀刻停止层303的干式蚀刻制程期间的蚀刻目标。因此，剩余的栅硬掩模302还可保持足够的高度。
其次，参照图2E，在多个接触孔的下部分被打开的上述结果结构中，沉积用以形成多个塞的导电层308A，于是充分地填充多个接触孔307。
用以形成多个塞的导电层308A是由多晶硅层制成的，而且沉积的厚度范围从约1500到约3000，在沉积多晶硅层时，在多个接触孔307的内部不产生空洞。
其次，参照图2F，执行平面化制程，用以隔离多个塞。但是，此时，采用使用干式蚀刻制程的蚀刻制程，而不是使用现有技术所使用的CMP制程，于是形成多个隔离塞308B。
根据本发明，在使用最关键技术的回蚀刻制程的情形中，首先通过采用用以最小化在沉积用以形成多个塞的导电层308A期间，如图2E所示，所产生的多弯曲的图案和高度差的配方，移除用以形成位于外围区域的多个塞的导电层308A。然后，对单元区中的栅硬掩模302施以第一蚀刻制程，直到使栅硬掩模具有等于或小于约200的厚度。此时，形成用以形成多个塞的导电层308A的多晶硅，相对于形成栅硬掩模302的氮化物层，其蚀刻选择性等于或小于约1对约1.2的比值。因此，在用以形成多个塞的导电层和用以形成栅硬掩模的氮化物层之间的高度差，保持在等于或小于约200的厚度。
根据本发明，使用回蚀刻制程的平坦化制程，主要被分成两个蚀刻步骤。
第一个步骤是蚀刻用以形成多个塞的导电层308A，于是移除用以形成多个塞的导电层308A的曲表面，而第二个步骤是应用蚀刻制程，同时移除在用以形成层间绝缘层的氧化物层，用以形成导电层的多晶硅，和用以形成栅硬掩模的氮化物层间的高度差。
对于第一个步骤，使用具有微波源的设备。此时，腔体中的压力保持在约700mTorr和约1000mTorr之间的范围内，并使用范围为约700W到约1000W的微波功率。此外，也使用范围从约300W到约400W的RF功率。再者，也使用范围从约150SCCM到约250SCCM的CF4和范围从约200SCCM到约400SCCM的O2。
对于第二个步骤，使用TCP型设备，而此第二个步骤还可再分成三个部分。
首先，使用范围从约30SCCM到约150SCCM的C2F6。当腔体内部压力保持在从约4mTorr到约20mTorr的范围内时，使用范围从约200W到约500W的源功率和范围从约70W到约150W的偏置功率。
其次，使用范围从约20SCCM到约100SCCM的Cl2，范围从约0SCCM到约100SCCM的HBr，和范围从约0SCCM到约100SCCM的O2。当腔体内部压力保持在从约4mTorr到约15mTorr的范围内时，使用范围从约200W到约500W的源功率和范围从约30W到约150W的偏置功率。
最后，使用范围从约30SCCM到约150SCCM的C2F6并且当腔体内部压力保持在从约4mTorr到约20mTorr的范围内时，使用范围从约200W到约500W的源功率和范围从约70W到约150W的偏置功率。
接着，经由使用稀释约100倍到约300倍的BOE的清洁制程，层间绝缘层304和多个塞308B之间的高度差被减少。
该蚀刻制程最重要的重点是可以精密控制多晶硅对氧化物层或氮化物层的蚀刻选择性，其为干式蚀刻的要求条件，及可以控制作为蚀刻目标的多晶硅和氧化物层或氮化物层。此外，还需要最小化栅硬掩模或层间绝缘层和多晶硅之间的高度差。
虽然本发明的实施例作为用以形成单元接触塞的制程的范例，但是本发明也可以使用用以形成位线接触或储存节点接触的制程。
因此，在用以形成储存节点接触塞的制程的情形中，在下面结构中的杂质扩散区可以用单元接触塞或接触垫取代，而栅电极图案则可以用位线取代。
本发明在形成I-型接触孔图案期间，移除部分层间绝缘层；在SAC蚀刻制程期间，减少蚀刻目标；用多晶硅取代牺牲性硬掩模；及采用重新调整蚀刻配方的回蚀刻制程，因此可以提供下列几项优点。
A)通过在塞隔离期间，应用回蚀刻制程，可以防止由于CMP制程所造成的Pinocchino缺陷的基本问题，并且可以简化根据抛光颗粒而执行的后续的清洁制程，使得有可能以高品质和高速度发展产品。
B)通过采用回蚀刻制程，有可能执行塞隔离，使得具有高单位制程成本的CMP制程可以用回蚀刻制程取代，于是可以提供良好的经济效应。
C)与现有技术相比较，用以形成I-型接触孔的蚀刻目标，可以减少超过约30％，于是减少蚀刻周期超过约30％。因此，可以减少多个导电图案的多个硬掩模的损失，于是降低多个导电图案的多个硬掩模的厚度约200。多个导电图案的多个硬掩模厚度的减少，有助于处理单元区和周边区之间的临界尺寸(CD)偏置，并且防止在通过使用层间绝缘层填充多个导电图案之间的空隙期间，产生空洞。
D)在SAC蚀刻制程期间，因为导电图案的多个硬掩模被减少，所以可以省略用以沉积覆盖层的制程。
E)SAC蚀刻目标的减少和牺牲性硬掩模对层间绝缘层的蚀刻选择性的增加，使其有可能改善晶圆对晶圆和在晶圆之中的CD不均匀性，及确保层间绝缘层的CD容限。
F)通过牺牲性硬掩模的高蚀刻选择性，可以确保用于使用ArF光源，具有高分辨率的光刻制程的光阻蚀刻容许度，因此可以降低设计规则。
本发明防止由CMP制程所造成的Pinocchino缺陷的基本问题，并简化根据抛光颗粒而执行的后续的清洁制程。因此，有可能以高品质和高速度发展产品，并且有可能用回蚀刻制程取代具有高单位制程成本的CMP制程，从而提供增加价格竞争力的效果。
本申请书包含2004年6月8日向韩国专利局申请的韩国专利公报第KR2004-0041725号的相关内容，此处将所有的内容都纳入参考。尽管本发明已对于某些较佳实施例详细说明，对于那些熟悉本项技术的人士来说，将很明显的是，可以进行各种不同的变化和修正，而不脱离本发明在后面的权利要求中所界定的精神和范围。
【主要元件符号说明】
100                    基板
101                    栅导电层
102                    栅硬掩模
103                    蚀刻停止层
104                    层间绝缘层
105A                   氮化物层
105B                   牺牲性硬掩模
106                    光阻图案
107                    接触孔
108A                   导电层
108B                   栓塞
300                    基板
301                    栅导电层
302                    栅硬掩模
303                    蚀刻停止层
304                    层间绝缘层
305A                   多晶硅层
305B                   牺牲性硬掩模
306                    光阻图案
307                    接触孔
308A                   导电层
308B                   栓塞
G1，G2，G31，G32       栅电极图案。

Claims (14)

1.一种用于形成半导体器件的多个接触塞的方法，其包含下列步骤：
在提供有导电层的基板上，形成具有多个硬掩模的多个导电图案；
沿着提供有多个导电图案的轮廓，形成蚀刻停止层；
在所述蚀刻停止层上，形成层间绝缘层；
平坦化所述层间绝缘层，直到所述层间绝缘层在所述导电图案的上部分的所述蚀刻停止层上剩余的厚度范围从约0到约500；
在所述层间绝缘层上，形成多晶硅层；
通过使用所述多晶硅层作为蚀刻掩模，形成曝露所述多个导电图案之间的所述蚀刻停止层的多个接触孔；
移除在所述多个接触孔的下部分中的所述蚀刻停止层和所述多晶硅蚀刻掩模；
形成用以形成多个塞的导电层，以填充所述多个接触孔；及
通过执行使用回蚀刻制程的平坦化制程以曝露所述多个硬掩模，形成多个隔离的塞。
2.如权利要求1的方法，其中形成所述多晶硅层的步骤，进一步包含下列步骤：
在用以形成牺牲性硬掩模的所述多晶硅层上，形成光阻图案；
通过使用所述光阻图案作为蚀刻掩模，蚀刻所述多晶硅层，形成牺牲性硬掩模图案；及
移除所述光阻图案。
3.如权利要求2的方法，其中所述光阻图案是I-型。
4.如权利要求1的方法，其中所述多个硬掩模包含氮化物层；所述层间绝缘层包含氧化物层；及用以形成所述多个塞的所述导电层包含多晶硅。
5.如权利要求1的方法，其中在形成所述多个隔离塞的步骤之后，进一步包含通过使用缓冲氧化物蚀刻剂(BOE)，执行清洁制程的步骤。
6.如权利要求1的方法，其中平坦化所述层间绝缘层的步骤，在所述多个硬掩模和位于所述多个导电图案之间的层间绝缘层之间，剩余厚度等于或小于约200的高度差。
7.如权利要求1的方法，其中所述多晶硅层以约500到约1500的厚度形成。
8.如权利要求2的方法，其中形成所述光阻图案的步骤，采用使用ArF和F2光源其中之一的光刻。
9.如权利要求4的方法，其中执行平坦化制程的步骤，包含第一蚀刻，其蚀刻用于形成所述多个塞的导电层，由此移除其弯曲的表面，及第二蚀刻，以移除由用以形成所述多个塞的导电层、所述氧化物层和所述多个硬掩模所造成的高度差。
10.如权利要求4的方法，其中形成所述多个接触孔的步骤CxFy气体(x和y的范围从约1到约10)作为主要蚀刻气体，和从CH2F2、C3HF5和CHF3组成的群组中选择的额外气体一起使用，并且还使用从He、Ne、Ar和Xe组成的群组中选择的惰性气体作为载体气体。
11.如权利要求9的方法，其中所述第一蚀刻是在具有微波源的设备中进行的，并且使用CF4和O2。
12.如权利要求9的方法，其中所述第二蚀刻是在变压器耦合等离子体(TCP)型设备中执行的。
13.如权利要求9的方法，其中所述第一蚀刻是通过在压力范围约700mTorr到约1000mTorr的腔体内，使用范围约700W到约1000W的微波功率和范围约300W到400W的射频(RF)功率，以及范围约150SCCM到约250SCCM的CF4和范围约200SCCM到约400SCCM的O2来执行的。
14.如权利要求9的方法，其中所述第二蚀刻包含下列步骤：
在腔体内部压力在约4mTorr到约20mTorr的范围内时，通过使用范围约从30SCCM到约150SCCM的C2F6，及应用范围约从200W到500W的源功率和范围约从70W到150W的偏置功率进行蚀刻；
在腔体内部压力在约从4mTorr到15mTorr的范围内时，通过使用范围约从20SCCM到100SCCM的Cl2，范围约从0SCCM到100SCCM的HBr，和范围约从0SCCM到100SCCM的O2，及应用范围约从200W到500W的电源功率和范围约从30W到150W的偏置功率进行蚀刻；及
在腔体内部压力在约从4mTorr到20mTorr的范围内时，通过使用范围约从30SCCM到150SCCM的C2F6，及应用范围约从20W到500W的电源功率和范围约从70W到150W的偏置功率进行蚀刻。
CNB2005100554893A 2004-06-08 2005-03-18 形成半导体器件接触塞的方法 Expired - Fee Related CN1326232C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040041725 2004-06-08
KR1020040041725A KR100670706B1 (ko) 2004-06-08 2004-06-08 반도체 소자의 콘택 플러그 형성 방법

Publications (2)

Publication Number Publication Date
CN1707771A true CN1707771A (zh) 2005-12-14
CN1326232C CN1326232C (zh) 2007-07-11

Family

ID=35449541

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100554893A Expired - Fee Related CN1326232C (zh) 2004-06-08 2005-03-18 形成半导体器件接触塞的方法

Country Status (4)

Country Link
US (1) US7314825B2 (zh)
KR (1) KR100670706B1 (zh)
CN (1) CN1326232C (zh)
TW (1) TWI252535B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241898B (zh) * 2007-02-09 2010-06-02 海力士半导体有限公司 半导体器件及其制造方法
CN102237297A (zh) * 2010-04-29 2011-11-09 武汉新芯集成电路制造有限公司 金属互连结构的制作方法及平坦化工艺

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680948B1 (ko) * 2004-07-21 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 콘택 형성방법
US7897499B2 (en) * 2006-02-24 2011-03-01 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with self-aligned contact
US7351664B2 (en) * 2006-05-30 2008-04-01 Lam Research Corporation Methods for minimizing mask undercuts and notches for plasma processing system
KR100832016B1 (ko) * 2006-12-27 2008-05-26 주식회사 하이닉스반도체 랜딩플러그콘택을 구비한 반도체소자의 제조 방법
KR100835420B1 (ko) * 2006-12-27 2008-06-04 동부일렉트로닉스 주식회사 반도체장치의 제조방법
TWI768699B (zh) * 2021-02-03 2022-06-21 力晶積成電子製造股份有限公司 修整半導體結構的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100284535B1 (ko) * 1998-06-17 2001-04-02 윤종용 반도체장치의자기정렬콘택형성방법
KR100292820B1 (ko) * 1998-08-17 2001-07-12 윤종용 반도체 장치의 패드 제조 방법
KR100281692B1 (ko) * 1998-10-17 2001-03-02 윤종용 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법
KR20010005107A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 플러그 형성 방법
US6689697B1 (en) 1999-09-24 2004-02-10 Advanced Micro Devices, Inc. Method of forming uniformly planarized structure in a semiconductor wafer
KR100373356B1 (ko) * 2000-06-30 2003-02-25 주식회사 하이닉스반도체 반도체장치 제조방법
KR100363093B1 (ko) 2000-07-28 2002-12-05 삼성전자 주식회사 반도체 소자의 층간 절연막 평탄화 방법
KR20030049390A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 랜딩 플러그 형성 방법
KR100546133B1 (ko) * 2002-07-19 2006-01-24 주식회사 하이닉스반도체 반도체소자의 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241898B (zh) * 2007-02-09 2010-06-02 海力士半导体有限公司 半导体器件及其制造方法
CN102237297A (zh) * 2010-04-29 2011-11-09 武汉新芯集成电路制造有限公司 金属互连结构的制作方法及平坦化工艺

Also Published As

Publication number Publication date
KR100670706B1 (ko) 2007-01-17
KR20050116600A (ko) 2005-12-13
US7314825B2 (en) 2008-01-01
CN1326232C (zh) 2007-07-11
TW200540985A (en) 2005-12-16
US20050272245A1 (en) 2005-12-08
TWI252535B (en) 2006-04-01

Similar Documents

Publication Publication Date Title
CN1267982C (zh) 半导体器件的隔离方法
CN1707771A (zh) 形成半导体器件接触塞的方法
US8138093B2 (en) Method for forming trenches having different widths and the same depth
US7943498B2 (en) Method of forming micro pattern in semiconductor device
US20070082483A1 (en) Method of etching carbon-containing layer and method of fabricating semiconductor device
US8012846B2 (en) Isolation structures and methods of fabricating isolation structures
CN1797715A (zh) 凹陷栅以及用于制造具有凹陷栅的半导体器件的方法
CN100339973C (zh) 半导体装置的制造方法
CN1750234A (zh) 形成半导体器件精细图形的方法及用其形成接触的方法
CN1512272A (zh) 利用氟化氩曝光光源制造半导体器件的方法
JP4711658B2 (ja) 微細なパターンを有する半導体装置の製造方法
CN100336199C (zh) 半导体装置的制造方法
US6649489B1 (en) Poly etching solution to improve silicon trench for low STI profile
CN1723549A (zh) 增强等离子体蚀刻性能的方法
JPH04250623A (ja) ドライエッチング方法
US7074722B2 (en) Method for fabricating semiconductor device with fine pattern
TW200828407A (en) Method for fabricating a semiconductor device
US7510965B2 (en) Method for fabricating a dual damascene structure
TW200824002A (en) Method for fabricating semiconductor device
US20080102617A1 (en) Method of Fabricating Flash Memory Device
KR100296688B1 (ko) 반도체소자의평탄화방법
KR100681209B1 (ko) 반도체 소자의 딥 컨택홀 형성방법
CN118315333A (zh) 一种大马士革结构的形成方法和大马士革结构
KR100427718B1 (ko) 반도체 소자의 제조 방법
KR100499396B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070711

Termination date: 20160318

CF01 Termination of patent right due to non-payment of annual fee