CN1797715A - 凹陷栅以及用于制造具有凹陷栅的半导体器件的方法 - Google Patents
凹陷栅以及用于制造具有凹陷栅的半导体器件的方法 Download PDFInfo
- Publication number
- CN1797715A CN1797715A CNA2005100767103A CN200510076710A CN1797715A CN 1797715 A CN1797715 A CN 1797715A CN A2005100767103 A CNA2005100767103 A CN A2005100767103A CN 200510076710 A CN200510076710 A CN 200510076710A CN 1797715 A CN1797715 A CN 1797715A
- Authority
- CN
- China
- Prior art keywords
- gate
- metal level
- polysilicon layer
- depression
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 70
- 229920005591 polysilicon Polymers 0.000 claims abstract description 70
- 229910052751 metal Inorganic materials 0.000 claims abstract description 61
- 239000002184 metal Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000009413 insulation Methods 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims description 48
- 239000000463 material Substances 0.000 claims description 8
- 238000009616 inductively coupled plasma Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 239000008246 gaseous mixture Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 99
- 239000007789 gas Substances 0.000 description 46
- 238000000059 patterning Methods 0.000 description 39
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 239000011248 coating agent Substances 0.000 description 9
- 238000000576 coating method Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000000460 chlorine Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 235000019994 cava Nutrition 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229960002050 hydrofluoric acid Drugs 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
提供了一种凹陷栅以及一种用于制造具有凹陷栅的半导体器件的方法。所述凹陷栅包括：基板；凹陷，其以预定深度被形成在基板的预定部分；栅绝缘层，其被形成在具有凹陷的基板上；栅多晶硅层，其被形成在栅绝缘层上；栅金属层，其被形成在栅多晶硅层上，且填充所述凹陷；以及栅硬掩模，其被形成在栅金属层上。
Description
技术领域
本发明涉及一种半导体技术；并且，更具体地，涉及一种凹陷栅(recessgate)以及用于制造具有凹陷栅的半导体器件的方法。
背景技术
栅线通常被形成于平面化(planarized)的活性区域上。然而，随着图案的尺寸已被减少，栅的沟道长度已被减小，以及离子注入的掺杂浓度已被增加，从而导致了电场中的增加，这导致结泄漏。因此，上述栅线形成在确保刷新特性上具有困难。
就改善的栅线形成方法来说，一种在对活性区域的部分进行凹陷之后形成栅的凹陷栅形成制程已被提出。该凹陷栅形成制程使得增加沟道长度并降低离子注入的掺杂浓度成为可能。因此，通过这种凹陷栅形成制程，刷新特性已被改善。
图1A到1C是凹陷栅的剖面图，用以说明用于形成凹陷栅的传统方法。
参考图1A，硅基板11的部分被凹陷，直至达到预定深度，从而获得多个凹陷12。
然后，如图1B所示，栅绝缘层13被形成在硅基板11的表面上。栅多晶硅层14被形成在栅绝缘层13上，直到栅多晶硅层14填充凹陷12。栅金属层15与栅硬掩模层16依次被形成在栅多晶硅层14上。栅金属层15基于如硅化钨(tungsten silicide)或钨的材料以减小凹陷栅的片电阻(sheet resistance)。该栅硬掩模层16通过使用氮化硅而形成。
参考图1C，栅硬掩模层16、栅金属层15与栅多晶硅层14通过栅图案化制程而被图案化，以形成多个凹陷栅100。在此，参考数字14A，15A与16A，分别表示图案化的栅多晶硅层、图案化的栅金属层与栅硬掩模。
根据上述的凹陷栅形成方法，当栅多晶硅层14填充凹陷12时，由于凹陷的纵横比(aspect ratio)，难以将栅多晶硅层14填充到凹陷12而不产生空隙。
在栅多晶硅层14的厚度被增加以解决空隙产生的问题的情况中，各个凹陷栅100的高度增加，从而导致在蚀刻氧化物层中的其它困难，所述氧化物层用于隔离接触塞，其将通过后继制程而形成。
图1D为传统塞隔离氧化物层的剖面图，用于说明蚀刻停止(etch-stop)的发生(incidence)。应当注意，相同的参考数字被用于图1A到1C中描述的相同的配置要素。
如所示，基于氮化硅的栅间隔物层17被形成在硅基板11与凹陷栅100上，并且然后，用于隔离塞的层间绝缘(inter-layer insulation)层18被形成在栅间隔物层17上。之后，层间绝缘层18被施以自对准接触蚀刻制程以形成接触孔19，其打开(opening)布置在凹陷栅100之间的硅基板11的表面。然而，如图1D所示，由于凹陷栅100太高，要被蚀刻以形成接触孔19的层间绝缘层18的厚度增加。结果，存在接触孔19没有完全打开的问题。
发明内容
因此，本发明的一个目的是提供一种凹陷栅，其高度被减小，而不在栅电极材料被填充到凹陷时产生空隙，以及一种用于制造该凹陷栅的方法。
根据本发明的一方面，提供一种半导体器件的凹陷栅，其包括：基板；凹陷，其以预定深度被形成在基板的预定部分；栅绝缘层，其形成在具有凹陷的基板上；栅多晶硅层，其形成在栅绝缘层上；栅金属层，其被形成在栅多晶硅层上，且填充所述凹陷；以及栅硬掩模，其形成在栅金属层上。
根据本发明的其它方面，提供一种用于制造半导体器件的方法，包括步骤：通过以预定的深度蚀刻基板来形成凹陷；在包括凹陷的基板上形成栅绝缘层；在栅绝缘层上形成栅多晶硅层；在栅多晶硅层上形成栅金属层，使得栅金属层填充所述凹陷；在栅金属层上形成栅硬掩模层；以及依次蚀刻栅硬掩模层、栅金属层和栅多晶硅层，以形成底部被填充到所述凹陷的凹陷栅。
附图说明
关于以下结合附图而给出的优选实施例的描述，本发明的上述及其它目的和特征将变得更好理解，其中：
图1A到1C为凹陷栅的剖面图，用于说明用于制造凹栅的传统方法；
图1D为传统塞隔离氧化物层的剖面图，用于说明蚀刻停止的发生；
图2为一剖面图，示出具有根据本发明的优选实施例的凹陷栅的半导体器件；
图3A到3E为剖面图，说明一种根据本发明的优选实施例的用于制造凹陷栅的方法；以及
图4为一剖面图，说明一种用于在半导体器件中形成接触孔的方法，根据本发明的优选实施例而制造的凹陷栅被施加到所述半导体器件。
具体实施方式
参考附图，根据本发明的优选实施例的凹陷栅以及用于制造具有凹陷栅的半导体器件的方法将被详细地描述。
图2为一剖面图，示出具有根据本发明的优选实施例的凹陷栅的半导体器件。
如所示，每个凹陷栅200包括：基板21，其基于如硅的材料；凹陷25，其以预定深度被形成在基板21的部分；栅绝缘层26，其形成在凹陷25和基板21上；图案化的栅多晶硅层27A，其形成在栅绝缘层26上；图案化的栅金属层28A，其被形成在图案化的栅多晶硅层27A上，且填充凹陷25；以及栅硬掩模29A，其形成在图案化的栅金属层28A上。
在图2中，图案化的栅多晶硅层27A通过图案化一栅多晶硅层而获得，所述栅多晶硅层沿着凹陷25的轮廓薄形成在栅绝缘层26上。图案化的栅金属层28A通过图案化一栅金属层而获得，所述栅金属层形成在栅多晶硅层上以致栅金属层与栅多晶硅层处于广泛的接触且填充凹陷25。图案化的栅多晶硅层27A与图案化的栅金属层28A的形成将于下列说明中被详细描述。
由于图案化的栅多晶硅层27A与图案化的栅金属层28A是薄薄地被形成的，因此各个凹陷栅200的高度被减小。并且，尽管图案化的栅多晶硅层27A与图案化的栅金属层28A是薄薄地被形成的，其依然可能减少各个凹陷栅200的线电阻(line resistance)，因为栅金属层被形成得与栅多晶硅层具有广泛的接触。
图案化的栅金属层28A通过使用从由硅化钨、钨、硅化钴(cobaltsilicide)与硅化钛(titanium silicide)组成的组中选择的材料而形成，且具有范围从大约500到大约1500的厚度。图案化的栅多晶硅层具有范围从约100到约1000的厚度。并且，凹陷25被形成以具有圆的边缘形状。
图3A到3E为剖面图，说明根据本发明的优选实施例的用于形成具有凹陷栅的半导体器件的方法。在此，相同的参考数字被用于图2中描述的相同的配置元素。
参考图3A，垫氧化物层(pad oxide layer)22与硬掩模多晶硅层23依次被形成在基板21上。在此，垫氧化物层22是在浅沟槽隔离(STI)制程中使用的典型垫氧化物层，但其并未在该图中示出。通常来说，垫氧化物层被用于通过STI制程而形成的器件隔离层。并且，当基板21被蚀刻以形成凹陷时，硬掩模多晶硅层23起蚀刻阻挡的作用，且具有范围从约1000到约5000的厚度。
尽管未被示出，一光敏层被形成在硬掩模多晶硅层23上，且通过曝光与显影制程而被图案化，从而形成掩模图案24。通过使用掩模图案24来作为蚀刻阻挡，硬掩模多晶硅层23被蚀刻。
参考图3B，掩模图案24通过剥离制程而被去除，且之后，通过使用被蚀刻的硬掩模多晶硅层23作为蚀刻阻挡，垫氧化物层22被蚀刻。由于垫氧化物层22被蚀刻而暴露的基板21的部分被蚀刻，直到达到预定深度，从而获得多个凹陷25。此时，在这个用于形成凹陷25的蚀刻制程中，由于硬掩模多晶硅层23基于对基板21相同的材料，即硅，所以硬掩模多晶硅层23被用尽。
特别是，上述用于形成凹陷25的蚀刻制程在一蚀刻设备处被实施，其中感应耦合等离子体(ICP)、去耦合等离子体源(DPS)、电子回旋加速器共振(ECR)或磁增强反应离子蚀刻(MERIE)被使用。此时，氯(Cl2)、氧(O2)、溴化氢(hydrogen bromide(HBr))与氩(Ar)的混和气体被用作蚀刻气体。Cl2气、HBr气、Ar气各自以范围从约10sccm到约100sccm的量来流动，而O2气以范围从约1sccm到约20sccm的量来流动。约50W到约400W的底部功率被施加，且压力被设置在从约5mtorr到约50mtorr的范围中。
由于在上述蚀刻制程后，凹陷25具有尖角的边缘，一附加的轻蚀刻(light-etch)处理通过使用包含等离子体的O2与氟化碳(CF)来进行，以使凹陷25的尖角边缘变圆。该轻蚀刻处理附加地提供减轻对基板21的损坏的效果，所述损坏在用于形成凹陷25的蚀刻制程过程中由等离子体所导致。并且，轻蚀刻处理导致在器件隔离区域与凹陷25之间的边界区域的角(horn)的产生被减轻。
参考图3C，垫氧化物层22通过使用氟酸(HF)溶液或缓冲氧化物蚀刻剂(BOE)来去除，所述缓冲氧化物蚀刻剂(BOE)在混和氟化铵(NH4F)、过氧化氢(H2O2)与水(H2O)时被获得。之后，栅绝缘层26被形成于基板21上与凹陷25上，并且然后，栅多晶硅层27沿着凹陷25的轮廓被薄形成在栅绝缘层26上。特别是，不是填充凹陷25，栅多晶硅层27被形成在凹陷25上，且特别地，栅多晶硅层27的厚度范围从约100到约1000。
参考图3D，栅金属层28被形成在栅多晶硅层27上，直到栅金属层28填充凹陷25，且然后栅硬掩模29A被形成在栅金属层28上。此时，栅金属层28以足以被填充到凹陷25中的厚度被形成，使得栅金属层28与栅多晶硅层27处于广泛的接触中，即使栅金属层28是薄薄地被形成。作为该广泛接触的结果，减小目标凹陷栅的线电阻是可能的。优选地，栅金属层28的厚度在从约500到约1500的范围中。并且，栅硬金属层28通过使用从由硅化钨、钨、硅化钴与硅化钛组成的组中选择的材料而被形成。栅硬掩模29A通过使用氮化硅(Si3N4)而形成。
在栅硬掩模29A的形成的更详细情况中，尽管并未被示出，一光敏层被形成在栅硬掩模层上，且然后通过照相曝光与显影制程来图案化，从而获得栅掩模图案30。之后，栅硬掩模层通过使用栅掩模图案30作为蚀刻阻挡而被蚀刻，从而获得栅硬掩模29A。
参考图3E，栅掩模图案30被去除，且之后，栅金属层28与栅多晶硅层27依次通过使用栅硬掩模29A作为蚀刻阻挡而被蚀刻，从而形成凹陷栅200。参考数字27A与28A分别表示图案化的栅多晶硅层与图案化的栅金属层。
对于每个凹陷栅200，凹陷栅200的底部被填充到对应的凹陷25，而凹陷栅200的上部从基板21的表面向上突出。由于凹陷栅200的这个特定结构，沟道长度被增加。
在使用ICP或DSP的HDP蚀刻设备处的用于形成凹陷栅200的上述栅图案化制程中，栅金属层28的蚀刻在两个制程中被实施；它们是，主蚀刻制程与过蚀刻制程。主蚀刻制程在使用ICP、DPS或ECR的高密度等离子体(HDP)蚀刻设备中被实施。此时，蚀刻气体使用大约10sccm到大约50sccm的选自由BCl3、基于CF的气体、基于NF的气体以及基于SF的气体组成的组的蚀刻气体，大约50sccm到大约200sccm的Cl2气，或者其组合。
为了使各个凹陷栅200的剖面蚀刻轮廓垂直，特别用于蚀刻栅金属层28的栅图案化制程使用设定在从约500W到约2000W范围的源功率，以及选自由O2，Ar，氮(N2)，氦(He)以及其组合组成的组的气体。此时，使用大约1sccm到约20sccm的O2气；使用大约1sccm到约1,090sccm的N2气；使用大约50sccm到约200sccm的Ar气；以及使用大约50sccm到约20sccm的He气。
并且，在使用ECR的HDP蚀刻设备的栅图案化制程中，范围设定在从约1000W到约3000W的微波功率，以及选自由O2，Ar，N2，氦及其组合所组成的组的气体，被用于使各个凹陷栅200的剖面蚀刻轮廓垂直。此时，使用大约1sccm到大约20sccm的O2气；使用大约1sccm到大约1,090sccm的N2气；使用大约50sccm到大约200sccm的Ar气；以及使用大约50sccm到大约20sccm的He气。
在上述主蚀刻制程之后，栅金属层28通过使用包括Cl2气与N2气的混合等离子体，或通过增加O2气或He气到混合的Cl2气与N2气而获得的等离子体而被施以过蚀刻制程，以防止栅绝缘层26在过蚀刻制程过程中被损坏，即使栅绝缘层26是通过过蚀刻制程而被暴露。相对于氧化物，上面提及的每个等离子体具有高的蚀刻选择性。Cl2气以范围从约20sccm到约150sccm的量来流动，而N2气以范围从约10sccm到约100sccm的量来流动。
在用于形成凹陷栅200的栅图案化制程过程中，栅多晶硅层27在使用ICP、DPS或ECR的HDP蚀刻设备处被蚀刻。此时，包含HBr气与O2气的混合等离子体被使用来当作蚀刻气体，以选择性地蚀刻栅多晶硅层27，而不用尽图案化的栅金属层28A与栅绝缘层26。通过此选择性蚀刻，在图案化的栅金属层28之下的栅多晶硅层27的横侧皆被底切(undercut)。
在栅多晶硅层27的选择性蚀刻在使用ICP与DPS的HDP蚀刻设备处被实施的情况下，源功率被设定为从约500W到约2000W的范围，且HBr气以范围从约50sccm到约200sccm的量来流动，且O2气以范围从约2sccm到约20sccm的量来流动。
在栅多晶硅层27的选择性的蚀刻在使用ECR的HDP蚀刻设备处被实施的情况中，微波功率被设定为从约1,000W到约3,000W的范围，且HBr气以范围从约50sccm到约200sccm的量来流动，且O2气以范围从约2sccm到约20sccm的量来流动。
比较于图1D所示的凹陷栅100，根据本发明的凹陷栅200的特征将被详述。
首先，对于栅多晶硅层的厚度，图案化的栅多晶硅层14A以足以填充凹陷12的厚度D1来形成。然而，图案化的栅多晶硅层27A以厚度D11来形成，而不填充凹陷25。因此，根据本发明的图案化的栅多晶硅层27A薄于传统地形成的图案化的栅多晶硅层14A。
第二，图案化的栅金属层15A被形成有与图案化的栅多晶硅层14A小的接触区，且因此图案化的栅金属层15A被厚形成以减小凹陷栅100的线电阻。在图1E中的参考指示D2表达了图案化的栅金属层15A的厚度。相反，根据本发明，即使栅金属层28以薄的厚度D12被形成但足以填充凹陷25，凹陷栅200的线电阻仍可被减小。因此，图案化的栅金属层28A的厚度D12小于传统地形成的图案化的栅金属层15A的厚度D2。并且，应注意，传统地形成的栅硬掩模16A的厚度D3，相同于根据本发明的栅硬掩模29A的厚度D13。
如上述，由于图案化的栅多晶硅层与图案化的栅金属层是被薄形成，根据本发明的凹陷栅避免在填充到凹陷的栅材料中的空隙产生。并且，由于凹陷栅总的高度被减小，其可容易地在用于形成接触孔以形成接触塞的蚀刻制程过程中，蚀刻塞隔离氧化物层。
图4为剖面图，说明了一种用于在半导体器件中形成接触孔的方法，根据本发明的优选实施例的凹陷栅被施加到所述半导体器件。在此，相同的参考数字用于在图2与图3A到3E中描述的相同的配置元素，而用于形成这种配置元素的制程的详细描述被省略。
如所示，由氮化硅制成的栅间隔物层31被形成在凹陷栅200上，且然后，充当塞隔离层的层间绝缘层32被形成于栅间隔物31上。然后，层间绝缘层32通过自对准接触(SAC)蚀刻制程而被蚀刻，以形成打开基板21的表面的接触孔33。尽管未被说明，当层间绝缘层32被蚀刻时，SAC蚀刻制程使用接触掩模当作蚀刻阻挡，且此后栅间隔物层31被蚀刻。
特别是，SAC蚀刻制程使用蚀刻气体，相对于基于氮化物的层的栅硬掩模29A与栅间隔物层31，其提供了层间绝缘层32的高的蚀刻选择性。蚀刻气体选自由包含大量的聚合物之高水平的碳之气体的组。即，蚀刻气体是选自由C2F6，C2F4，C3F6，C3F8，C4F8，C5F8，C5F10与C2HF5组成的组中的一个。
并且，含氢气体(hydrogen-containing gas)被添加到上述的蚀刻气体中，其被用于SAC蚀刻制程，以增加相对于栅硬掩模29A与栅间隔物层31的层间绝缘层32的蚀刻选择性，并且增加用于确保SAC蚀刻制程的再现性的用于SAC蚀刻制程的窗。此时，含氢气体选自由CHF3，CH2F2，CH3F，CH2，CH4，C2H4与H2所组成的组中。并且，含氢气体可以使用CxHyFz的族，其中x≥2、y≥2且z≥2。
此外，惰性气体可被添加到混合气体中，以通过在层间绝缘层32的蚀刻过程中改善等离子体稳定性与溅射效果，来防止蚀刻停止的发生。此时，惰性气体选自由He，Ne，Ar与Ze所组成的组中。
由于各个凹陷栅200之高度被减小，在SAC蚀刻制程过程中，蚀刻停止的发生并未出现，从而防止了有关接触开口的缺陷的产生。
根据优选实施例，通过能够减小凹陷栅高度与线电阻，使得改善包括凹陷栅的半导体器件的刷新特性成为可能。并且，在接触孔通过SAC蚀刻制程来形成时，凹陷栅的减小的高度防止由于蚀刻停止现象而导致的有缺陷的接触开孔的发生。作为该作用的结果，增加半导体器件的产出是可能的。
本发明包含主题涉及韩国专利申请号KR 2004-00115061，其于2004年12月29日向韩国专利局提交，其全部内容在此引入作为参考。
虽然本发明已关于某个优选实施例而描述，对本领域的技术人员显而易见的是各种改变与变体可被进行，而不背离所附权利要求限定的本发明的精神与领域。
【主要符号说明】
11…基板
12…凹陷
13…栅绝缘层
14…栅多晶硅层
15…栅金属层
16…栅硬掩模层
14A…图案化的栅多晶硅层
15A…图案化的栅金属层
16A…栅硬掩模
100…凹陷栅
17…栅间隔物层
18…层间绝缘层
19…接触孔
21…基板
25…凹陷
26…栅绝缘层
27A…图案化的栅多晶硅层
28A…图案化的栅金属层
29A…栅硬掩模
200…凹陷栅
22…垫氧化物层
23…硬掩模多晶硅层
24…掩模图案
25…凹陷
27…栅多晶硅层
30…栅掩模图案
31…栅间隔物层
32…层间绝缘层
33…接触孔
29…栅硬掩模
28…栅硬金属层。
Claims (17)
1.一种半导体器件的凹陷栅，包括：
基板；
凹陷，其以预定深度被形成在基板的预定部分；
栅绝缘层，其被形成在具有凹陷的基板上；
栅多晶硅层，其被形成在栅绝缘层上；
栅金属层，其被形成在栅多晶硅层上，且填充所述凹陷；以及
栅硬掩模，其被形成在栅金属层上。
2.如权利要求第1项的凹陷栅，其中栅多晶硅层具有范围从约100到约1000的厚度。
3.如权利要求第1项的凹陷栅，其中栅金属层是从由钨、硅化钨、硅化钴以及硅化钛组成的组中选择的。
4.如权利要求第3项的凹陷栅，其中栅金属层具有范围从约500到约1500的厚度。
5.如权利要求第1项的凹陷栅，其中凹陷具有圆化的边缘形状。
6.如权利要求第1项的凹陷栅，其中基板是基于硅的。
7.一种用于制造半导体器件的方法，包括以下步骤：
通过以预定的深度来蚀刻基板，形成凹陷；
形成栅绝缘层于包括凹陷的基板上；
形成栅多晶硅层于栅绝缘层上；
形成栅金属层于栅多晶硅层上，使得栅金属层填充所述凹陷；
形成栅硬掩模层于栅金属层上；以及
依次蚀刻栅硬掩模层、栅金属层和栅多晶硅层，以形成底部被填充到所述凹陷的凹陷栅。
8.如权利要求第7项的方法，其中形成凹陷的步骤包括步骤：
形成硬掩模多晶硅层于基板上；
形成掩模图案于硬掩模多晶硅层上；
通过使用掩模图案作为蚀刻阻挡来蚀刻硬掩模多晶硅层；
通过使用硬掩模多晶硅层作为蚀刻阻挡，以预定深度来蚀刻基板的预定部分，从而形成凹陷；以及
在凹陷上进行附加的蚀刻制程，以获得凹陷的圆化的边缘。
9.如权利要求第8项的方法，其中附加的蚀刻制程使用CF/O2混合等离子体。
10.如权利要求第8项的方法，其中形成凹陷的步骤在一蚀刻设备处，通过采用对Cl2气、O2气、HBr气与Ar气的混合而获得的蚀刻气体而被实施，所述设备使用感应耦合等离子体、去耦合等离子体源、电子回旋加速器共振以及磁增强反应离子蚀刻中的一种。
11.如权利要求第7项的方法，其中栅多晶硅层具有范围从约100到约1000的厚度。
12.如权利要求第7项的方法，其中，通过使用从由钨、硅化钨、硅化钴以及硅化钛组成的组中选择的材料，栅金属层被形成。
13.如权利要求第12项的方法，其中栅金属层具有范围从约500到约1500的厚度。
14.如权利要求第7项的方法，其中形成凹陷栅的步骤包括步骤：
蚀刻栅硬掩模层；
通过使用被蚀刻的栅硬掩模层作为蚀刻阻挡，以包括主蚀刻制程与过蚀刻制程的两个制程来蚀刻栅金属层；以及
蚀刻栅多晶硅层。
15.如权利要求第14项的方法，其中形成凹陷栅的步骤是在一蚀刻设备处被实施，所述蚀刻设备使用感应耦合等离子体、去耦合等离子体源、电子回旋加速器共振以及磁增强反应离子蚀刻中的一种。
16.如权利要求第14项的方法，其中对于栅金属层，过蚀刻制程是通过使用Cl2/N2混合等离子体，以及通过增加O2气与He气到Cl2与N2的混合气而获得的等离子体中的一种来实施的。
17.如权利要求第16项的方法，其中Cl2气以范围从约20sccm到约150sccm的量来流动，而N2气以范围从约10sccm到约100sccm的量来流动。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115061 | 2004-12-29 | ||
| KR1020040115061A KR100562657B1 (ko) | 2004-12-29 | 2004-12-29 | 리세스게이트 및 그를 구비한 반도체장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1797715A true CN1797715A (zh) | 2006-07-05 |
Family
ID=36599491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100767103A Pending CN1797715A (zh) | 2004-12-29 | 2005-06-10 | 凹陷栅以及用于制造具有凹陷栅的半导体器件的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20060138474A1 (zh) |
| JP (1) | JP2006190947A (zh) |
| KR (1) | KR100562657B1 (zh) |
| CN (1) | CN1797715A (zh) |
| DE (1) | DE102005026565A1 (zh) |
| TW (1) | TWI261864B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7572704B2 (en) | 2006-12-27 | 2009-08-11 | Hynix Semiconductor Inc. | Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same |
| CN101118857B (zh) * | 2006-07-31 | 2010-05-19 | 海力士半导体有限公司 | 半导体器件及制造该半导体器件的方法 |
| CN101211783B (zh) * | 2006-12-27 | 2010-06-16 | 海力士半导体有限公司 | 半导体器件中形成金属图案的方法 |
| CN101355123B (zh) * | 2007-07-23 | 2010-12-01 | 广镓光电股份有限公司 | 具有低缺陷密度的半导体发光组件及其制造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790267B1 (ko) * | 2006-07-27 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 및 그 제조방법 |
| KR100876779B1 (ko) | 2006-07-28 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US7883965B2 (en) * | 2006-07-31 | 2011-02-08 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
| KR100869359B1 (ko) * | 2006-09-28 | 2008-11-19 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 제조 방법 |
| KR101096442B1 (ko) | 2006-09-30 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100929630B1 (ko) | 2006-12-29 | 2009-12-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR20080086686A (ko) * | 2007-03-23 | 2008-09-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2009170857A (ja) * | 2007-09-28 | 2009-07-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR100942961B1 (ko) * | 2007-10-24 | 2010-02-17 | 주식회사 하이닉스반도체 | 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법 |
| KR101374323B1 (ko) | 2008-01-07 | 2014-03-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| CN101969081A (zh) * | 2009-07-27 | 2011-02-09 | 太聚能源股份有限公司 | 光电二极管装置的制造方法 |
| TW201104903A (en) * | 2009-07-27 | 2011-02-01 | Solapoint Corp | Method for manufacturing photodiode device |
| US8890262B2 (en) | 2012-11-29 | 2014-11-18 | Globalfoundries Inc. | Semiconductor device having a metal gate recess |
| JP2017038015A (ja) | 2015-08-12 | 2017-02-16 | 株式会社東芝 | 半導体装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476816A (en) * | 1994-03-28 | 1995-12-19 | Motorola, Inc. | Process for etching an insulating layer after a metal etching step |
| KR100230981B1 (ko) * | 1996-05-08 | 1999-11-15 | 김광호 | 반도체장치 제조공정의 플라즈마 식각 방법 |
| US6872322B1 (en) * | 1997-11-12 | 2005-03-29 | Applied Materials, Inc. | Multiple stage process for cleaning process chambers |
| KR19990048761A (ko) * | 1997-12-10 | 1999-07-05 | 김덕중 | 반도체장치의 제조방법 |
| KR19990055404A (ko) * | 1997-12-27 | 1999-07-15 | 구본준 | 이이피롬 셀 및 그 제조방법 |
| JP3705919B2 (ja) * | 1998-03-05 | 2005-10-12 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| KR100398955B1 (ko) * | 2001-08-02 | 2003-09-19 | 삼성전자주식회사 | 이이피롬 메모리 셀 및 형성 방법 |
| KR100450667B1 (ko) * | 2001-10-09 | 2004-10-01 | 삼성전자주식회사 | 유효 채널 길이를 연장시킬 수 있는 반도체 소자의 홈 형성방법 |
| US6939811B2 (en) * | 2002-09-25 | 2005-09-06 | Lam Research Corporation | Apparatus and method for controlling etch depth |
| KR100468771B1 (ko) * | 2002-10-10 | 2005-01-29 | 삼성전자주식회사 | 모스 트랜지스터의 제조방법 |
| TW573333B (en) * | 2003-03-03 | 2004-01-21 | Promos Technologies Inc | Semiconductor device and manufacturing method thereof |
| US6861701B2 (en) * | 2003-03-05 | 2005-03-01 | Advanced Analogic Technologies, Inc. | Trench power MOSFET with planarized gate bus |
| JP4627974B2 (ja) * | 2003-08-01 | 2011-02-09 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| KR100518606B1 (ko) * | 2003-12-19 | 2005-10-04 | 삼성전자주식회사 | 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법 |
| JP2005285980A (ja) * | 2004-03-29 | 2005-10-13 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7208424B2 (en) * | 2004-09-17 | 2007-04-24 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device having a metal layer |
| US7109552B2 (en) * | 2004-11-01 | 2006-09-19 | Silicon-Based Technology, Corp. | Self-aligned trench DMOS transistor structure and its manufacturing methods |
-
2004
- 2004-12-29 KR KR1020040115061A patent/KR100562657B1/ko not_active IP Right Cessation
-
2005
- 2005-06-08 DE DE102005026565A patent/DE102005026565A1/de not_active Ceased
- 2005-06-09 TW TW094118980A patent/TWI261864B/zh not_active IP Right Cessation
- 2005-06-10 JP JP2005170860A patent/JP2006190947A/ja active Pending
- 2005-06-10 CN CNA2005100767103A patent/CN1797715A/zh active Pending
- 2005-07-13 US US11/181,626 patent/US20060138474A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101118857B (zh) * | 2006-07-31 | 2010-05-19 | 海力士半导体有限公司 | 半导体器件及制造该半导体器件的方法 |
| US7572704B2 (en) | 2006-12-27 | 2009-08-11 | Hynix Semiconductor Inc. | Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same |
| CN101211783B (zh) * | 2006-12-27 | 2010-06-16 | 海力士半导体有限公司 | 半导体器件中形成金属图案的方法 |
| CN101355123B (zh) * | 2007-07-23 | 2010-12-01 | 广镓光电股份有限公司 | 具有低缺陷密度的半导体发光组件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200623210A (en) | 2006-07-01 |
| TWI261864B (en) | 2006-09-11 |
| US20060138474A1 (en) | 2006-06-29 |
| JP2006190947A (ja) | 2006-07-20 |
| DE102005026565A1 (de) | 2006-07-13 |
| KR100562657B1 (ko) | 2006-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1797715A (zh) | 凹陷栅以及用于制造具有凹陷栅的半导体器件的方法 | |
| US7291550B2 (en) | Method to form a contact hole | |
| TWI360196B (en) | Method for fabricating semiconductor device having | |
| US7582532B2 (en) | Method for fabricating semiconductor device | |
| JP2006310749A (ja) | 半導体素子のトランジスタ製造方法 | |
| KR20030066673A (ko) | 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법 | |
| CN101064244A (zh) | 形成用于高孔径比应用的各向异性特征图形的蚀刻方法 | |
| CN1750234A (zh) | 形成半导体器件精细图形的方法及用其形成接触的方法 | |
| JP5137415B2 (ja) | 半導体素子のリセスチャネル形成方法 | |
| CN101154579A (zh) | 制造含有凹陷栅极的半导体器件的方法 | |
| US20070105388A1 (en) | Method for fabricating semiconductor device with recess gate | |
| CN1723549A (zh) | 增强等离子体蚀刻性能的方法 | |
| CN1512272A (zh) | 利用氟化氩曝光光源制造半导体器件的方法 | |
| US7642161B2 (en) | Method of fabricating recess gate in semiconductor device | |
| US7345338B1 (en) | Bulb-shaped recess gate of a semiconductor device and method for fabricating the same | |
| CN1697154A (zh) | 具有沟道隔离的半导体器件的制造方法 | |
| TW200828407A (en) | Method for fabricating a semiconductor device | |
| CN1707771A (zh) | 形成半导体器件接触塞的方法 | |
| US7858476B2 (en) | Method for fabricating semiconductor device with recess gate | |
| CN1220485A (zh) | 半导体器件的制造方法 | |
| TW200820349A (en) | Method of fabricating semiconductor device with recess gate | |
| KR100650835B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| CN1315173C (zh) | 具有沟槽形式的装置隔离层的半导体装置的制造方法 | |
| CN1447414A (zh) | 具有开口部的半导体装置的制造方法 | |
| US20050227495A1 (en) | Method for forming isolation layer in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |