KR100876779B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 목적은 반도체 소자의 형성 방법에 관한 것으로, N형 및 P형 폴리실리콘층의 듀얼 폴리실리콘을 포함하는 벌브형 리세스 게이트 형성 공정에 있어서, 게이트 폴리실리콘층에 N형 및 P형 불순물 이온을 주입하고 어닐을 수행할 경우 게이트 폴리실리콘층에 형성된 폴리 심이 이동하여 벌브형 리세스 영역의 벌브 부분에 형성된 게이트 산화막에 손상을 가하는 문제를 해결하기 위하여, 먼저 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성한 후, 게이트 산화막의 표면에 제 1 폴리실리콘층을 형성한다. 다음에는, 제 1 폴리실리콘층에 형성되어 있을지 모르는 폴리 심을 완벽하게 제거하기 위하여 유동성이 우수한 SOD층을 형성하고 이를 다시 습식식각으로 제거하는 방법을 이용하여 벌브형 리세스 영역의 제 1 폴리실리콘층 표면에 SOD 배리어막을 형성함으로써, 제 1 폴리실리콘층에 존재하는 폴리 심을 제거하고 게이트 산화막이 손상되는 문제를 방지하여 게이트의 전기적 특성이 저하되는 것을 방지할 수 있는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명의 목적은 반도체 소자의 형성 방법에 관한 것으로, N형 및 P형 폴리실리콘층의 듀얼 폴리실리콘을 포함하는 벌브형 리세스 게이트 형성 공정에 있어서, 게이트 폴리실리콘층에 N형 및 P형 불순물 이온을 주입하고 어닐을 수행할 경우 게이트 폴리실리콘층에 형성된 폴리 심이 이동하여 벌브형 리세스 영역의 벌브 부분에 형성된 게이트 산화막에 손상을 가하는 문제를 해결하기 위하여, 먼저 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성한 후, 게이트 산화막의 표면에 제 1 폴리실리콘층을 형성한다. 다음에는, 제 1 폴리실리콘층에 형성되어 있을지 모르는 폴리 심을 완벽하게 제거하기 위하여 유동성이 우수한 SOD층을 형성하고 이를 다시 습식식각으로 제거하는 방법을 이용하여 벌브형 리세스 영역의 제 1 폴리실리콘층 표면에 SOD 배리어막을 형성함으로써, 제 1 폴리실리 콘층에 존재하는 폴리 심을 제거하고 게이트 산화막이 손상되는 문제를 방지하여 게이트의 전기적 특성이 저하되는 것을 방지할 수 있는 발명에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도. 이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(20)을 정의하는 소자분리막(30)을 형성한다.
다음에는, 활성영역(20)의 중심부에 벌브형 리세스 영역(40)을 형성한다.
그 다음에는, 벌브형 리세스 영역(40)을 포함하는 반도체 기판 전면에 게이트 산화막(50)을 형성한다.
그 다음에는, 벌브형 리세스 영역(40)을 포함하는 반도체 기판(10) 전면에 게이트 폴리실리콘층(미도시)을 형성한다.
그 다음에는, P형 게이트 예정 영역을 차단하는 제 1 감광막 패턴을 형성한 후 N형 불순물 이온주입 공정을 수행하여 N형 게이트 예정 영역에 형성된 폴리실리콘층이 N형 폴리실리콘층(60)이 되도록 한다.
그 다음에는, 제 1 감광막 패턴을 제거하고, 다시 N형 게이트 영역을 차단하는 제 2 감광막 패턴을 형성한 후 P형 불순물 이온주입 공정을 수행하여 P형 게이트 영역 상부에 형성된 폴리실리콘층이 P형 폴리실리콘층(65)이 되도록 하고, 제 2 감광막 패턴을 제거한다.
그 다음에는, N형 및 P형 불순물 이온이 벌브형 리세스 영역에 매립된 폴리실리콘층까지 확산되도록 어닐 공정을 수행한다. 이때, 폴리실리콘층 내부에 형성되어 있는 미세 보이드 형태의 폴리 심(Poly Seam)이 벌브형 리세스 영역의 저부로 이동하여 게이트 산화막(50)에 손상을 가하는 문제가 발생한다.(ⓐ 영역 참조) 포리 심이 이동하는 원인으로는 폴리실리콘의 농도, 온도, 또는 어닐 공정이 있다고 추정되고 있다. 이러한 게이트 산화막(50)의 노출은 후속의 게이트 문턱 전압을 변화시키고 반도체 소자의 전기적 특성을 저해시키는 문제가 된다.
그 다음에는, N형 및 P형 폴리실리콘층(60, 65) 상부에 게이트 금속층(70) 및 하드마스크층(80)을 형성한다.
그 다음에는, 게이트 마스크를 이용한 식각 공정으로 하드마스크층(80), 금속층(70), 폴리실리콘층 및 게이트 산화막(50)을 순차적으로 형성하여, P형 폴리실리콘층(65)을 포함하는 P형 게이트(95)와 N형 폴리실리콘층(60)을 포함하는 N형 게이트(90)로 구성되는 듀얼 게이트 구조를 형성한다.
상술한 바와 같이, 이온 주입 방법을 이용하여 듀얼 게이트 구조를 형성할 경우 이온주입 공정 후 어닐 공정에서 폴리 심에 의한 영향으로 반도체 기판에 손상이 가해질 수 있다. 특히 벌브형 리세스 영역을 포함하고 있을 경우 게이트 산화막이 노출되어 폴리실리콘층이 반도체 기판과 접속되는 문제를 유발하며 후속 공정에서 게이트 문턱 전압을 변화시키고 반도체 소자의 전기적 특성을 저해시키는 문제가 된다.
상기 문제점을 해결하기 위하여, 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성한 후, 게이트 산화막의 표면에 제 1 폴리실리콘층을 형성한다. 다음에는, 제 1 폴리실리콘층에 형성되어 있을지 모르는 폴리 심을 완벽하게 제거하기 위하여 유동성이 우수한 SOD층을 형성하고 이를 다시 습식식각으로 제거하는 방법을 이용하여 벌브형 리세스 영역의 제 1 폴리실리콘층 표면에 SOD 배리어막을 형성함으로써, 제 1 폴리실리콘층에 존재하는 폴리 심을 제거하고 게이트 산화막이 손상되는 문제를 방지하여 게이트의 전기적 특성이 저하되는 것을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 활성영역의 길이 방향에 대하여 상기 활성영역을 3등분하는 두 개의 벌브형 리세스 영역을 형성하는 단계와,
상기 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 상부에 제 1 폴리실리콘층을 형성하는 단계와,
상기 벌브형 리세스 영역의 벌브 부분에 해당하는 제 1 폴리실리콘층 상부에 SOD(Silicon On Dielectric) 배리어막을 형성하는 단계와,
상기 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 제 2 폴리실리콘층을 형성하는 단계와,
상기 두 개의 벌브형 리세스 영역 사이의 중심 영역을 기준으로 일측에는 P형 불순물 이온을 주입하고 타측에는 N형 불순물 이온을 주입하는 단계와,
상기 반도체 기판에 어닐(Anneal) 처리 공정을 수행하는 단계 및
상기 제 2 폴리실리콘층 상부에 게이트 전극층 및 게이트 하드마스크층을 형성한 후 게이트 마스크를 이용한 식각 공정으로 상기 게이트 하드마스크층, 게이트 전극층, 제 2 폴리실리콘층, 제 1 폴리실리콘층 및 게이트 산화막을 식각하여 상기 벌브형 리세스 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 소자분리막 형성 후 활성영역을 포함하는 반도체 기판 전면에 웰 이온 주입 공정을 수행하는 공정을 더 포함하는 것을 특징으로 한다.
다음에는, 상기 벌브형 리세스 영역 형성 공정은 상기 활성영역과 게이트 예정 영역이 중첩되는 영역의 반도체 기판을 식각하여 벌브형의 목(Neck) 부분이 되는 제 1 리세스 영역을 형성하는 단계와,
상기 제 1 리세스 영역의 측벽에 스페이서 산화막을 형성하는 단계와,
상기 제 1 리세스 영역의 저부를 등방성 식각하여 벌브형의 벌브(Bulb) 부분이 되는 제 2 리세스 영역을 형성하는 단계 및
상기 스페이서 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
다음에는, 상기 벌브형 리세스 영역의 깊이는 상기 반도체 기판의 표면으로부터 400 ~ 4000Å 깊이가 되도록 형성하고,
상기 게이트 산화막은 30 ~ 100Å의 두께로 형성하고, 상기 게이트 산화막에 질화 플라즈마 처리를 수행하고, 상기 제 1 폴리실리콘층은 100 ~ 300Å의 두께로 형성하는 것을 특징으로 한다.
그 다음에는, 상기 SOD 배리어막 형성 공정은 상기 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 SOD층을 형성하는 단계 및
상기 SOD층을 습식식각하여 상기 벌브부분에 SOD 배리어층이 형성되도록 하는 단계를 더 포함한다. 이때, 상기 SOD층은 1000 ~ 3000Å의 두께로 형성하고, 상기 SOD층을 습식 식각하는 공정은 BFN 세정 공정을 수행하는 것을 특징으로 한다.
그 다음에는, 상기 제 2 폴리실리콘층은 500 ~ 1000Å의 두께로 형성하는 것을 특징으로 한다.
그 다음에는, 상기 P형 불순물 이온은 보론(B), 갈륨(Ga) 또는 인듐(In) 이온을 사용하고, 상기 N형 불순물 이온은 비소(As), 안티몬(Sb) 또는 인(P) 이온을 사용하고, 상기 어닐 처리 공정은 상기 P형 및 N형 불순물 이온이 상기 제 1 폴리실리콘층 및 상기 게이트 산화막 사이의 계면까지 확산되도록 수행하는 것을 특징으로 한다.
그 다음에는, 상기 제 2 폴리실리콘층 및 상기 게이트 전극층 사이의 계면에 확산 방지막을 더 형성하도, 상기 확산 방지막은 50 ~ 100Å의 두께로 형성하고, 상기 게이트 전극층은 300 ~ 400Å의 두께로 형성하고, 상기 게이트 하드마스크층은 0 ~ 3000Å의 두께로 형성하는 것을 특징으로 한다.
그 다음에는, 상기 게이트 형성 후 상기 제 1 및 제 2 폴리실리콘층의 측벽과, 반도체 기판의 표면에 열산화막을 형성하는 단계와, 상기 게이트를 포함하는 반도체 기판 전면에 버퍼 산화막 및 질화막을 순차적으로 형성하는 단계 및 건식식 각 공정을 수행하여 상기 게이트의 측벽에 이중 스페이서막을 형성하는 단계를 더 포함하고, 상기 열산화막은 20 ~ 150Å의 두께로 형성하고, 상기 버퍼 산화막은 50 ~ 200Å의 두께로 형성하고, 상기 질화막은 50 ~ 200Å의 두께로 형성하고, 상기 이중 스페이서막은 50 ~ 600Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 HDP(High Density Plasma) 공정을 이용하여 형성하는 것이 바람직하다.
다음에는, 소자분리막(130) 형성 후 활성영역(120)을 포함하는 반도체 기판(100) 전면에 웰 이온 주입 공정을 수행하는 공정을 수행한다.
그 다음에는, 활성영역(120)의 길이 방향에 대하여 활성영역(120)을 3등분하는 두 개의 벌브형 리세스 영역(140)을 형성한다. 이때, 벌브형 리세스 영역(140)을 형성하는 공정은 활성영역(120)과 게이트 예정 영역이 중첩되는 영역의 반도체 기판(100)을 소정 깊이 식각하여 벌브형의 목(Neck) 부분이 되는 제 1 리세스 영역을 먼저 형성하고, 제 1 리세스 영역의 측벽에 스페이서 산화막(미도시)을 형성한 다음에, 제 1 리세스 영역의 저부를 건식 등방성 식각하여 벌브형의 벌브(Bulb) 부 분이 되는 제 2 리세스 영역을 형성하는 공정을 이용하여 형성하되, 벌브형 리세스 영역(140)의 깊이는 상기 반도체 기판의 표면으로부터 400 ~ 4000Å 깊이가 되도록 형성하는 것이 바람직하다.
그 다음에는, 스페이서 산화막을 제거하고, 벌브형 리세스 영역(140)을 포함하는 반도체 기판(100) 전면에 게이트 산화막(150)을 형성한다. 이때, 게이트 산화막(150)은 30 ~ 100Å의 두께로 형성하는 것이 바람직하다. 또한, 후속의 듀얼 폴리실리콘 형성을 위한 불순물 이온 주입 공정에서 불순물 이온이 게이트 산화막(150) 투과하는 것을 방지하기 위하여, 게이트 산화막(150)에 질화 플라즈마 처리를 수행하는 것이 바람직하다.
그 다음에는, 게이트 산화막(150) 상부에 제 1 폴리실리콘층(160)을 형성한다. 이때, 제 1 폴리실리콘층(160)은 100 ~ 300Å의 두께로 형성하는 것이 바람직하며, 제 1 폴리실리콘층(160)에는 표면에는 폴리 심(Poly Seam)이 형성될 수 있다. 폴리 심은 미세한 보이드 형태로 제 1 폴리실리콘층(160)의 내부에 잔류하거나 제 1 폴리실리콘층(160) 표면에 나타나는데 본 도면에서는 폴리 심이 가장 문제가 될 수 있는 벌브부분에만 나타난 것으로 가정하고 이를 도시하였다.
도 2b를 참조하면, 벌브형 리세스 영역(140)을 포함하는 반도체 기판(100) 전면에 SOD(Silicon On Dielectric)층(170)을 형성한다. 이때, SOD층(170)은 1000 ~ 3000Å의 두께로 형성하고, SOD층은 유동성이 우수하므로 제 1 폴리실리콘층(160)에 형성된 폴리 심과 같은 결함을 모두 메울 수 있다.
도 2c를 참조하면, BFN 세정 공정을 수행하여 SOD층(170)을 습식 식각하여, 벌브형 리세스 영역(140)의 벌브 부분에 해당하는 제 1 폴리실리콘층(160) 상부에 SOD 배리어막(175)이 형성되도록 한다. 이때, 제 1 폴리실리콘층(160) 표면 발생한 폴리 심이 모두 SOD 배리어막에 의해서 제거되고 SOD 배리어막(175)은 제 1 폴리실리콘층(160)의 표면에 거의 잔류하지 않을 정도로 습식식각 공정을 진행하는 것이 바람직하다. 여기에서 BFN 세정은 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 용액을 이용한 B 세정, 희석된 불산(HF)을 이용한 F 세정 및 암모니아(NH4OH)와 과산화수소(H2O2)의 혼합액을 이용한 N 세정을 순차적으로 진행하는 것이다. 이러한 BFN 세정은 이미 일반적으로 사용되는 세정 공정이므로 이에 대한 상세한 설명은 생략한다.
다음에는, 벌브형 리세스 영역(140)을 포함하는 반도체 기판(100) 전면에 제 2 폴리실리콘층(180)을 형성한다. 이때, 제 2 폴리실리콘층(180)은 500 ~ 1000Å의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 두 개의 벌브형 리세스 영역(140) 사이의 중심 영역을 기준으로 하고, 일 측의 벌브형 리세스 영역(140)을 포함하는 제 2 폴리실리콘층(180) 상부에 제 1 이온 주입용 마스크 패턴(190)을 형성한다.
다음에는, P형 불순물 이온을 주입 공정을 수행하여 제 2 폴리실리콘층(180)을 P형 폴리실리콘층(180p)으로 형성한다. 이때, P형 불순물 이온은 보론(B), 갈륨(Ga) 또는 인듐(In) 이온을 사용하는 것이 바람직하다.
도 2e를 참조하면, 제 1 이온 주입용 마스크 패턴(190)을 제거하고, 제 1 이온 주입용 마스크 패턴(190)이 형성된 위치와 반대인 영역, 즉 P형 폴리실리콘층(180p)이 형성된 영역 상부에 제 2 이온 주입용 마스크 패턴(195)을 형성하고, N형 불순물 이온을 주입공정을 수행하여, 제 2 폴리실리콘층(180)을 N형 폴리실리콘층(180n)으로 형성한다. 이때, N형 불순물 이온은 비소(As), 안티몬(Sb) 또는 인(P) 이온을 사용하는 것이 바람직하다.
도 2f를 참조하면, 제 2 이온 주입용 마스크 패턴(195)을 제거하고, 반도체 기판(100)에 어닐(Anneal) 처리 공정을 수행한다. 이때, 어닐 처리 공정은 P형 및 N형 불순물 이온이 제 1 폴리실리콘층(160) 및 게이트 산화막(150) 사이의 계면까지 확산되도록 수행하는 것이 바람직하다.
여기서, SOD 배리어막(175)에 의해서 제 1 폴리실리콘층(160)의 폴리 심이 모두 제거되어 있기 때문에, 제 1 폴리실리콘층(160)이 활성영역(120)이나 소자분리막(130)과 접속되는 문제가 발생하지 않는다.
도 2g를 참조하면, 제 2 폴리실리콘층(180) 상부에 게이트 전극층(210)을 형성한다. 이때, 제 2 폴리실리콘층(180) 및 게이트 전극층(210) 사이의 계면에 불순물 이온의 확산을 방지하기 위한 확산 방지막(200)을 더 형성하며, 확산 방지막은 50 ~ 100Å의 두께로 형성하는 것이 바람직하다.
다음에는, 게이트 전극층(210) 상부에 게이트 하드마스크층(220)을 형성한다. 이때, 게이트 전극층(210)은 300 ~ 400Å의 두께로 형성하고, 게이트 하드마스크층(220)은 0 ~ 3000Å의 두께로 형성하는 것이 바람직하다.
도 2h를 참조하면, 벌브형 리세스 영역(140)과 오버랩되는 영역을 노출시키는 패턴을 구비하는 게이트 마스크(미도시)를 이용한 건식 식각 공정을 수행하여, 게이트 하드마스크층(220), 게이트 전극층(210), 확산 방지막(200), 제 2 폴리실리콘층(180), 제 1 폴리실리콘층(160) 및 게이트 산화막(150)을 식각하여 게이트(230, 240)를 형성한다. 이때, 일 측의 게이트는 N형 폴리실리콘층(180n)을 포함하는 N형 게이트(240)가 되고, 타 측의 게이트는 P형 폴리실리콘층(180p)을 포함하 고 있으므로 P형 게이트(230)가 된다.
도 2i를 참조하면, P형 및 N형 게이트(230, 240)를 형성한 후 반도체 기판(100) 전면에 선택적 열산화막 형성 공정을 진행하여 제 1 및 제 2 폴리실리콘층(160, 180)의 측벽과, 반도체 기판(100)의 표면에 열산화막(250)을 형성한다.
다음에는, 게이트(230, 240)를 포함하는 반도체 기판(100) 전면에 버퍼 산화막(260) 및 질화막(270)을 순차적으로 형성하고, 건식식각 공정을 수행하여 게이트(230, 240)의 측벽에 이중 스페이서막(280)을 형성한다. 이때, 열산화막(250)은 20 ~ 150Å의 두께로 형성하고, 버퍼 산화막(260)은 50 ~ 200Å의 두께로 형성하고, 질화막(270)은 50 ~ 200Å의 두께로 형성하고, 이중 스페이서막(280)의 총 두께는 50 ~ 600Å의 두께로 형성하는 것이 바람직하다.
상술한 바와 같이, N형 및 P형 폴리실리콘층의 듀얼 폴리실리콘을 포함하는 벌브형 리세스 게이트 형성 공정에 있어서, 게이트 폴리실리콘층에 N형 및 P형 불순물 이온을 주입하고 어닐을 수행할 경우 게이트 폴리실리콘층에 형성된 폴리 심이 이동하여 벌브형 리세스 영역의 벌브 부분에 형성된 게이트 산화막에 손상을 가하는 문제를 해결하기 위하여, 먼저 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성한 후, 게이트 산화막의 표면에 제 1 폴리실리콘층을 형성한다. 다음에는, 제 1 폴리실리콘층에 형성되어 있을지 모르는 폴리 심을 완벽하게 제거하기 위하여 유동성이 우수한 SOD층을 형성하고 이를 다시 습식식각으로 제거하는 방법을 이용하여 벌브형 리세스 영역의 제 1 폴리실리콘층 표면에 SOD 배리어막을 형성한다. 이와 같은 공정을 수행함으로써, 듀얼 폴리 게이트(Dual Poly Gate) 형성 공정을 안정적으로 진행할 수 있고 벌브형 리세스 영역에 형성되는 게이트 산화막이 손상을 방지하여 게이트의 전기적 특성이 저하되는 것을 방지할 수 있다.
이상에서 설명한 바와 같이, 벌브형 리세스 영역의 벌브 부분이 폴리 심에 게이트 산화막이 손상되는 문제를 해결하기 위하여, 제 1 폴리실리콘층을 형성한 후 유동성이 우수한 SOD 배리어 제 1 폴리실리콘층에 포함된 폴리 심을 제거할 수 있도록 제 1 폴리실리콘층의 표면에 SOD 배리어막을 형성하는 방법을 사용한다. 이와 같은 공정을 수행함으로써, 듀얼 폴리 게이트(Dual Poly Gate) 형성 공정을 안정적으로 진행할 수 있고 벌브형 리세스 영역에 형성되는 게이트 산화막이 손상을 방지하여 게이트의 전기적 특성이 저하되는 것을 방지할 수 있다. 따라서, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 소자의 특성을 향상시킬 수 있으며 반도체 소자의 생산 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (23)

  1. 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역의 길이 방향에 대하여 상기 활성영역을 3등분하는 두 개의 벌브형 리세스 영역을 형성하는 단계;
    상기 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 제 1 폴리실리콘층을 형성하는 단계;
    상기 벌브형 리세스 영역의 벌브 부분에 해당하는 제 1 폴리실리콘층 상부에 SOD(Silicon On Dielectric) 배리어막을 형성하는 단계;
    상기 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 제 2 폴리실리콘층을 형성하는 단계;
    상기 두 개의 벌브형 리세스 영역 사이의 중심 영역을 기준으로 일측에는 P형 불순물 이온을 주입하고 타측에는 N형 불순물 이온을 주입하는 단계;
    상기 반도체 기판에 어닐(Anneal) 처리 공정을 수행하는 단계; 및
    상기 제 2 폴리실리콘층 상부에 게이트 전극층 및 게이트 하드마스크층을 형성한 후 게이트 마스크를 이용한 식각 공정으로 상기 게이트 하드마스크층, 게이트 전극층, 제 2 폴리실리콘층, 제 1 폴리실리콘층 및 게이트 산화막을 식각하여 상기 벌브형 리세스 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 활성영역을 포함하는 반도체 기판 전면에 웰 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 벌브형 리세스 영역 형성 공정은 상기 활성영역과 게이트 예정 영역이 중첩되는 영역의 반도체 기판을 식각하여 벌브형의 목(Neck) 부분이 되는 제 1 리세스 영역을 형성하는 단계;
    상기 제 1 리세스 영역의 측벽에 스페이서 산화막을 형성하는 단계;
    상기 제 1 리세스 영역의 저부를 등방성 식각하여 벌브형의 벌브(Bulb) 부분이 되는 제 2 리세스 영역을 형성하는 단계; 및
    상기 스페이서 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 벌브형 리세스 영역의 깊이는 상기 반도체 기판의 표면으로부터 400 ~ 4000Å 깊이가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 산화막은 30 ~ 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 게이트 산화막에 질화 플라즈마 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 폴리실리콘층은 100 ~ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 SOD 배리어막 형성 공정은 상기 벌브형 리세스 영역을 포함하는 반도체 기판 전면에 SOD층을 형성하는 단계; 및
    상기 SOD층을 습식식각하여 상기 벌브부분에 SOD 배리어층이 형성되도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 SOD층은 1000 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 8 항에 있어서,
    상기 SOD층을 습식 식각하는 공정은 BFN 세정 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 제 2 폴리실리콘층은 500 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 1 항에 있어서,
    상기 P형 불순물 이온은 보론(B), 갈륨(Ga) 또는 인듐(In) 이온을 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 1 항에 있어서,
    상기 N형 불순물 이온은 비소(As), 안티몬(Sb) 또는 인(P) 이온을 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 1 항에 있어서,
    상기 어닐 처리 공정은 상기 P형 및 N형 불순물 이온이 상기 제 1 폴리실리 콘층 및 상기 게이트 산화막 사이의 계면까지 확산되도록 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 1 항에 있어서,
    상기 제 2 폴리실리콘층 및 상기 게이트 전극층 사이의 계면에 확산 방지막을 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 확산 방지막은 50 ~ 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 1 항에 있어서,
    상기 게이트 전극층은 300 ~ 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 1 항에 있어서,
    상기 게이트 하드마스크층은 0 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 1 항에 있어서,
    상기 게이트 형성 후 상기 제 1 및 제 2 폴리실리콘층의 측벽과, 반도체 기판의 표면에 열산화막을 형성하는 단계;
    상기 게이트를 포함하는 반도체 기판 전면에 버퍼 산화막 및 질화막을 순차적으로 형성하는 단계; 및
    건식식각 공정을 수행하여 상기 게이트의 측벽에 이중 스페이서막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 열산화막은 20 ~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 제 19 항에 있어서,
    상기 버퍼 산화막은 50 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 제 19 항에 있어서,
    상기 질화막은 50 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. 제 19 항에 있어서,
    상기 이중 스페이서막은 50 ~ 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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