JP3909283B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近時の配線層の微細加工では、ＳｉＯ系の層間絶縁膜を用いた先Ｖｉａ（ビア）方式のデュアルダマシンが採用されている。デュアルダマシンでは、埋め込み材の高さを制御することにより、ビア間のフェンスやビア内の段差の発生を抑制している。この高さの制御では、埋め込み材の高さを下側に位置する層間絶縁膜の高さと一致させている。
【０００３】
また、その一方で、高速動作を可能とするために配線層間の寄生容量の低減等を目的として、配線層間の層間絶縁膜として低誘電率膜が使用されてきている。
【０００４】
【特許文献１】
特開２０００−１８８３２９号公報
【０００５】
【発明が解決しようとする課題】
低誘電率のＳｉＯＣ系の層間絶縁膜を用いて先ビア方式のデュアルダマシンを形成する場合でも、ビア内の埋め込み材の高さの制御によってビア間のフェンス、ビア内の段差の発生を抑制する必要がある。
【０００６】
ここで、従来の製造方法で埋め込み材の高さの制御が不適切な場合に生じる不具合について説明する。
【０００７】
先ず、埋め込み材の高さが高すぎる場合に生じる不具合について説明する。図８及び図９は、埋め込み材の高さが高すぎる場合の半導体装置の製造方法を工程順に示す断面図である。
【０００８】
先ず、図８（ａ）に示すように、配線１０１上に、ＳｉＣ膜１０２、ＳｉＯＣ膜１０３、ＳｉＣ膜１０４、ＳｉＯＣ膜１０５、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１０６及びＳｉＮ膜１０７を順次形成する。次いで、ＳｉＮ膜１０７、ＴＥＯＳ膜１０６、ＳｉＯＣ膜１０５、ＳｉＣ膜１０４及びＳｉＯＣ膜１０３に、ビアホール１０８を形成する。続いて、ビアホール１０８内に埋め込み材１０９を埋め込む。この例では、埋め込み材１０９の高さが、埋め込み材１０９の表面がＳｉＯＣ膜１０５の上面とＳｉＣ膜１０４の上面との間になっている。つまり、埋め込み材１０９がＳｉＯＣ膜１０５よりも高くなっている。その後、全面にレジストを塗布し、これをパターニングすることにより、レジストマスク１１０を形成する。
【０００９】
次に、図８（ｂ）に示すように、レジストマスク１１０をマスクとして、ＳｉＮ膜１０７、ＴＥＯＳ膜１０６及びＳｉＯＣ膜１０５のエッチングを、ＳｉＣ膜１０４の表面が露出するまで行う。このエッチングの結果、ＳｉＯＣ膜１０５の一部が埋め込み材１０９の側部に残存する。
【００１０】
次いで、アッシングにより、図９（ａ）に示すように、レジストマスク１１０及び埋め込み材１０９を除去する。
【００１１】
続いて、図９（ｂ）に示すように、ＳｉＣ膜１０２及び１０４をエッチングにより除去する。このとき、ＳｉＣ膜１０２及び１０４とのエッチング選択比が低いＳｉＮ膜１０７も同時に除去される。このエッチングの結果、トレンチ（溝）１１２が形成されると共に、配線１０１が露出される。
【００１２】
そして、配線（図示せず）の埋め込み等を行う。
【００１３】
このように、従来の製造方法において埋め込み材１０９の高さが高すぎる場合には、図９（ｂ）に示すように、図８（ｂ）に示す工程で埋め込み材１０９の側部に残存したＳｉＯＣ膜１０５の一部がそのままトレンチ１１２内に残存してしまっている。
【００１４】
次に、埋め込み材の高さが低すぎる場合に生じる不具合について説明する。図１０及び図１１は、埋め込み材の高さが低すぎる場合の半導体装置の製造方法を工程順に示す断面図である。
【００１５】
先ず、図１０（ａ）に示すように、図８（ａ）に示す工程と同様に、ビアホール１０８内への埋め込み材１０９の埋め込みまでの工程を行う。但し、この例では、埋め込み材１０９の高さが、埋め込み材１０９の表面がＳｉＣ膜１０２の上面とＳｉＯＣ膜１０３の上面との間になっている。つまり、埋め込み材１０９がＳｉＯＣ膜１０３よりも低くなっている。その後、全面にレジストを塗布し、これをパターニングすることにより、レジストマスク１１０を形成する。
【００１６】
次に、図１０（ｂ）に示すように、レジストマスク１１０をマスクとして、ＳｉＮ膜１０７、ＴＥＯＳ膜１０６及びＳｉＯＣ膜１０５のエッチングを、ＳｉＣ膜１０４の表面が露出するまで行う。この例では、ＳｉＣ膜１０４が形成された高さよりも埋め込み材１０９が低いため、このエッチングの過程で、ＳｉＣ膜１０４の端部も若干エッチングされる。この結果、ＳｉＣ膜１０４のエッチングされた部分に覆われていたＳｉＯＣ膜１０３の一部は、埋め込み材１０９の上面より深くまでエッチングされてしまう。従って、ＳｉＯＣ膜１０３に段差が生じる。
【００１７】
次いで、アッシングにより、図１１（ａ）に示すように、レジストマスク１１０及び埋め込み材１０９を除去する。
【００１８】
続いて、図１１（ｂ）に示すように、ＳｉＣ膜１０２及び１０４をエッチングにより除去する。このとき、ＳｉＣ膜１０２及び１０４とのエッチング選択比が低いＳｉＮ膜１０７も同時に除去される。このエッチングの結果、トレンチ１１２が形成されると共に、配線１０１が露出される。
【００１９】
そして、配線（図示せず）の埋め込み等を行う。
【００２０】
このように、従来の製造方法において埋め込み材１０９の高さが低すぎる場合には、図１１（ｂ）に示すように、図１０（ｂ）に示す工程でＳｉＯＣ膜１０３に形成された段差が消失せずに残存してしまっている。
【００２１】
このため、上述のように、埋め込み材１０９の高さは厳密に制御する必要がある。
【００２２】
しかしながら、レジストポイゾニングの影響や埋め込み材の高さの制御の困難性によって、ビア間のフェンスやビア内の段差が発生してしまう。これらの問題は、歩留まり及び信頼性の低下につながる。
【００２３】
本発明は、かかる問題点に鑑みてなされたものであって、デュアルダマシンにおいて層間絶縁膜に低誘電率膜を使用した場合であっても、ビア間のフェンス及びビア内の段差の発生を防止することができる半導体装置の製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００２５】
本発明に係る半導体装置の製造方法は、デュアルダマシン法により配線を形成する工程を有する半導体装置の製造方法を対象とする。そして、この半導体装置の製造方法では、先ず、導電層上に、キャップ膜、第１の層間絶縁膜、エッチングストッパ膜、第２の層間絶縁膜及びハードマスクを順次形成し、前記ハードマスク、前記第２の層間絶縁膜、前記エッチングストッパ膜及び前記第１の層間絶縁膜に前記キャップ膜まで到達するビアホールを形成する。次に、前記エッチングストッパ膜の上面よりも高く、前記第２の層間絶縁膜の上面よりも低い高さにその上面が位置する埋め込み材を、前記ビアホール内に埋め込み、前記埋め込み材を露出する開口部が形成されたレジストマスクを使用して、前記ハードマスク及び前記第２の層間絶縁膜をエッチングすることにより、前記第２の層間絶縁膜に、その底面が前記エッチングストッパ膜の上面よりも高く前記埋め込み材の上面よりも低い位置にある溝を形成する。次いで、前記レジストマスク及び前記埋め込み材を除去する。次いで、前記ハードマスクをマスクとして、前記第２の層間絶縁膜を更にエッチングして、前記溝内において前記エッチングストッパ膜上に存在する前記第２の層間絶縁膜を消滅させる。次いで、前記ビアホール内の前記キャップ膜を除去する。次いで、、前記ビアホール及び前記溝内に導電膜を埋め込む。
【００２６】
本発明においては、第２の層間絶縁膜に溝を形成するに当たって、２度のエッチングを行う。即ち、最初に、埋め込み材よりも低く、かつエッチングストッパ膜まで到達しない位置までエッチングし、レジストマスク及び埋め込み材を除去した後に、２度目のエッチングを行うことにより、エッチングストッパ膜まで到達する溝を形成する。従って、最初のエッチングの際に、埋め込み材に倣うようにしてフェンスが形成されたとしても、２度目のエッチングの際に、このフェンスが消滅し、所望の形状のビアホール及び溝（トレンチ）が得られる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。図１乃至図３は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２８】
本実施形態においては、先ず、半導体基板（図示せず）上に、トランジスタ及びキャパシタ等の半導体素子を形成し、図１（ａ）に示すように、その上に層間絶縁膜及び配線１等を形成する。
【００２９】
更に、図１（ａ）に示すように、配線１上に、キャップ膜としてのＳｉＣ膜２、第１の層間絶縁膜としてのＳｉＯＣ膜３、エッチングストッパ膜としてのＳｉＣ膜４、第２の層間絶縁膜としてのＳｉＯＣ膜５及びＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜６並びにハードマスクとしてのＳｉＮ膜７を順次形成する。これらの膜厚は、例えば、ＳｉＣ膜２；７０ｎｍ、ＳｉＯＣ膜３；５５０ｎｍ、ＳｉＣ膜４；３０ｎｍ、ＳｉＯＣ膜５；３７０ｎｍ、ＴＥＯＳ膜６；３０ｎｍ、ＳｉＮ膜７；５０ｎｍである。
【００３０】
次いで、レジストマスク（図示せず）をマスクとして用いて、ＳｉＮ膜７、ＴＥＯＳ膜６、ＳｉＯＣ膜５、ＳｉＣ膜４及びＳｉＯＣ膜３に、ビアホール８を形成する。このビアホール８の形成では、例えばＣＦ4及びＯ2を使用したドライエッチングを行う。続いて、ビアホール８内に、例えば有機材料からなるレジスト等の埋め込み材９を埋め込み、この高さを、埋め込み材９の表面がＳｉＯＣ膜５の上面とＳｉＣ膜４の上面との間になるように調整する。つまり、埋め込み材９の高さを、ＳｉＯＣ膜３よりも高く、かつＳｉＯＣ膜３、ＳｉＣ膜４、ＳｉＯＣ膜５及びＴＥＯＳ膜６の積層体よりも低いものに調整する。このとき、埋め込み材９の高さを、後の工程で、ＳｉＮ膜７、ＴＥＯＳ膜６及びＳｉＯＣ膜５をエッチングする際に埋め込み材９がエッチングされても、ＳｉＯＣ膜５に形成される溝の底部が埋め込み材９の上面よりも低くなる程度に設定する。
【００３１】
その後、全面にレジストを塗布し、これをパターニングすることにより、レジストマスク１０を形成する。このとき、レジストポイゾニングの影響により、レジストマスク１０の開口部内に、レジスト残渣１１が発生する。
【００３２】
次に、レジストマスク１０をマスクとして、ＳｉＮ膜７、ＴＥＯＳ膜６及びＳｉＯＣ膜５のエッチングを行う。但し、本実施形態では、図１（ｂ）に示すように、ＳｉＯＣ膜５に形成された溝の底部が、埋め込み材９の上面よりも低く、ＳｉＣ膜４の上面よりも高い位置に達したところで、ＳｉＯＣ膜５のエッチングを停止する。このエッチングにおいて、レジスト残渣１１は完全に除去される。
【００３３】
次いで、アッシングにより、図２（ａ）に示すように、レジストマスク１０及び埋め込み材９を除去する。この時点では、ＳｉＯＣ膜５にフェンスが形成されている。
【００３４】
続いて、図２（ｂ）に示すように、ハードマスク７をマスクとして、ＳｉＯＣ膜５のエッチングを行う。このエッチングでは、例えばＣＦ4及びＯ2を使用する。このエッチングにおいては、ＳｉＯＣ膜５とＳｉＣ膜４とのエッチング選択比が高いので、ＳｉＯＣ膜５のエッチングは、ＳｉＣ膜４の表面が露出した時点で確実に停止する。このエッチングの結果、ＳｉＯＣ膜５のフェンスが完全に消滅する。
【００３５】
その後、図２（ｃ）に示すように、ＳｉＣ膜２及び４をエッチングにより除去する。このエッチングでは、例えばＣＨＦ3又はＣＨ2Ｆ2、Ｎ2及びＯ2を使用する。このとき、ＳｉＣ膜２及び４とのエッチング選択比が低いＳｉＮ膜７も同時に除去される。このエッチングの結果、トレンチ（配線溝）１２が形成されると共に、配線１が露出される。
【００３６】
次に、ビアホール８及びトレンチ１２の側面にバリアメタル膜及びＣｕからなるシードメタル膜（図示せず）を形成した後、図３に示すように、メッキ法によりＣｕ膜（金属膜）を成長させ、このＣｕ膜等の平坦化を行うことにより、Ｃｕ配線１３を形成する。このとき、ＴＥＯＳ膜６が除去される。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００３７】
図４は、本実施形態を適用して製造した半導体装置の構造を示す断面図である。図４に示す例では、上述の実施形態に係る製造方法により、少なくとも２層の多層配線が形成されている。図４中の層間絶縁膜３ａは、ＳｉＯＣ膜３に相当し、層間絶縁膜５ａは、ＳｉＯＣ膜５に相当する。そして、最上層のＣｕ配線１３及び層間絶縁膜５ａ上に、ＳｉＣ等からなるパッシベーション膜１４が形成されている。更に、パッシベーション膜１４上に、ＳｉＯ膜１５及びＳｉ3Ｎ4膜１６からなるカバー膜が形成されている。カバー膜には、適宜パッド引出用の開口部（図示せず）が形成されている。
【００３８】
このように、本実施形態に係る製造方法によれば、埋め込み材９の高さを厳密に調整せずとも、また、レジストポイゾニングが発生しても、フェンスの発生及び段差の発生を防止することができる。従って、歩留及び信頼性が向上する。また、埋め込み材９の高さを厳密に調整する必要がなくなるため、先ビア方式のデュアルダマシン方式でのマージンが向上する。
【００３９】
なお、上述の実施形態では、層間絶縁膜をＳｉＯＣ膜としているが、ＳｉＯ膜とした場合にも、同様の効果が得られる。
【００４０】
ここで、本願発明者が実際に半導体装置を製造するに当たってビアホールの顕微鏡観察を行った結果について説明する。図５は、上述の実施形態におけるビアホールの形状を示す顕微鏡写真であり、図６は、従来の製造方法で埋め込み材の高さを高くしすぎた場合のビアホールの形状を示す顕微鏡写真であり、図７は、従来の製造方法で埋め込み材の高さを低くしすぎた場合のビアホールの形状を示す顕微鏡写真である。
【００４１】
図５に示すように、本発明の実施形態によれば、ビア間のフェンスもビア内の段差も存在しない。これに対し、従来の製造方法で埋め込み材の高さを高くしすぎた場合には、図６に示すように、ビア間にフェンスが存在し、低くしすぎた場合には、図７に示すように、ビア内に段差が存在している。
【００４２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４３】
（付記１） デュアルダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、キャップ膜、第１の層間絶縁膜、エッチングストッパ膜、第２の層間絶縁膜及びハードマスクを順次形成する工程と、
前記ハードマスク、第２の層間絶縁膜、エッチングストッパ膜及び第１の層間絶縁膜に前記キャップ膜まで到達するビアホールを形成する工程と、
前記第１の層間絶縁膜よりも高く、前記第１の層間絶縁膜、エッチングストッパ膜及び第２の層間絶縁膜の積層体よりも低い埋め込み材を、前記ビアホール内に埋め込む工程と、
前記埋め込み材を露出する開口部が形成されたレジストマスクを使用して、前記ハードマスク及び第２の層間絶縁膜をエッチングすることにより、前記第２の層間絶縁膜に、その底面が前記エッチングストッパ膜の上面よりも高く前記埋め込み材の上面よりも低い位置にある溝を形成する工程と、
前記レジストマスク及び埋め込み材を除去する工程と、
前記ハードマスクをマスクとして、前記第２の層間絶縁膜を更にエッチングする工程と、
前記ハードマスク並びに前記エッチングストッパ膜及びキャップ膜の露出している部分を除去することにより、配線溝を形成する工程と、
前記ビアホール及び配線溝内に導電膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【００４４】
（付記２） 前記埋め込み材を埋め込む工程において、前記埋め込み材の高さを、前記ハードマスク及び第２の層間絶縁膜をエッチングする際に前記埋め込み材がエッチングされても、前記溝の底部が前記埋め込み材の上面よりも低くなる高さに設定しておくことを特徴とする付記１に記載の半導体装置の製造方法。
【００４５】
（付記３） 前記第１及び第２の層間絶縁膜は、ＳｉＯＣ系の絶縁膜であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００４６】
（付記４） 前記エッチングストッパ膜及びハードマスクを、同一の材料から形成することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００４７】
（付記５） 前記キャップ膜、エッチングストッパ膜及びハードマスクを、同一のエッチング条件で除去できる材料から形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００４８】
（付記６） 前記ビアホール及び配線溝内に導電膜を埋め込む工程は、
前記ビアホール及び配線溝の内面に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上に、配線材を形成する工程と、
を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００４９】
（付記７） 前記配線材を形成する工程は、
前記バリアメタル膜上に、シード膜を形成する工程と、
前記シード膜上に、メッキ法により金属膜を形成する工程と、
を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、埋め込み材の高さを厳密に調整せずとも、また、レジストのパターニングの際にレジストポイゾニングが発生しても、フェンスの発生及び段差の発生を防止することができる。従って、歩留及び信頼性を向上させることができる。また、埋め込み材の高さを厳密に調整する必要がなくなるため、先ビア方式のデュアルダマシン方式での広いマージンを確保することもできる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本実施形態を適用して製造した半導体装置の構造を示す断面図である。
【図５】本発明の実施形態におけるビアホールの形状を示す顕微鏡写真である。
【図６】従来の製造方法で埋め込み材の高さを高くしすぎた場合のビアホールの形状を示す顕微鏡写真である。
【図７】従来の製造方法で埋め込み材の高さを低くしすぎた場合のビアホールの形状を示す顕微鏡写真である。
【図８】埋め込み材の高さが高すぎる場合の従来の半導体装置の製造方法を工程順に示す断面図である。
【図９】図８に引き続き、埋め込み材の高さが高すぎる場合の従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０】埋め込み材の高さが低すぎる場合の従来の半導体装置の製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、埋め込み材の高さが低すぎる場合の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１；配線
２、４；ＳｉＣ膜
３、５；ＳｉＯＣ膜
６；ＴＥＯＳ膜
７；ＳｉＮ膜
８；ビアホール
９；埋め込み材
１０；レジストマスク
１１；レジスト残渣
１２；トレンチ（配線溝）
【発明の属する技術分野】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近時の配線層の微細加工では、ＳｉＯ系の層間絶縁膜を用いた先Ｖｉａ（ビア）方式のデュアルダマシンが採用されている。デュアルダマシンでは、埋め込み材の高さを制御することにより、ビア間のフェンスやビア内の段差の発生を抑制している。この高さの制御では、埋め込み材の高さを下側に位置する層間絶縁膜の高さと一致させている。
【０００３】
また、その一方で、高速動作を可能とするために配線層間の寄生容量の低減等を目的として、配線層間の層間絶縁膜として低誘電率膜が使用されてきている。
【０００４】
【特許文献１】
特開２０００−１８８３２９号公報
【０００５】
【発明が解決しようとする課題】
低誘電率のＳｉＯＣ系の層間絶縁膜を用いて先ビア方式のデュアルダマシンを形成する場合でも、ビア内の埋め込み材の高さの制御によってビア間のフェンス、ビア内の段差の発生を抑制する必要がある。
【０００６】
ここで、従来の製造方法で埋め込み材の高さの制御が不適切な場合に生じる不具合について説明する。
【０００７】
先ず、埋め込み材の高さが高すぎる場合に生じる不具合について説明する。図８及び図９は、埋め込み材の高さが高すぎる場合の半導体装置の製造方法を工程順に示す断面図である。
【０００８】
先ず、図８（ａ）に示すように、配線１０１上に、ＳｉＣ膜１０２、ＳｉＯＣ膜１０３、ＳｉＣ膜１０４、ＳｉＯＣ膜１０５、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１０６及びＳｉＮ膜１０７を順次形成する。次いで、ＳｉＮ膜１０７、ＴＥＯＳ膜１０６、ＳｉＯＣ膜１０５、ＳｉＣ膜１０４及びＳｉＯＣ膜１０３に、ビアホール１０８を形成する。続いて、ビアホール１０８内に埋め込み材１０９を埋め込む。この例では、埋め込み材１０９の高さが、埋め込み材１０９の表面がＳｉＯＣ膜１０５の上面とＳｉＣ膜１０４の上面との間になっている。つまり、埋め込み材１０９がＳｉＯＣ膜１０５よりも高くなっている。その後、全面にレジストを塗布し、これをパターニングすることにより、レジストマスク１１０を形成する。
【０００９】
次に、図８（ｂ）に示すように、レジストマスク１１０をマスクとして、ＳｉＮ膜１０７、ＴＥＯＳ膜１０６及びＳｉＯＣ膜１０５のエッチングを、ＳｉＣ膜１０４の表面が露出するまで行う。このエッチングの結果、ＳｉＯＣ膜１０５の一部が埋め込み材１０９の側部に残存する。
【００１０】
次いで、アッシングにより、図９（ａ）に示すように、レジストマスク１１０及び埋め込み材１０９を除去する。
【００１１】
続いて、図９（ｂ）に示すように、ＳｉＣ膜１０２及び１０４をエッチングにより除去する。このとき、ＳｉＣ膜１０２及び１０４とのエッチング選択比が低いＳｉＮ膜１０７も同時に除去される。このエッチングの結果、トレンチ（溝）１１２が形成されると共に、配線１０１が露出される。
【００１２】
そして、配線（図示せず）の埋め込み等を行う。
【００１３】
このように、従来の製造方法において埋め込み材１０９の高さが高すぎる場合には、図９（ｂ）に示すように、図８（ｂ）に示す工程で埋め込み材１０９の側部に残存したＳｉＯＣ膜１０５の一部がそのままトレンチ１１２内に残存してしまっている。
【００１４】
次に、埋め込み材の高さが低すぎる場合に生じる不具合について説明する。図１０及び図１１は、埋め込み材の高さが低すぎる場合の半導体装置の製造方法を工程順に示す断面図である。
【００１５】
先ず、図１０（ａ）に示すように、図８（ａ）に示す工程と同様に、ビアホール１０８内への埋め込み材１０９の埋め込みまでの工程を行う。但し、この例では、埋め込み材１０９の高さが、埋め込み材１０９の表面がＳｉＣ膜１０２の上面とＳｉＯＣ膜１０３の上面との間になっている。つまり、埋め込み材１０９がＳｉＯＣ膜１０３よりも低くなっている。その後、全面にレジストを塗布し、これをパターニングすることにより、レジストマスク１１０を形成する。
【００１６】
次に、図１０（ｂ）に示すように、レジストマスク１１０をマスクとして、ＳｉＮ膜１０７、ＴＥＯＳ膜１０６及びＳｉＯＣ膜１０５のエッチングを、ＳｉＣ膜１０４の表面が露出するまで行う。この例では、ＳｉＣ膜１０４が形成された高さよりも埋め込み材１０９が低いため、このエッチングの過程で、ＳｉＣ膜１０４の端部も若干エッチングされる。この結果、ＳｉＣ膜１０４のエッチングされた部分に覆われていたＳｉＯＣ膜１０３の一部は、埋め込み材１０９の上面より深くまでエッチングされてしまう。従って、ＳｉＯＣ膜１０３に段差が生じる。
【００１７】
次いで、アッシングにより、図１１（ａ）に示すように、レジストマスク１１０及び埋め込み材１０９を除去する。
【００１８】
続いて、図１１（ｂ）に示すように、ＳｉＣ膜１０２及び１０４をエッチングにより除去する。このとき、ＳｉＣ膜１０２及び１０４とのエッチング選択比が低いＳｉＮ膜１０７も同時に除去される。このエッチングの結果、トレンチ１１２が形成されると共に、配線１０１が露出される。
【００１９】
そして、配線（図示せず）の埋め込み等を行う。
【００２０】
このように、従来の製造方法において埋め込み材１０９の高さが低すぎる場合には、図１１（ｂ）に示すように、図１０（ｂ）に示す工程でＳｉＯＣ膜１０３に形成された段差が消失せずに残存してしまっている。
【００２１】
このため、上述のように、埋め込み材１０９の高さは厳密に制御する必要がある。
【００２２】
しかしながら、レジストポイゾニングの影響や埋め込み材の高さの制御の困難性によって、ビア間のフェンスやビア内の段差が発生してしまう。これらの問題は、歩留まり及び信頼性の低下につながる。
【００２３】
本発明は、かかる問題点に鑑みてなされたものであって、デュアルダマシンにおいて層間絶縁膜に低誘電率膜を使用した場合であっても、ビア間のフェンス及びビア内の段差の発生を防止することができる半導体装置の製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００２５】
本発明に係る半導体装置の製造方法は、デュアルダマシン法により配線を形成する工程を有する半導体装置の製造方法を対象とする。そして、この半導体装置の製造方法では、先ず、導電層上に、キャップ膜、第１の層間絶縁膜、エッチングストッパ膜、第２の層間絶縁膜及びハードマスクを順次形成し、前記ハードマスク、前記第２の層間絶縁膜、前記エッチングストッパ膜及び前記第１の層間絶縁膜に前記キャップ膜まで到達するビアホールを形成する。次に、前記エッチングストッパ膜の上面よりも高く、前記第２の層間絶縁膜の上面よりも低い高さにその上面が位置する埋め込み材を、前記ビアホール内に埋め込み、前記埋め込み材を露出する開口部が形成されたレジストマスクを使用して、前記ハードマスク及び前記第２の層間絶縁膜をエッチングすることにより、前記第２の層間絶縁膜に、その底面が前記エッチングストッパ膜の上面よりも高く前記埋め込み材の上面よりも低い位置にある溝を形成する。次いで、前記レジストマスク及び前記埋め込み材を除去する。次いで、前記ハードマスクをマスクとして、前記第２の層間絶縁膜を更にエッチングして、前記溝内において前記エッチングストッパ膜上に存在する前記第２の層間絶縁膜を消滅させる。次いで、前記ビアホール内の前記キャップ膜を除去する。次いで、、前記ビアホール及び前記溝内に導電膜を埋め込む。
【００２６】
本発明においては、第２の層間絶縁膜に溝を形成するに当たって、２度のエッチングを行う。即ち、最初に、埋め込み材よりも低く、かつエッチングストッパ膜まで到達しない位置までエッチングし、レジストマスク及び埋め込み材を除去した後に、２度目のエッチングを行うことにより、エッチングストッパ膜まで到達する溝を形成する。従って、最初のエッチングの際に、埋め込み材に倣うようにしてフェンスが形成されたとしても、２度目のエッチングの際に、このフェンスが消滅し、所望の形状のビアホール及び溝（トレンチ）が得られる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。図１乃至図３は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２８】
本実施形態においては、先ず、半導体基板（図示せず）上に、トランジスタ及びキャパシタ等の半導体素子を形成し、図１（ａ）に示すように、その上に層間絶縁膜及び配線１等を形成する。
【００２９】
更に、図１（ａ）に示すように、配線１上に、キャップ膜としてのＳｉＣ膜２、第１の層間絶縁膜としてのＳｉＯＣ膜３、エッチングストッパ膜としてのＳｉＣ膜４、第２の層間絶縁膜としてのＳｉＯＣ膜５及びＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜６並びにハードマスクとしてのＳｉＮ膜７を順次形成する。これらの膜厚は、例えば、ＳｉＣ膜２；７０ｎｍ、ＳｉＯＣ膜３；５５０ｎｍ、ＳｉＣ膜４；３０ｎｍ、ＳｉＯＣ膜５；３７０ｎｍ、ＴＥＯＳ膜６；３０ｎｍ、ＳｉＮ膜７；５０ｎｍである。
【００３０】
次いで、レジストマスク（図示せず）をマスクとして用いて、ＳｉＮ膜７、ＴＥＯＳ膜６、ＳｉＯＣ膜５、ＳｉＣ膜４及びＳｉＯＣ膜３に、ビアホール８を形成する。このビアホール８の形成では、例えばＣＦ4及びＯ2を使用したドライエッチングを行う。続いて、ビアホール８内に、例えば有機材料からなるレジスト等の埋め込み材９を埋め込み、この高さを、埋め込み材９の表面がＳｉＯＣ膜５の上面とＳｉＣ膜４の上面との間になるように調整する。つまり、埋め込み材９の高さを、ＳｉＯＣ膜３よりも高く、かつＳｉＯＣ膜３、ＳｉＣ膜４、ＳｉＯＣ膜５及びＴＥＯＳ膜６の積層体よりも低いものに調整する。このとき、埋め込み材９の高さを、後の工程で、ＳｉＮ膜７、ＴＥＯＳ膜６及びＳｉＯＣ膜５をエッチングする際に埋め込み材９がエッチングされても、ＳｉＯＣ膜５に形成される溝の底部が埋め込み材９の上面よりも低くなる程度に設定する。
【００３１】
その後、全面にレジストを塗布し、これをパターニングすることにより、レジストマスク１０を形成する。このとき、レジストポイゾニングの影響により、レジストマスク１０の開口部内に、レジスト残渣１１が発生する。
【００３２】
次に、レジストマスク１０をマスクとして、ＳｉＮ膜７、ＴＥＯＳ膜６及びＳｉＯＣ膜５のエッチングを行う。但し、本実施形態では、図１（ｂ）に示すように、ＳｉＯＣ膜５に形成された溝の底部が、埋め込み材９の上面よりも低く、ＳｉＣ膜４の上面よりも高い位置に達したところで、ＳｉＯＣ膜５のエッチングを停止する。このエッチングにおいて、レジスト残渣１１は完全に除去される。
【００３３】
次いで、アッシングにより、図２（ａ）に示すように、レジストマスク１０及び埋め込み材９を除去する。この時点では、ＳｉＯＣ膜５にフェンスが形成されている。
【００３４】
続いて、図２（ｂ）に示すように、ハードマスク７をマスクとして、ＳｉＯＣ膜５のエッチングを行う。このエッチングでは、例えばＣＦ4及びＯ2を使用する。このエッチングにおいては、ＳｉＯＣ膜５とＳｉＣ膜４とのエッチング選択比が高いので、ＳｉＯＣ膜５のエッチングは、ＳｉＣ膜４の表面が露出した時点で確実に停止する。このエッチングの結果、ＳｉＯＣ膜５のフェンスが完全に消滅する。
【００３５】
その後、図２（ｃ）に示すように、ＳｉＣ膜２及び４をエッチングにより除去する。このエッチングでは、例えばＣＨＦ3又はＣＨ2Ｆ2、Ｎ2及びＯ2を使用する。このとき、ＳｉＣ膜２及び４とのエッチング選択比が低いＳｉＮ膜７も同時に除去される。このエッチングの結果、トレンチ（配線溝）１２が形成されると共に、配線１が露出される。
【００３６】
次に、ビアホール８及びトレンチ１２の側面にバリアメタル膜及びＣｕからなるシードメタル膜（図示せず）を形成した後、図３に示すように、メッキ法によりＣｕ膜（金属膜）を成長させ、このＣｕ膜等の平坦化を行うことにより、Ｃｕ配線１３を形成する。このとき、ＴＥＯＳ膜６が除去される。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００３７】
図４は、本実施形態を適用して製造した半導体装置の構造を示す断面図である。図４に示す例では、上述の実施形態に係る製造方法により、少なくとも２層の多層配線が形成されている。図４中の層間絶縁膜３ａは、ＳｉＯＣ膜３に相当し、層間絶縁膜５ａは、ＳｉＯＣ膜５に相当する。そして、最上層のＣｕ配線１３及び層間絶縁膜５ａ上に、ＳｉＣ等からなるパッシベーション膜１４が形成されている。更に、パッシベーション膜１４上に、ＳｉＯ膜１５及びＳｉ3Ｎ4膜１６からなるカバー膜が形成されている。カバー膜には、適宜パッド引出用の開口部（図示せず）が形成されている。
【００３８】
このように、本実施形態に係る製造方法によれば、埋め込み材９の高さを厳密に調整せずとも、また、レジストポイゾニングが発生しても、フェンスの発生及び段差の発生を防止することができる。従って、歩留及び信頼性が向上する。また、埋め込み材９の高さを厳密に調整する必要がなくなるため、先ビア方式のデュアルダマシン方式でのマージンが向上する。
【００３９】
なお、上述の実施形態では、層間絶縁膜をＳｉＯＣ膜としているが、ＳｉＯ膜とした場合にも、同様の効果が得られる。
【００４０】
ここで、本願発明者が実際に半導体装置を製造するに当たってビアホールの顕微鏡観察を行った結果について説明する。図５は、上述の実施形態におけるビアホールの形状を示す顕微鏡写真であり、図６は、従来の製造方法で埋め込み材の高さを高くしすぎた場合のビアホールの形状を示す顕微鏡写真であり、図７は、従来の製造方法で埋め込み材の高さを低くしすぎた場合のビアホールの形状を示す顕微鏡写真である。
【００４１】
図５に示すように、本発明の実施形態によれば、ビア間のフェンスもビア内の段差も存在しない。これに対し、従来の製造方法で埋め込み材の高さを高くしすぎた場合には、図６に示すように、ビア間にフェンスが存在し、低くしすぎた場合には、図７に示すように、ビア内に段差が存在している。
【００４２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４３】
（付記１） デュアルダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、キャップ膜、第１の層間絶縁膜、エッチングストッパ膜、第２の層間絶縁膜及びハードマスクを順次形成する工程と、
前記ハードマスク、第２の層間絶縁膜、エッチングストッパ膜及び第１の層間絶縁膜に前記キャップ膜まで到達するビアホールを形成する工程と、
前記第１の層間絶縁膜よりも高く、前記第１の層間絶縁膜、エッチングストッパ膜及び第２の層間絶縁膜の積層体よりも低い埋め込み材を、前記ビアホール内に埋め込む工程と、
前記埋め込み材を露出する開口部が形成されたレジストマスクを使用して、前記ハードマスク及び第２の層間絶縁膜をエッチングすることにより、前記第２の層間絶縁膜に、その底面が前記エッチングストッパ膜の上面よりも高く前記埋め込み材の上面よりも低い位置にある溝を形成する工程と、
前記レジストマスク及び埋め込み材を除去する工程と、
前記ハードマスクをマスクとして、前記第２の層間絶縁膜を更にエッチングする工程と、
前記ハードマスク並びに前記エッチングストッパ膜及びキャップ膜の露出している部分を除去することにより、配線溝を形成する工程と、
前記ビアホール及び配線溝内に導電膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【００４４】
（付記２） 前記埋め込み材を埋め込む工程において、前記埋め込み材の高さを、前記ハードマスク及び第２の層間絶縁膜をエッチングする際に前記埋め込み材がエッチングされても、前記溝の底部が前記埋め込み材の上面よりも低くなる高さに設定しておくことを特徴とする付記１に記載の半導体装置の製造方法。
【００４５】
（付記３） 前記第１及び第２の層間絶縁膜は、ＳｉＯＣ系の絶縁膜であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００４６】
（付記４） 前記エッチングストッパ膜及びハードマスクを、同一の材料から形成することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００４７】
（付記５） 前記キャップ膜、エッチングストッパ膜及びハードマスクを、同一のエッチング条件で除去できる材料から形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００４８】
（付記６） 前記ビアホール及び配線溝内に導電膜を埋め込む工程は、
前記ビアホール及び配線溝の内面に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上に、配線材を形成する工程と、
を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００４９】
（付記７） 前記配線材を形成する工程は、
前記バリアメタル膜上に、シード膜を形成する工程と、
前記シード膜上に、メッキ法により金属膜を形成する工程と、
を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、埋め込み材の高さを厳密に調整せずとも、また、レジストのパターニングの際にレジストポイゾニングが発生しても、フェンスの発生及び段差の発生を防止することができる。従って、歩留及び信頼性を向上させることができる。また、埋め込み材の高さを厳密に調整する必要がなくなるため、先ビア方式のデュアルダマシン方式での広いマージンを確保することもできる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本実施形態を適用して製造した半導体装置の構造を示す断面図である。
【図５】本発明の実施形態におけるビアホールの形状を示す顕微鏡写真である。
【図６】従来の製造方法で埋め込み材の高さを高くしすぎた場合のビアホールの形状を示す顕微鏡写真である。
【図７】従来の製造方法で埋め込み材の高さを低くしすぎた場合のビアホールの形状を示す顕微鏡写真である。
【図８】埋め込み材の高さが高すぎる場合の従来の半導体装置の製造方法を工程順に示す断面図である。
【図９】図８に引き続き、埋め込み材の高さが高すぎる場合の従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０】埋め込み材の高さが低すぎる場合の従来の半導体装置の製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、埋め込み材の高さが低すぎる場合の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１；配線
２、４；ＳｉＣ膜
３、５；ＳｉＯＣ膜
６；ＴＥＯＳ膜
７；ＳｉＮ膜
８；ビアホール
９；埋め込み材
１０；レジストマスク
１１；レジスト残渣
１２；トレンチ（配線溝）
Claims (7)
- デュアルダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、キャップ膜、第１の層間絶縁膜、エッチングストッパ膜、第２の層間絶縁膜及びハードマスクを順次形成する工程と、
前記ハードマスク、前記第２の層間絶縁膜、前記エッチングストッパ膜及び前記第１の層間絶縁膜に前記キャップ膜まで到達するビアホールを形成する工程と、
前記エッチングストッパ膜の上面よりも高く、前記第２の層間絶縁膜の上面よりも低い高さにその上面が位置する埋め込み材を、前記ビアホール内に埋め込む工程と、
前記埋め込み材を露出する開口部が形成されたレジストマスクを使用して、前記ハードマスク及び前記第２の層間絶縁膜をエッチングすることにより、前記第２の層間絶縁膜に、その底面が前記エッチングストッパ膜の上面よりも高く前記埋め込み材の上面よりも低い位置にある溝を形成する工程と、
前記レジストマスク及び前記埋め込み材を除去する工程と、
次いで、前記ハードマスクをマスクとして、前記第２の層間絶縁膜を更にエッチングして、前記溝内において前記エッチングストッパ膜上に存在する前記第２の層間絶縁膜を消滅させる工程と、
次いで、前記ビアホール内の前記キャップ膜を除去する工程と、
次いで、前記ビアホール及び前記溝内に導電膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記埋め込み材を埋め込む工程において、前記埋め込み材の高さを、前記ハードマスク及び前記第２の層間絶縁膜をエッチングする際に前記埋め込み材がエッチングされても、前記溝の底部が前記埋め込み材の上面よりも低くなる高さに設定しておくことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１及び第２の層間絶縁膜は、ＳｉＯＣ系の絶縁膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記エッチングストッパ膜及び前記ハードマスクを、同一の材料から形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 前記キャップ膜、前記エッチングストッパ膜及び前記ハードマスクを、同一のエッチング条件で除去できる材料から形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 前記ビアホール及び前記溝内に導電膜を埋め込む工程は、
前記ビアホール及び前記溝の内面に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上に、配線材を形成する工程と、
を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。 - 前記配線材を形成する工程は、
前記バリアメタル膜上に、シード膜を形成する工程と、
前記シード膜上に、メッキ法により金属膜を形成する工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
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