KR100703560B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 43
- 239000002184 metal Substances 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 68
- 230000008569 process Effects 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 238000009713 electroplating Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 27
- 229910052802 copper Inorganic materials 0.000 abstract description 27
- 239000010949 copper Substances 0.000 abstract description 27
- 230000009977 dual effect Effects 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 230000000087 stabilizing effect Effects 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 4
- 230000003667 anti-reflective effect Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- -1 HOSP Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000008239 natural water Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000004810 polytetrafluoroethylene Substances 0.000 description 1
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 듀얼 다마신 공정 기법으로 트렌치 형성시 발생되는 펜스(Fence)를 제거하여 구리배선의 금속 저항을 안정화시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
이를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속배선이 형성된 기판상에 층간 절연막을 형성하는 단계; 식각 공정으로 도전 영역 상부의 층간 절연막에 비아홀을 형성하는 단계; 상기 비아홀 내부에 반사 방지막을 매립하는 단계; 트렌치 마스크를 이용한 식각 공정으로 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계; 상기 비아홀과 트렌치 경계에 형성된 펜스를 제거하는 식각 공정을 실시하는 단계 및 상기 비아홀과 트렌치 내부에 비아 플러그와 금속 배선층이 형성될 수 있도록 전기 도금을 실시하는 단계; 를 포함한다.
펜스(fence), 듀얼 다마신, 금속 배선
Description
도 1a 및 도 1f는 본 발명에 따른 듀얼 다마신 공정을 순차적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
112 : 제 1 절연막 114 : 제 1 금속 배선
116 : 제 1 확산 방지막 118 : 제 2 층간절연막
124, 130 : 포토 레지스트 패턴 126 : 비아홀
134 : 펜스(fence) 132 : 트렌치
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 듀얼 다마신 공정 기법으로 트렌치 형성시 발생되는 펜스(Fence)를 제거하여 구리배선의 금속 저항을 안정화시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자는 고집적화되어 감에 따라 금속 배선의 폭이 좁아짐과 동시에 다층 구조로 금속 배선이 형성되고, 다층의 금속 배선층을 전기적으로 연결시키기 위해 비아홀이 형성된다.
그러나, 금속 배선의 폭이 좁아짐에 따라 저항이 증가하기 때문에 저항을 감소시키기 위해 전기 전도도가 상대적으로 우수한 구리가 반도체 소자의 금속배선에 사용되고 있다.
구리는 기존의 알루미늄 배선에 비해 낮은 저항을 나타내고, 일렉트로마이그레이션(electromigration) 내성이 우수하나, 기존의 플라즈마 식각으로는 배선을 형성할 수 없기 때문에 다마신(Damascene) 공정으로 층간 절연막에 비아홀 또는 트렌치를 형성한 후, 전기도금법 등에 의하여 그 내부를 구리로 매립하고 있다.
층간 절연막에 비아홀 및 트렌치를 형성하는 듀얼 다마신 공정 기법은 크게 두 가지 방법으로 나뉘는데, 첫째는 금속 배선용 트렌치를 먼저 형성한 후 금속 배선간의 전기적 접속을 위한 비아홀을 형성하는 방법이고, 둘째는 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법이다.
트렌치를 먼저 형성한 후 비아홀을 형성하는 방법은 집적도가 높아질수록 비아홀을 형성하는 과정에서 정렬 오차가 발생되어 다층 배선간의 전기적 접속이 이루어지지 않을 수 있다. 그리고, 정렬 오차가 발생되는 것을 방지하기 위하여 자체 정렬(Self-Aligned) 방법으로 비아홀을 형성할 수도 있으나, 트렌치의 저면이 경사지는 문제점이 발생된다.
이에 따라 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법이 주로 사용되며, 먼저 비아홀을 형성한 후, 트렌치 형성을 위해 비아홀내에 채워지는 반사 방지막(Bottom Anti Reflection Coating; BARC)을 채워넣는다.
그러나, 이러한 반사 방지막은 트렌치를 형성하기 위한 후속 식각 공정에서 같이 식각되어 반응 생성물을 형성하고, 이는 비아홀의 상부 에지 부근에서 크라운형상 펜스를 형성한다.
이러한 크라운 펜스는 비아홀과 트렌치 내부에 행하여 지는 Ti/TiN 또는 Ta/TaN으로 이루어진 접착층/장벽층을 형성하는 공정의 재현성을 확보하는데 방해가 된다.
또한, 구리 금속 배선 형성을 위한 도금 공정 중에 크라운 펜스에 의하여 여러 방향의 그레인이 형성되고, 따라서 이러한 부분들이 원자이동(Electromigration) 현상의 원인이 되어 보이드가 형성되는 등 금속 배선의 신뢰성을 저하시킨다.
그리고, 펜스가 형성된 부분에서 국부적으로 얇아진 접착층 또는 장벽층으로 비아홀과 트렌치 내부에 매립된 구리가 확산하게 된다면, 절연막으로 구리가 쉽게 확산되어 누설 전류가 발생되는 등 소자의 신뢰성 및 전기적 특성을 저하시키는 원인이 된다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 듀얼 다마신 공정 기법으로 금속 배선용 트렌치를 형성하기 위한 식각 공정 시 비아홀 내부에 채워진 반사 방지막에 의해 형성된 펜스를 제거하여 구리 배선 금속 저항을 안정화시킬 수 있는 공정을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속배선이 형성된 기판상에 층간 절연막을 형성하는 단계; 식각 공정으로 도전 영역 상부의 층간 절연막에 비아홀을 형성하는 단계; 상기 비아홀 내부에 반사 방지막을 매립하는 단계; 트렌치 마스크를 이용한 식각 공정으로 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계; 상기 비아홀과 트렌치 경계에 형성된 펜스를 제거하는 식각 공정을 실시하는 단계 및 상기 비아홀과 트렌치 내부에 비아 플러그와 금속 배선층이 형성될 수 있도록 전기 도금을 실시하는 단계; 를 포함한다.
더 나아가, 본 발명에 따른 펜스를 제거하기 위하여 상기 식각 공정은 플라즈마 챔버 내의 압력은 250~300 mTorr 내이고, RF에너지원으로부터 상부 전극에 가해지는 RF 파워는 400 W 내로 하고, RF에너지원으로부터 하부 전극에 가해지는 RF 파워는 100 W 범위로 하며, 챔버 내부로 유입되는 식각 가스는 500~600sccm 용량의 N2 , 400~500sccm 용량의 H2, 10~20sccm 용량의 CF4를 주입하고, 10~20초 동안 안정화시키는 조건하에서 실행되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a에서 도시된 바와 같이, 본 발명에 따른 듀얼 다마신 패턴 형성 방법을 시행하기 위한 반도체 소자(100)에는 다양한 구조물이 형성된 기판상에 제 1 절연막(112)을 패터닝하여, 제 1 금속 배선(114)이 형성된다.
상기 제 1 금속 배선(114)은 구리, 은, 금, 백금 중 적어도 어느 하나를 사용하여 형성되며, 구리가 사용된 경우 이의 확산을 막기 위하여, 그 상부에 제 1 확산 방지막(116)이 형성된다.
상기 확산 방지막(116)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 그 상부에 형성되는 층간 절연막과의 식각 선택비를 조절할 수 있는 물질로 형성할 수 있다.
상기 제 1 확산 방지막(116)의 상부에는 제 2 층간 절연막(118), 질화막(120) 및 제 2 확산 방지막(122)이 순차적으로 적층되며, 상기 질화막(120)은 하부의 제 2 층간 절연막(118)의 전면에 걸쳐 500 내지 3000Å의 두께로 형성되고, 질화막 대신에 Al2O3 등의 재료로 형성될 수도 있다.
상기 제 2 층간 절연막(118)은 SiO2를 근간으로 하는 모든 종류의 산화 절연막인 BPSG, SOG, HTO, PSG, HSQ, HOSP, PTFE, BCB 등으로 형성한다.
그리고, 상기 제 2 확산 방지막(122)의 상부에는 비아홀 형성 마스크로 사용될 수 있도록 제 1 포토 레지스트 패턴(124)이 형성되어 있다.
비아홀(126)이 형성될 영역을 정의하기 위한 제 1 포토 레지스트 패턴(124)을 제 2 확산 방지막(122) 상부에 형성한다. 이에 따라, 제 1 포토 레지스트 패턴 (124)에 의해 제 1 구리 금속 배선(114) 상부의 제 2 층간 절연막(118)에 비아홀이 형성될 영역이 정의된다.
이와 같이 구조물이 형성된 기판을 건식 식각 장치를 이용하여, 제 1 포토 레지스트 패턴(124)을 마스크로 식각하면, 도 1b에서 도시된 것과 같이, 제 2 확산 방지막(122), 질화막(120), 제 2 층간 절연막(118)의 일부가 제거되어 비아홀(126)이 형성된다.
이로써, 제 1 금속 배선(114) 상부의 제 1 층간 절연막(116)에는 비아홀(126)이 위치된다.
이 후, 상기 제 2 확산방지막(122)과 제 1 포토 레지스트 패턴(124)을 제거한다.
그리고, 도 1c에서 도시된 바와 같이, 상기 질화막(120)의 상부에 제 1 반사방지막(128)을 형성함에 따라, 상기 제 1 반사방지막(128)이 비아홀(126)의 내부를 매립한다.
상기 반사 방지막(Organic Bottom Anti-Reflection Coating; 128)은 비아홀의 직경에 따라 이 조밀하게 형성된 영역에서는 반사 방지막이 적게 채워지고, 비아홀(126)이 조밀하지 않은 영역에서는 반사 방지막(128)이 많이 채워져 매립도의 차이가 있으나, 이에 관계없이, 본 발명은 트렌치 식각 공정 후에 상기 제 1 반사방지막(128)에 의해 형성된 펜스를 제거해주기 때문에 반도체 소자의 공정 수율이 향상시킬 수 있다.
그리고, 도 1d에 도시된 것과 같이, 상기 제 1 반사방지막(128)의 상부에 트 렌치 형태에 따라 제 2 포토 레지스트 패턴(130)을 형성한다.
상기 제 2 포토 레지스트 패턴(130)에 따라, 상기 제 1 반사방지막(128) 및 상기 질화막(120)을 제거함과 동시에 제 2 층간 절연막(118)의 일부를 식각함에 따라, 도 1e에서 보여지는 바와 같이, 트렌치(132)가 형성된다.
즉, 트렌치가 형성될 영역의 제 2 층간 절연막(118)을 소정 깊이까지 식각하여 트렌치(132)를 형성한다.
이때, 트렌치(132)를 형성하기 위한 식각 공정은 비아홀(126)에 매립된 제 1 반사 방지막(128)도 함께 식각한 후, 제 2 포토 레지스트 패턴(130)을 제거한다.
트렌치 형성을 위한 건식 식각 공정은 제 2 층간 절연막(118)을 식각하기 위해 주식각 가스로 CxHyFz(x,y,z는 0 또는 자연수) 가스와, 첨가 가스로 O2, N2, Ar 또는 He과 같은 가스를 사용하여 실시하는 것이 바람직하다.
이때, 상기 제 2 포토 레지스트 패턴(130)을 마스크로 식각 공정을 실행하는 동안 식각 가스는 비아홀(126) 내부에 매립된 제 1 반사방지막(128)도 함께 식각된다.
비아홀(126) 내의 반사방지막(128)에 대한 제 2층간 절연막(118)의 식각 선택비가 1보다 크기 때문에 즉, 제 2 층간절연막 식각 속도가 제 1 반사방지막 식각 속도보다 느리기 때문에 비아홀의 입구 에지에 크라운형 식각 잔여물인 펜스(134)가 발생된다.
이러한 식각 잔여물인 펜스(134)는 차후에 진행되는 트렌치 내부에 구리 금속 배선을 형성하기 위한 전기도금 공정 시, 이를 방해하기 때문에 이를 제거하지 않으면, 금속 배선층에 여러 방향의 그레인이 형성되고, 따라서 이러한 부분들이 원자이동(Electromigration) 현상의 원인이 되어 보이드가 형성되는 등 배선의 신뢰성이 저하된다.
또한, 펜스(134)가 형성된 부분에서 국부적으로 얇아진 접착층 또는 장벽층으로 구리가 확산하게 되어 절연막으로 구리가 쉽게 확산되어 누설 전류가 발생된다. 다.
이를 방지하여 위해서, 본 발명에서는 도 1f와 같이, 하기와 같은 조건에서 트렌치 형성 식각 공정 후에 펜스(134) 제거 공정을 실시한다.
즉, 펜스(134)를 제거하기 위하여 상기 트렌치 식각 공정 조건과 다른 조건하에서 식각 공정을 실시한다.
만일, 플라즈마 식각 공정 챔버를 통하여 식각 공정을 진행하는 경우, 챔버내의 압력은 250~300 mTorr 로 조절하고, RF에너지원으로부터 상부 전극에 가해지는 RF 파워는 400 W 내로 하고, RF에너지원으로부터 하부 전극에 가해지는 RF 파워는 100 W 범위에서 RF 파워를 인가한 상태에서, 식각 챔버 내에 500~600sccm 용량의 N2 , 400~500sccm 용량의 H2, 10~20sccm 용량의 CF4 로 구성된 식각 가스를 흘리면서 대략 10~20초 이내에 안정화한다.
이에 따라, 산화막 식각률이 분당 300~500Å에 도달하므로 트렌치 형상의 변화없이, 반도체 소자(100)의 비아홀 에지부에 형성된 펜스(134)가 용이하게 제거된다.
이 후, 제 1 확산방지막(116)을 제거하고, 비아홀 내에 장벽 금속층을 형성한 후, 상기 트렌치(132)와 비아홀(126) 내부에 구리가 충진될 수 있도록 전기 도금법을 수행할 수 있도록 그 내부에 시드층을 형성한다.
제 1 확산방지막(116)을 제거하는 것은 후속 공정에서 비아홀(126)에 형성될 비아 플러그(미도시)와 제 1 구리 금속 배선(114) 사이의 저항이 증가하는 것을 방지하기 위한 것이다.
상기 장벽 금속층은 TiN, TaN, Ta, TiW, WN, CrN 등으로 형성하며, 제 2 구리 금속 배선은 구리, 은, 금, 백금 중 적어도 어느 하나를 사용하여 형성한다.
전기 도금법을 수행하는 전극의 역할을 하는 시드층은 화학 기상 증착법 또는 스퍼터링(sputtering)법 등으로 구리를 증착하여 형성될 수 있다.
이후에, 시드층 상에 전기 도금법을 이용하여 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 매립하여 비아 플러그 및 제 2 구리 금속 배선층을 형성한다.
따라서, 비아홀(126)이 조밀한 영역에서 반사 방지막이 빨리 제거되어 제 1 구리 금속 배선(114)에 식각 손상이 발생되거나, 조밀하지 않은 영역에서 제 1 반사 방지막(128)이 제 1 구리 금속 배선(114) 상부에 잔류되거나 펜스 형태로 트렌치의 저면에 잔류되는 문제점은 발생되지 않는다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 바와 같이, 본 발명은 듀얼 다마신 공정 기법으로 비아홀을 매립하는 반사 방지막에 의해 발생되는 펜스(Fence)를 제거한 후, 구리 배선 공정을 실행하기 때문에 구리의 금속 저항을 안정화시킴에 따라 반도체 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 본 발명은 듀얼 다마신 공정 기법으로 비아홀을 매립하는 반사 방지막에 의해 발생되는 펜스(Fence)를 제거한 후, 구리 배선 공정을 실행하기 때문에 펜스 부위의 국부적으로 얇아진 접착층 또는 장벽층으로 구리가 확산되는 것이 방지되어 누설 전류가 발생되는 것을 방지되기때문에 반도체 소자의 전기적 특성이 확보될 수 있다.
그리고, 본 발명은 트렌치 식각 공정 후, 소정 조건에서 펜스 식각 공정을 실행하기 때문에 반도체 소자의 수율 저하를 방지할 수 있다.
Claims (3)
- 하부 금속배선이 형성된 기판상에 층간 절연막을 형성하는 단계;식각 공정으로 상기 금속배선 상부의 층간 절연막에 비아홀을 형성하는 단계;상기 비아홀 내부 및 상기 층간절연층 상에 반사 방지막을 형성하는 단계;트렌치 마스크를 이용한 식각 공정으로 상기 반사방지막 및 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계;상기 비아홀과 상기 트렌치 경계에 형성된 펜스를 제거하는 식각 공정을 실시하는 단계; 및상기 비아홀과 트렌치 내부에 비아 플러그와 금속 배선층이 형성될 수 있도록 전기 도금을 실시하는 단계;를 포함하며,상기 트렌치를 형성하는 단계에서 상기 반사방지막의 식각률이 상기 층간절연층의 식각률 보다 높아서 상기 비아홀 내부에 매립된 상기 반사방지막을 동시에 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 펜스를 제거하기 위하여 상기 식각 공정은플라즈마 챔버 내의 압력은 250~300 mTorr 내이고,RF에너지원으로부터 상부 전극에 가해지는 RF 파워는 400 W 내로 하고,RF에너지원으로부터 하부 전극에 가해지는 RF 파워는 100 W 범위로 하며,챔버 내부로 유입되는 식각 가스는 500~600sccm 용량의 N2 , 400~500sccm 용 량의 H2, 10~20sccm 용량의 CF4를 주입하고10~20초 동안 안정화시키는 조건하에서 실행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 펜스를 제거하기 위한 상기 식각 공정은 산화막 식각률이 300Å~500Å/min인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100703560B1 true KR100703560B1 (ko) | 2007-04-03 |
Family
ID=38160829
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| KR (1) | KR100703560B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990007191A (ko) * | 1997-06-30 | 1999-01-25 | 빌헬름 에핑, 디터 라인하르트 | 희생용 유동성 산화물을 이용하는 이중 다마신 법을 사용한 다층 동일 평면 금속/절연체 막 형성 방법 |
| US20040132278A1 (en) * | 2002-10-31 | 2004-07-08 | Michio Oryoji | Method for manufacturing semiconductor device |
| KR20050112997A (ko) * | 2004-05-28 | 2005-12-01 | 매그나칩 반도체 유한회사 | 반도체 소자의 다마신 패턴 형성 방법 |
-
2005
- 2005-12-28 KR KR1020050132355A patent/KR100703560B1/ko not_active IP Right Cessation
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