JP2004165336A

JP2004165336A - 半導体装置の製造方法

Info

Publication number: JP2004165336A
Application number: JP2002328046A
Authority: JP
Inventors: Kazushi Futai; 一志二井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-11-12
Filing date: 2002-11-12
Publication date: 2004-06-10

Abstract

【課題】エレクトロマイグレーション（ＥＭ）耐性に優れる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に第１配線１０２に接続するように形成された接続孔１０８と配線溝１１０の内部に、タンタル（Ｔａ）からなるバリア膜１１４をスパッタ法で堆積する。そして、接続孔底部１０８ａのバリア膜１１４をエッチングで除去する。このときに、同時に配線溝底部１１０ａ及び開口部１１２のバリア膜１１４がエッチングされる。このエッチングにより薄くなったバリア膜１１４を等方性スパッタリングにより堆積させる。このとき、アスペクト比が大きい接続孔底部１０８ａに堆積させることなく、配線溝底部１１０ａ及び開口部１１２上にバリア膜を堆積させる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、高エレクトロマイグレーション（ＥＭ）耐性を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、シリコンよりなる半導体基板上に形成されたＬＳＩの配線材料としてはアルミニウム合金が主に使用されてきたが、近年、半導体集積回路の高集積化及び高速化に伴い、配線遅延が顕在化し、デバイス性能の律速要因となりつつある。その問題の解決策の一つとして、アルミニウムよりも低抵抗であると共に、高エレクトロマイグレーション（ＥＭ）耐性を有する銅が配線材料として注目されている。また、その成膜方法としては、溝やホールの埋め込み性能に優れている電解メッキ法が使用されている。
【０００３】
ここで、図２を用いて、従来の銅配線の形成方法について説明する。
【０００４】
図２（ａ）に示すように、半導体基板上に形成された銅からなる第１配線２０２の表面の酸化を防止するためのキャップ層２０４を形成する。さらに、このキャップ層２０４上に、層間絶縁膜２０６を形成する。その後、リソグラフィーとドライエッチング技術を用いて、接続孔２０８と配線溝２１０を形成する。このとき、接続孔２０８の底部でのカバレージをよくするために開口部２１２はテーパー形状になっている。
【０００５】
次に、図２（ｂ）に示すように、タンタル（Ｔａ）からなるバリア膜２１４をスパッタ法で堆積する。
【０００６】
次に、図２（ｃ）に示すように、接続孔底部２０８ａのバリア膜２１４を除去する。このようにすると、接続孔底部２０８ａのバリア膜２１４のタンタルはスパッタされ、接続孔側壁部２０８ｂに再堆積し厚くすることができる。しかし、ここで、配線溝２１０の配線溝底部２１０ａや開口部２１２のバリア膜２１４は、接続孔底部２０８ａと同様にエッチングされ、薄くなる。
【０００７】
次に、図２（ｄ）に示すように、銅２１６からなるシード膜をスパッタ法で堆積し、シード膜を電極とし、メッキ膜を電界メッキ法で形成する。シード膜は、バリア膜２１４と良好な密着性が要求されており、バリア膜２１４との大気中に開放することなく連続的にシード膜を形成することが望ましい。
【０００８】
次に、図２（ｅ）に示すように、化学的機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉｓｈ、以下ＣＭＰと省略）を用いて、層間絶縁膜２０６が露出するまで銅２１６とバリア膜２１４を研磨し、第２配線２１８を形成する（例えば、特許文献１参照）。
【０００９】
【特許文献１】
特開２００１−２８４４４９号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の方法では、図２（ｃ）で示しているように、開口部２１２のテーパー部や配線溝底部２１０ａもスパッタエッチングされ、バリア膜が薄くなる。また、最悪の場合、無くなる可能性もある。この場合、銅が酸化膜中を拡散し、配線間リークなどの信頼性不良を引き起こす要因となる。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に第１配線を形成する工程（ａ）と、前記第１配線上に絶縁膜を形成する工程（ｂ）と、前記絶縁膜に前記第１配線への接続孔及び配線溝を形成する工程（ｃ）と、前記接続孔及び前記配線溝の内側表面にバリア膜を堆積する工程（ｄ）と、前記接続孔の底部のバリア膜をエッチングする工程（ｅ）と、前記接続孔の底部を除く前記接続孔及び前記配線溝の内側表面にバリア膜を堆積する工程（ｆ）と、前記接続孔及び前記配線溝に銅を埋め込む工程（ｇ）とを有する半導体装置の製造方法である。
【００１２】
この半導体装置の製造方法によれば、工程（ｅ）で接続孔の底部のバリア膜をエッチングにより除去する際に同時にエッチングされる接続孔の底部を除く接続孔及び配線溝のバリア膜を再度堆積させることで、バリア膜と銅との密着性を向上させることができ、高エレクトロマイグレーション（ＥＭ）耐性に優れる銅配線を形成することができる。
【００１３】
また、前記接続孔はアスペクト比が３以上４以下であることを特徴とする。
【００１４】
これによれば、アスペクト比が３以上４以下であることで工程（ｆ）におけるスパッタにおいて、接続孔の底部にバリア膜を堆積させることなく配線溝の底部にバリア膜を堆積させることが出来る。
【００１５】
また、前記接続孔の底部を除く前記接続孔及び配線溝の内側表面に形成されたバリア膜の膜厚が５ｎｍ以上２０ｎｍ以下であり、前記接続孔の底部のバリア膜は除去されていることを特徴とする。
【００１６】
これによれば、銅との良好な密着性を持ちつつ配線抵抗の低い銅配線を形成することができる。
【００１７】
また、前記工程（ｆ）で堆積するバリア膜はβ構造のタンタルであることを特徴とする。
【００１８】
これによれば、銅との密着性がα構造のタンタルよりも良好にすることができる。
【００１９】
また、前記工程（ｄ）におけるバリア膜は指向性スパッタリングで、高密度プラズマ及びチャンバー内圧力が５ｍｍＴｏｒｒ近傍のイオン化スパッタリングであり、前記工程（ｆ）におけるバリア膜は等方性スパッタリングで、低密度プラズマ及びチャンバー内の圧力は５ｍｍＴｏｒｒ近傍で行うことを特徴とする。
【００２０】
これによれば、指向性スパッタリングでは主に接続孔内部にバリア膜を形成し、等方性スパッタリングでは主に配線溝内部にバリア膜を選択的に形成することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態における半導体装置の製造方法について、図面を参照しながら説明する。
【００２２】
図１は本発明の半導体装置の製造方法を説明する工程断面図である。
【００２３】
図１（ａ）に示すように、半導体基板上に形成された銅からなる第１配線１０２の表面の酸化を防止するためのキャップ層１０４を形成する。このキャップ層１０４は、プラズマＣＶＤ法で１６０ｎｍ堆積させたシリコン窒化膜である。さらに、このキャップ層１０４上に、層間絶縁膜１０６を形成する。この層間絶縁膜１０６は、高密度プラズマ（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ−Ｐｌａｓｍａ）中でＣＶＤ法を用いてフッ素（Ｆ）をドーピングした７００ｎｍの厚さのシリコン酸化膜（以下、ＦＳＧ膜）である。その後、リソグラフィーとドライエッチング技術を用いて、接続孔１０８と配線溝１１０を形成する。このとき、接続孔１０８の底部でのカバレージをよくするために開口部１１２はテーパー形状になっている。また、このデュアルダマシン構造において、接続孔底部から配線溝上部までのアスペクト比は３以上４以下であることが望ましい。
【００２４】
次に、図１（ｂ）に示すように、接続孔１０８及び配線溝１１０の内側表面に、タンタル（Ｔａ）からなるバリア膜１１４をスパッタ法で堆積する。このときのバリア膜１１４の膜厚は３０ｎｍである。このスパッタでは、ターゲットからスパッタリングされた粒子をプラズマによってイオン化することで、ウエハ表面への指向性を強めたイオン化スパッタリング装置を用いる。さらに、このイオン化スパッタリング装置には、ターゲットと基板の間に設けた高周波発振器によって高密度プラズマを発生させ、高いイオン化率の領域にスパッタリング粒子を通過させることができるものを用いる。例えばＤＣパワーは１５ｋＷに設定し、半導体基板にはバイアスをかけない。そして、このプラズマ領域とウエハ間に高い電圧差を生じさせて、イオン化されたスパッタリング粒子を、基板に対して垂直方向に加速させる。この方法を用いることにより、接続孔１０８のアスペクト比が３〜４程度でも、接続孔底部に対して、十分にバリア膜１１４を堆積することができる。
【００２５】
次に、図１（ｃ）に示すように、接続孔底部１０８ａのバリア膜１１４を除去または薄くする。エッチング条件として、ＤＣパワーを３ｋＷ、基板のＲＦバイアスを３５０ＷにしたＲＦバイアスエッチングで行う。このようにすると、接続孔底部１０８ａのバリア膜１１４のタンタルはスパッタされ、接続孔側壁部１０８ｂに再堆積し厚くすることができる。しかし、ここで、配線溝１１０の配線溝底部１１０ａや開口部１１２のバリア膜１１４は、接続孔底部１０８ａと同様に薄くなる。
【００２６】
次に、図１（ｄ）に示すように、等方性のスパッタリング条件で、配線溝底部１１０ａや開口部１１２にタンタルを１０ｎｍ程度堆積する。このスパッタリングでは、スパッタリング粒子のイオン化率を下げるためにも、高周波コイルにはパワーをかけずに、プラズマ密度は低い状態にしておく。また、イオンの平均自由工程を下げるため、チャンバー内の雰囲気を２０ｍｍＴｏｒｒ程度の高圧状態にしておくことが望ましい。このような条件では、アスペクト比の大きい接続孔底部１０８ａに堆積することなく、接続孔１０８の開口部１１２や配線溝底部１１０ａにバリア膜を堆積させることができる。
【００２７】
次に、銅１１６からなるシード膜をスパッタ法で堆積し、シード膜を電極とし、メッキ膜を電界メッキ法で形成する。このとき、シード膜は１５０ｎｍ程度、銅１１６からなるメッキ膜は５５０ｎｍ程度積層する。シード膜は、バリア膜１１４と良好な密着性が要求されており、バリア膜１１４を大気中に開放することなく連続的にシード膜を形成する（いわゆるｉｎ−ｓｉｔｕ）することが望ましい。
【００２８】
次に、図１（ｅ）に示すように、化学的機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉｓｈ、以下ＣＭＰと省略）を用いて、絶縁層１０６が露出するまで銅１１６とバリア膜１１４を研磨し、第２配線１１８を形成する。
【００２９】
なお、一般的に、Ｔａ膜には、α−Ｔａ（体心立法構造）とβ−Ｔａ（β−ウラニウム構造）という２種類の結晶構造があり、β−Ｔａ上にＣｕ膜を堆積した場合、界面に合金層を形成し、Ｃｕのエピタキシャル成長を促進する。エピタキシャル成長によって、Ｃｕ（１１１）面の配向強度が強くなり、Ｃｕの粒界拡散が抑制され、ＥＭ耐性が向上することが報告されていることから、配線溝側壁部１１０ｂ及び接続孔側壁部１０８ｂと比較して薄くなる配線溝底部１１０ａ及び開口部１１２へのスパッタリングではβ−Ｔａを堆積するとさらに密着性が向上する。
【００３０】
なお、バリア膜１１４のＴａの膜厚は厚いほうがＣｕとの密着性が向上するが、ＴａはＣｕと比較して高抵抗な材料であるため、Ｔａの膜厚が厚ければ、配線抵抗が上昇する。これらのことを考慮して、タンタル（Ｔａ）からなるバリア膜１１４の膜厚は５ｎｍ以上２０ｎｍ以下とすることが望ましい。
【００３１】
【発明の効果】
以上のように本発明は、接続孔及び配線溝に形成されるバリア膜と銅との密着性を向上させることで、高エレクトロマイグレーション（ＥＭ）耐性に優れる銅配線を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造方法の工程断面図
【図２】従来の半導体装置の製造方法の工程断面図
【符号の説明】
１０２第１配線
１０４キャップ層
１０６層間絶縁膜
１０８接続孔
１０８ａ接続孔底部
１０８ｂ接続孔側壁部
１１０配線溝
１１０ａ配線溝底部
１１０ｂ配線溝側壁部
１１２開口部
１１４バリア膜
１１６銅
１１８第２配線
２０２第１配線
２０４キャップ層
２０６層間絶縁膜
２０８接続孔
２０８ａ接続孔底部
２１０配線溝
２１０ａ配線溝底部
２１２開口部
２１４バリア膜
２１６銅
２１８第２配線

Claims

半導体基板上に第１配線を形成する工程（ａ）と、
前記第１配線上に絶縁膜を形成する工程（ｂ）と、
前記絶縁膜に前記第１配線への接続孔及び配線溝を形成する工程（ｃ）と、
前記接続孔及び前記配線溝の内側表面にバリア膜を堆積する工程（ｄ）と、
前記接続孔の底部のバリア膜をエッチングする工程（ｅ）と、
前記接続孔の底部を除く前記接続孔及び前記配線溝の内側表面にバリア膜を堆積する工程（ｆ）と、
前記接続孔及び前記配線溝に銅を埋め込む工程（ｇ）とを有する半導体装置の製造方法。
前記接続孔はアスペクト比が３以上４以下である請求項１記載の半導体装置の製造方法。
前記接続孔の底部を除く前記接続孔及び配線溝の内側表面に形成されたバリア膜の膜厚が５ｎｍ以上２０ｎｍ以下であり、前記接続孔の底部のバリア膜は除去されていることを特徴とする請求項１記載の半導体装置の製造方法。
前記工程（ｆ）で堆積するバリア膜はβ構造のタンタルであることを特徴とする請求項１記載の半導体装置の製造方法。
前記工程（ｄ）におけるバリア膜は指向性スパッタリングで、高密度プラズマ及びチャンバー内圧力が５ｍｍＴｏｒｒ近傍のイオン化スパッタリングであり、前記工程（ｆ）におけるバリア膜は等方性スパッタリングで、低密度プラズマ及びチャンバー内の圧力は５ｍｍＴｏｒｒ近傍で行うことを特徴とする請求項１記載の半導体装置の製造方法。