JP2007300113A - １００％又はそれより大きい段差被覆性を有する相互接続部金属化プロセス - Google Patents
１００％又はそれより大きい段差被覆性を有する相互接続部金属化プロセス Download PDFInfo
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Abstract
【課題】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法を提供すること。
【解決手段】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法が提供される。本発明の相互接続構造体は、従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、半導体業界のための改善された技術拡張性を有する。本発明によると、構造底部のバリア材料厚（ｈｔ）より厚い、構造側壁のバリア材料厚（ｗｔ）を有する相互接続構造体が提供される。すなわち、本発明の相互接続構造体において、ｗｔ／ｈｔ比は、１００％に等しいか又はそれより大きい。
【選択図】 図３
【解決手段】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法が提供される。本発明の相互接続構造体は、従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、半導体業界のための改善された技術拡張性を有する。本発明によると、構造底部のバリア材料厚（ｈｔ）より厚い、構造側壁のバリア材料厚（ｗｔ）を有する相互接続構造体が提供される。すなわち、本発明の相互接続構造体において、ｗｔ／ｈｔ比は、１００％に等しいか又はそれより大きい。
【選択図】 図３
Description
本発明は、半導体構造体及びその製造方法に関する。より詳細には、本発明は、誘電体材料内に形成された構造内の少なくともバリア材料の段差被覆性が１００％に等しいか、又はこれより大きい、シングル・ダマシン型又はデュアル・ダマシン型相互接続構造体に関する。本発明は又は、こうした半導体構造体を製造する方法にも関する。
一般に、半導体デバイスは、半導体基板上に製造された集積回路を形成する複数の回路を含む。複雑な信号経路網は、通常、基板の表面上に分散された回路要素を接続するように経路指定される。デバイスにまたがるこれらの信号の効率的な経路指定には、例えば、シングル・ダマシン又はデュアル・ダマシン配線構造体のようなマルチレベルすなわち多層のスキームの形成が必要とされる。Ｃｕベースの相互接続部は、アルミニウム（Ａｌ）ベースの相互接続部に比べると、複雑な半導体チップ上にある多数のトランジスタ間に高速の信号伝送を提供するので、配線構造体は、一般に、銅（Ｃｕ）を含む。
典型的な相互接続構造体内では、金属ビアは、半導体基板に対して垂直に通り、金属ラインは、半導体基板に対して平行に通る。今日のＩＣ製品チップにおいては、二酸化シリコンより低い誘電率を有する誘電体材料内に、金属ライン及び金属ビア（例えば、導電性構造）を埋め込むことによって、信号速度のさらなる増大、及び、隣接する金属ラインにおける信号（「クロストーク」として知られる）の減少が達成される。
現在の技術においては、高度な相互接続用途のために、物理気相堆積（ＰＶＤ）によるＴａＮ層がＣｕ拡散バリアとして用いられ、ＰＶＤによるＣｕシード層がめっきシードとして用いられる。しかしながら、限界寸法（ＣＤ：critical dimension）が減少するにつれて、ＰＶＤベースの堆積技術は、共形性（comformality）及び段差被覆性（step coverage）の問題に行き当たることが予想される。その結果、それらの問題は、例えば、中心部及び縁部のボイドのようなめっきの充填問題をもたらし、このことは、信頼性の問題及び歩留まりの低下を引き起こす。
ＰＶＤのような従来型の金属中性スパッタ堆積に由来する段差被覆性が低いため、ＰＶＤプロセスの共形性の限界を劇的に改善するイオン化プラズマ堆積技術が開発された。イオン化プラズマを含む、この第二世代の物理スパッタ堆積が、９０ｎｍ及びこれを超える高度な相互接続用途において用いられた。このような堆積プロセスにおいては、中性金属Ｍに対するイオン化金属Ｍ＋の比は、一般的に、約２００又はそれより大きい。段差被覆性は改善できるが、この従来技術は、側壁よりも構造の底部により厚い材料を堆積させる。また、構造側壁に最小量のバリア材料を与えるために、従来技術は、構造底部に必要とされるより過剰なバリア材料を堆積させる。このライナ体積含有率の増大が、構造内の導電性材料すなわちＣｕに利用可能な全体の体積含有率を低減させ、全体の回路性能を低下させる。
集積回路の限界寸法（ＣＤ）が縮小し続けるので、同等の回路性能を維持するために、ＣＤの減少と共にバリア材料の厚さを減少させなければならない。しかしながら、上述のイオン化プラズマ・プロセスは、常に、構造側壁よりも構造底部により厚いバリア材料の被覆率を提供する。したがって、上述のイオン化プラズマ堆積プロセスは、常に、構造底部に過剰のバリア材料を提供する必要があり、このことは、高度な半導体製品における電気抵抗低減のために望ましいことではない。
したがって、構造底部よりも構造側壁においてより厚いバリア被覆範囲を有する、相互接続構造体を提供することができる、新規な方法が必要とされる。従来のＰＶＤ、イオン化プラズマＰＶＤ、化学気相堆積（ＣＶＤ）及び原子層堆積（ＡＬＤ：Atomic layer deposition）を含む全ての従来の堆積プロセスは、例えば、ｗｔ／ｈｔのような、構造底部のバリア材料厚（ｈｔ）に対する構造側壁のバリア材料厚（ｗｔ）の比が１００％より小さい、段差被覆性をもたらすことが留意される。バリア材料厚のｗｔ／ｈｔ比が、１００％に等しいか又はこれより大きい方法が必要とされる。このことは、技術の拡張性のために重要である。
本発明は、構造底部のバリア材料の厚さと比べて、構造の側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法を提供する。従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、本発明の相互接続構造体は、半導体業界のための改善された技術拡張性を有する。本発明によると、構造底部のバリア材料厚（ｈｔ）より厚い、構造側壁のバリア材料厚（ｗｔ）を有する相互接続構造体が提供される。すなわち、本発明の相互接続構造体において、ｗｔ／ｈｔ比は、１００％に等しいか又はそれより大きい。
大まかに言うと、本発明は、
底壁部分に延び、これと接触状態にある側壁を含む少なくとも１つの開口部が内部に配置された誘電体材料と、
側壁部分及び底壁部分を覆っている、少なくとも１つの開口部内に配置された少なくとも１つの拡散バリア材料を含む材料スタックであって、材料スタックは、該底壁部分の厚さより厚い該側壁の厚さを有する、材料スタックと、
少なくとも１つの開口部内の材料スタック上に配置された導電性材料と
を含む半導体構造体を提供する。
底壁部分に延び、これと接触状態にある側壁を含む少なくとも１つの開口部が内部に配置された誘電体材料と、
側壁部分及び底壁部分を覆っている、少なくとも１つの開口部内に配置された少なくとも１つの拡散バリア材料を含む材料スタックであって、材料スタックは、該底壁部分の厚さより厚い該側壁の厚さを有する、材料スタックと、
少なくとも１つの開口部内の材料スタック上に配置された導電性材料と
を含む半導体構造体を提供する。
本発明の幾つかの実施形態において、材料スタックは、拡散バリア材料に加えて、金属シード層も含む。本発明のさらに別の実施形態において、誘電体材料と前段落において言及された材料スタックとの間の、開口部の側壁上に、付加的な材料スタック（拡散バリア／シード層）が配置される。
上述された一般的な半導体構造体に加えて、本発明は、これを製造する方法も提供する。本発明の方法は、一般に、
底壁部分に延び、これと接触状態にある側壁を含む少なくとも１つの開口部が内部に配置された誘電体材料を準備するステップと、
側壁部分及び底壁部分を覆っている、少なくとも１つの開口部内の少なくとも拡散バリア材料を含む材料スタックであって、該材料スタックは、底壁部分の厚さより厚い側壁の厚さを有する、材料スタックを形成するステップと、
少なくとも１つの開口部内の材料スタック上に導電性材料を形成するステップと
を含む。
底壁部分に延び、これと接触状態にある側壁を含む少なくとも１つの開口部が内部に配置された誘電体材料を準備するステップと、
側壁部分及び底壁部分を覆っている、少なくとも１つの開口部内の少なくとも拡散バリア材料を含む材料スタックであって、該材料スタックは、底壁部分の厚さより厚い側壁の厚さを有する、材料スタックを形成するステップと、
少なくとも１つの開口部内の材料スタック上に導電性材料を形成するステップと
を含む。
本発明によると、開口部の側壁の厚さが底壁部分の厚さより厚い材料スタックを形成するステップは、中性金属に対するイオン化金属の比が約５０又はそれより小さい、イオン化制御金属プラズマ堆積プロセスを含む。
本発明の幾つかの実施形態において、上述された厚さのばらつきを有する材料スタックを形成する前に、付加的な材料スタックが開口部の側壁に準備される。少なくとも拡散バリアと、随意的にシード層とを含む付加的な材料スタックは、スパッタリングに続いて、従来の堆積プロセスによって形成される。
ここで、１００％に等しいか又はこれより大きい段差被覆性をもった少なくともバリア材料を有する相互接続構造体、及び、こうした相互接続構造体を製造する方法を提供する本発明がより詳細に説明される。以下により詳細に参照される本出願の図面は、説明のために与えられるものであり、よって、縮尺に合わせて描かれてはいない。
本発明のプロセスの流れは、図１に示される最初の相互接続構造体１０を準備するステップで始まる。具体的には、図１に示される最初の相互接続構造体１０は、幾つかの実施形態においては、誘電体キャップ層（図示せず）によって部分的に分離される、下部相互接続レベル１２及び上部相互接続レベル１６を含む、多層の相互接続部を含む。１つ又は複数の半導体デバイスを含む半導体基板の上に配置することができる下部相互接続レベル１２は、バリア層（図示せず）によって第１の誘電体材料１８から分離された少なくとも１つの導電性構造（すなわち、導電性領域）２０を有する第１の誘電体材料１８を含む。上部相互接続レベル１６は、少なくとも１つの開口部２８（すなわち、構造）が内部に配置された第２の誘電体材料２４を含む。少なくとも１つの開口部２８は、ビア開口部、ライン開口部、又はビア開口部とライン開口部との組み合わせとすることができる。
図１に示される最初の相互接続構造体１０は、当該技術分野において公知の標準的な相互接続処理を用いて製造される。例えば、最初の相互接続構造体１０は、まず、第１の誘電体材料１８を基板（図示せず）の表面に適用することによって形成することができる。図示されていない基板は、半導体材料、絶縁材料、導電性材料、又はこれらの任意の組み合わせを含むことができる。基板が半導体材料からなる場合、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を用いることができる。これらの列挙されたタイプの半導体材料に加えて、本発明は、半導体基板が、例えば、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）、又はシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体である場合も考慮する。
基板が絶縁材料である場合、絶縁材料は、有機絶縁体、無機絶縁体、又は多層構造を含むそれらの組み合わせとすることができる。基板が導電性材料である場合、基板は、例えば、ポリＳｉ、元素状金属、元素状金属の合金、金属シリサイド、金属窒化物、又は多層構造を含むこれらの組み合わせを含むことができる。基板が半導体材料を含む場合、その上に、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのような１つ又は複数の半導体デバイスを製造することができる。
下部相互接続レベル１２の第１の誘電体材料１８は、無機誘電体又は有機誘電体を含む任意の層間誘電体又は層内誘電体を含むことができる。第１の誘電体材料１８は、多孔性であっても、無孔性であってもよい。第１の誘電体材料１８として用いることが可能な好適な誘電体の幾つかの例は、これらに限られるものではないが、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨの原子を含むＣドープされた酸化物（すなわち、有機シリケート）、熱硬化性ポリアリレン・エーテル、又はそれらの多層構造を含む。「ポリアリレン」という用語は、本出願においては、結合基、縮合環基、又は、例えば酸素基、硫黄基、スルホン基、スルホキシド基、カルボニル基等などの不活性結合基によって互いに結合されたアリール部分又は不活性置換アリール部分を示すように用いられる。
第１の誘電体材料１８は、典型的には、約４．０又はこれより小さい誘電率を有し、約２．８又はこれより小さい誘電率がより典型的である。こうした誘電体は、一般に、４．０より大きい誘電率を有する誘電体材料と比べると、寄生クロストークが低い。第１の誘電体材料１８の厚さは、用いられる誘電体材料、及び、下部相互接続レベル１２内の正確な誘電体数によって違ってくる。典型的には、通常の相互接続構造体については、第１の誘電体材料１８は、約２００ｎｍから約４５０ｎｍまでの厚さを有する。
下部相互接続レベル１２はまた、第１の誘電体材料１８内に埋め込まれた（すなわち、第１の誘電体材料１８内に配置された）少なくとも１つの導電性構造２０も有する。導電性構造２０は、拡散バリア層（図示せず）によって、第１の誘電体材料１８から分離された導電性領域を含む。導電性構造２０は、リソグラフィ（すなわち、第１の誘電体材料１８の表面にフォトレジストを適用し、該フォトレジストを所望のパターンの放射に露光させ、従来のレジスト現像液を用いて、露光されたレジストを現像する）、第１の誘電体材料１８内に開口部をエッチング（乾式エッチング又は湿式エッチング）すること、エッチングされた領域を拡散バリア層（図示せず）、次いで導電性材料で充填し、導電性領域を形成することによって形成される。Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮ、又は導電性材料が拡散するのを防ぐバリアとして働くことができる他のいずれかの材料を含むことができる拡散バリア層が、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積、又はめっきのような堆積プロセスによって形成される。
拡散バリア層（図示せず）の厚さは、堆積プロセスの正確な手段及び用いられる材料によって違ってくる。典型的には、バリア層は、約４ｎｍから約４０ｎｍまでの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがより典型的である。
本発明の方法用いて、導電性構造２０内の拡散バリア層を形成し、側壁におけるバリア材料厚が底壁におけるバリア材料厚より厚くなるようにもできることが留意される。
拡散バリア層の形成に続いて、第１の誘電体材料１８内の開口部の残りの領域を導電性材料で充填し、導電性構造２０を形成する。導電性構造２０を形成するのに用いられる導電性材料は、例えば、ポリＳｉ、導電性金属、少なくとも１つの導電性金属を含む合金、導電性金属シリサイド、又はこれらの組み合わせを含む。導電性構造２０を形成するのに用いられる導電性材料は、Ｃｕ、Ｗ、又はＡｌのような導電性金属であることが好ましく、本発明においては、Ｃｕ又はＣｕ合金（ＡｌＣｕのような）が非常に好ましい。導電性材料が、これらに限定されるものではないが、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学溶液堆積、又はめっきを含む従来の堆積プロセスを用いて、第１の誘電体材料１８内の残りの開口部の中に充填される。堆積後、例えば、化学機械研磨（ＣＭＰ）のような従来の平坦化プロセスを用いて、拡散バリア層及び導電性構造２０の各々が、第１の誘電体材料１８の上面と実質的に同一平面上にある上面を有する、構造体を提供することができる。
本発明の幾つかの実施形態において、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積、又は蒸着のような従来の堆積プロセスを用いて、誘電体キャップ層（図示せず）が、下部相互接続レベル１２の表面上に形成される。本発明においては随意的なものある誘電体キャップ層は、例えば、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素がドープされた酸化物、窒素及び水素がドープされた炭化シリコンＳｉＣ（Ｎ，Ｈ）、又はそれらの多層構造といった、任意の適切な誘電体キャップ材料を含む。キャップ層の厚さは、キャップ層を形成するのに用いられる技術、及び層の材料構成によって違ってくる。典型的には、キャップ層は、約１５ｎｍから約５５ｎｍまでの厚さを有し、約２５ｎｍから約４５ｎｍまでの厚さがより典型的である。
次に、第２の誘電体材料２４を、存在する場合にはキャップ層の上部露出面に、又は下部相互接続レベル１２の上に適用することによって、上部相互接続レベル１６を形成する。第２の誘電体材料２４は、下部相互接続レベル１２の第１の誘電体材料１８のものと同じ誘電体材料又は異なる誘電体材料を、好ましくは同じ誘電体材料を含む。ここで、第１の誘電体材料１８についての処理技術及び厚さの範囲は、第２の誘電体材料２４にも適用可能である。次に、上述のようなリソグラフィ及びエッチングを用いて、第２の誘電体材料２４内に少なくとも１つの開口部２８を形成する。エッチングは、乾式エッチング・プロセス、湿式化学エッチング、又はそれらの組み合わせを含むことができる。「乾式エッチング」という用語は、ここでは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションのようなエッチング技術を指すように用いられる。幾つかの実施形態においては、このエッチング・ステップは、相互接続レベル１２と相互接続レベル１６との間に電気的な接触を形成するために、導電性構造２０の上に配置された誘電体キャップ層の一部も除去する。
次に、図２に示されるように、下から上に、拡散バリア材料及びシード層を含む材料スタック３０が、少なくとも１つの開口部２８内、及び、第２の誘電体材料２４の上部露出面上に形成される。示されるように、材料スタック３０は、開口部２８の側壁上及び開口部２８の底部上に形成され、該開口部の底部は、導電性構造２０及び第１の誘電体材料１８の一部を露出させる。
示されるように、材料スタック３０は、開口部の底部に沿った厚さ（ｈｔ）より厚い、側壁に沿った厚さ（ｗｔ）を有する。本発明によると、ｈｔに対するｗｔの比は、１００％に等しいか又はこれより大きく、典型的には、１２０％より大きい。
材料スタック３０は、金属シード層を含む必要がないことが留意される。したがって、金属シード層は、随意的なものであるが、一般的には、導電体金属が、後に少なくとも１つの開口部２８内に形成されるときに用いられる。
材料スタック３０の拡散バリア材料は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は導電性材料がそこを通って拡散するのを防止するバリアとして働くことができる他の任意の材料を含むことができる。積み重ねられた多層の拡散バリア層を形成する、これらの材料の組み合わせも考慮される。拡散バリア材料は、開口部の底部の厚さより、開口部の側壁の厚さの方が厚い。典型的には、側壁に沿った拡散バリア層の厚さは、約４ｎｍから約４０ｎｍまでであり、約７ｎｍから約２０ｎｍまでの厚さが、さらにより典型的である。開口部の底部に沿った拡散バリア材料の厚さは、典型的には、約３ｎｍから約３０ｎｍまでであり、約６ｎｍから約１７ｎｍまでの厚さが、さらにより典型的である。
上述のように、材料スタック３０は、随意的に、金属シード層を含むことができる。随意的なものではあるが、導電対材料の成長を助けるために、材料スタック３０内に金属シード層を含むことが好ましい。このことは、導電性金属又は金属合金が、後に少なくとも１つの開口部内に形成される場合に特に当てはまる。Ｒｕ、Ｃｕ及びＩｒは、本発明に用いることが可能な金属シード層の幾つかの例である。存在する場合には、金属シード層は、以下により詳細に説明される導電性材料３８を形成するのに用いられるような導電体金属又は金属合金を含むことができる。典型的には、導電性材料３８がＣｕを含む場合、金属シード層は、Ｃｕ、ＣｕＡｌ、ＣｕＩｒ、ＣｕＴａ、ＣｕＲｈ、ＴａＲｕ、又は他のＣｕの合金すなわちＣｕ含有合金を含む。金属シード層の厚さは、異なることがあり、当業者には公知の範囲内にある。典型的には、金属シード層は、約２ｎｍから約８０ｎｍまでの厚さを有する。開口部の側壁に沿った金属シード層の厚さは、開口部の底部に沿った厚さより厚いことにも留意される。
拡散バリア／シード層スタックを形成するのに、従来のＰＶＰ、イオン化プラズマＰＶＰ、ＣＶＤ、又はＡＬＤプロセスが用いられる従来技術とは異なり、本発明は、イオン化比が制御されたプラズマ堆積プロセスを用いる。このようなプロセスにおいては、中性金属Ｍに対するイオン化金属種Ｍ＋の比は、約５０又はそれより小さく、Ｍに対するＭ＋の比は、３０又はそれより小さいことがさらにより好ましい。本発明においては、中性金属に対するイオン化金属の比が制御されるので、構造底部と構造側壁との間の金属堆積速度の差は、従来のイオン化プロセスより小さい。
本発明のイオン化比制御プラズマ堆積プロセスは、従来のイオン化プラズマ堆積装置を用いて実行される。本発明においては、装置内で生成される中性金属に対するイオン化金属の比は、ＡＣバイアス、ＤＣ出力、又は処理圧力のうちの少なくとも１つを調整することによって制御される。これらのパラメータの任意の組み合わせを調整して、上述の範囲内で中性金属に対するイオン化金属の比を制御することもできる。中性金属に対するイオン化金属の比を制御するようにＤＣ電力が選択される場合、ＤＣ電力は、１５ｋＷより小さい値、好ましくは１０ｋＷより小さい値に低減される。中性金属に対するイオン化金属の比を制御するのにＡＣバイアスが選択される場合、ＡＣバイアスは、１０００Ｗより下の値、好ましくは５００Ｗより下の値に低減される。制御されたＭ＋対Ｍの比を達成するように処理圧力が選択される場合、処理圧力は、１０ｍＴより上の値、好ましくは２０ｍＴより上の値に設定される。
本発明の図面には示されないが、材料スタック３０の最初の形成後に、更に別の拡散バリア／シード層を形成することができる。更に別の拡散バリア／シード層は、上述されたイオン化比制御プロセスを用いて形成することができる。
次に、図３に示されるように、材料スタック３０を含む少なくとも１つの開口部内に、相互接続導電性材料３８が形成される。相互接続導電性材料３８は、導電性構造２０のものと同じ導電性材料又は異なる誘電体材料を含むことができ、同じ導電性材料が好ましい。Ｃｕ、Ａｌ、Ｗ、又はそれらの合金を用いることが好ましく、Ｃｕ又はＡｌＣｕが最も好ましい。導電性材料３８は、導電性構造２０を形成する際の上述のものと同じ堆積プロセスを用いて形成され、導電性材料の堆積に続いて、構造体に平坦化が施される。平坦化プロセスは、上部相互接続レベル１６の上部水平面より上方に存在する材料スタック３０及び導電性材料３８を除去し、図３に示された構造体を提供するものである。
図３に示される構造体は、底部が閉鎖された構造体を形成する本発明の１つの可能な実施形態を表す。底部閉鎖構造体においては、材料スタック３０が、導電性構造２０の一部の上に存在する。底部が開放された構造体及び底部が固定された構造体も、可能である。底部開放構造体は、上部相互接続レベルの他の要素を堆積させる前に、イオン打ち込み又は別の同様の指向性エッチング・プロセスを用いて、開口部の底部から材料スタック３０を除去することによって形成される。底部固定構造体は、最初に選択性エッチング・プロセスを用いて導電性構造２０内に凹部をエッチングし、ガウジング構造を形成することによって形成される。
図４−図７は、上述のように、最初に、図１に示されるような最初の相互接続構造体１０が準備される、本発明の別の実施形態を示す。図１に示される最初の相互接続構造体１０が準備された後、従来の堆積プロセスを用いて、少なくとも拡散バリア材料と随意的な金属シード層とを含む材料スタック３０’が準備される。結果として得られる構造体が、例えば、図４に示される。
材料スタック３０’を形成する際に、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、イオン化プラズマ堆積、スパッタリング、化学溶液堆積、又はめっきを用いることができる。この実施形態においては、構造底部の材料スタック３０’の厚さは、構造側壁の材料スタック３０’の厚さよりも厚い。したがって、材料スタック３０’についてのｈｔに対するｗｔの比は、１００％より小さい。
材料スタック３０’の形成に続いて、次に、材料スタック３０’を開口部の底部から除去し、下にある導電性構造２０を露出させるスパッタリング・プロセスが、図４に示される構造体に施される。スパッタリング・プロセスの際に結果として得られる構造体が、例えば、図５に示される。このスパッタリング・プロセスは、上部相互接続レベル１６の水平面上に配置された材料スタック３０’も除去することが観察される。スパッタリング・プロセスは、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ、Ｎ２、Ｈ２、ＮＨ３、Ｎ２Ｈ２、又はそれらの混合物を用いて実行される。典型的には、Ａｒが、スパッタリング・ガスとして用いられる。このスパッタリング・プロセスについての条件は、当業者には公知のものである。
図６は、上述のイオン化比制御プロセスを用いて、材料スタック３０を形成した後に形成される構造体を示す。構造側壁が、材料スタック３０’及び材料スタック３０を含むことに留意されたい。本発明の図面には示されないが、材料スタック３０を最初に形成した後、更に別の拡散バリア／シード層を形成することができる。更に別の拡散バリア／シード層は、上述のイオン化比制御プロセスを用いて形成することができる。
図７は、導電性材料３８を充填し、平坦化した後の構造体を示す。底部開放構造体及び底部固定構造体も考慮される。
ここで、従来のプロセスによって形成された相互接続構造体の走査電子顕微鏡写真（ＳＥＭ）である図８、及び、本発明の方法を用いて形成された相互接続構造体の走査電子顕微鏡写真である図９を参照する。ＳＥＭは、図９に示されるような本明の相互接続構造体が、構造底壁に比べると、構造の側壁の厚さがより厚い材料スタック（例えば、拡散バリア／シード層）を有することを明確に示すが、従来技術の構造体においては、その逆が観察される。すなわち、図８に示される従来技術の構造体においては、構造底部における材料スタック（例えば、拡散バリア／シード層）の厚さは、構造側壁に沿った厚さより厚い。
このように、ここに上述された本発明の方法は、１００％に等しいか又はこれより大きい段差被覆性を有する（すなわち、側壁の厚さが底部の厚さより厚い）相互接続構造体を製造するための技術を提供するものであり、この段差被覆性は、従来技術のプロセスを用いては達成されないものである。
本発明は、特にその好ましい実施形態に関して示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及びその他の変更を行い得ることを理解するであろう。したがって、本発明は、説明され、示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
１２：下部相互接続レベル
１６：上部相互接続レベル
１８：第１の誘電体材料
２０：導電性領域
２４：第２の誘電体材料
３０、３０’：材料スタック
３８：導電性材料
１６：上部相互接続レベル
１８：第１の誘電体材料
２０：導電性領域
２４：第２の誘電体材料
３０、３０’：材料スタック
３８：導電性材料
Claims (19)
- 底壁部分に延び、これと接触状態にある側壁を含む少なくとも１つの開口部が内部に配置された誘電体材料と、
前記側壁部分及び前記底壁部分を覆っている、前記少なくとも１つの開口部内に配置された少なくとも拡散バリア材料を含む材料スタックであって、前記材料スタックは、該底壁部分の厚さより厚い該側壁の厚さを有する、材料スタックと、
前記少なくとも１つの開口部内の前記材料スタック上に配置された導電性材料と
を含む半導体構造体。 - 前記誘電体材料は、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨの原子を含むＣがドープされた酸化物、又は熱硬化性ポリアリレン・エーテルのうちの１つである、請求項１に記載の半導体構造体。
- 前記少なくとも１つの開口部は、ライン開口部、ビア開口部、又はライン開口部とビア開口部の組み合わせである、請求項１に記載の半導体構造体。
- 前記拡散バリア材料は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は導電性材料がそこを通って拡散するのを防止するバリアとして働くことができる他の任意の材料を含む、請求項１に記載の半導体構造体。
- 前記材料スタックは、前記拡散バリア材料の上に配置された金属シード層をさらに含む、請求項１に記載の半導体構造体。
- 前記金属シード層は、導電性金属又は金属合金を含む、請求項５に記載の半導体構造体。
- 前記金属シード層は、Ｃｕ、ＣｕＡｌ、ＣｕＩｒ、ＣｕＴａ、ＣｕＲｈ、又はＴａＲｕを含む、請求項６に記載の半導体構造体。
- 前記導電性材料は、ポリＳｉ、導電体金属、少なくとも１つの導電体金属を含む合金、導電性金属シリサイド、又はこれらの組み合わせを含む、請求項１に記載の半導体構造体。
- 前記誘電体材料と、前記底壁部分の厚さより厚い前記側壁の厚さを有する前記材料スタックとの間に、前記少なくとも１つの開口部内の側壁上に配置された、少なくとも別の拡散バリア材料を含む付加的な材料スタックをさらに含む、請求項１に記載の半導体構造体。
- 半導体構造を製造する方法であって、
底壁部分に延び、これと接触状態にある側壁を含む少なくとも１つの開口部が内部に配置された誘電体材料を準備するステップと、
前記側壁部分及び前記底壁部分を覆っている、前記少なくとも１つの開口部内の少なくとも拡散バリア材料を含む材料スタックであって、前記材料スタックは、該底壁の厚さより厚い該側壁の厚さを有する、材料スタックを形成するステップと、
前記少なくとも１つの開口部内の前記材料スタック上に導電性材料を形成するステップと
を含む方法。 - 前記少なくとも１つの開口部を有する前記誘電体材料を準備するステップは、堆積、リソグラフィ及びエッチングを含む、請求項１０に記載の方法。
- 材料スタックを形成する前記ステップは、イオン化比制御プラズマ堆積プロセスを含む、請求項１０に記載の方法。
- 前記イオン化比制御プラズマ堆積プロセスは、約５０又はそれより小さい、中性金属に対するイオン化金属の比を提供するステップを含む、請求項１２に記載の方法。
- 前記イオン化比制御プラズマ堆積プロセスは、ＤＣ出力、ＡＣバイアス及び処理圧力からなる群から選択された少なくとも１つのパラメータを調整するステップを含む、請求項１３に記載の方法。
- 前記イオン化比制御プラズマ堆積プロセスは、前記ＤＣ出力を１５ｋＷより小さい値に調整するステップを含む、請求項１４に記載の方法。
- 前記イオン化比制御プラズマ堆積プロセスは、前記ＡＣバイアスを１０００Ｗより小さい値に調整するステップを含む、請求項１４に記載の方法。
- 前記イオン化比制御プラズマ堆積プロセスは、前記処理圧力を１０ｍＴより小さい値に調整するステップを含む、請求項１４に記載の方法。
- 前記底壁部分の厚さより厚い前記側壁の厚さを有する前記材料スタックを形成する前に、前記少なくとも拡散バリア材料を含む付加的な材料スタックを形成するステップをさらに含む、請求項１０に記載の方法。
- 前記付加的な材料スタックは、堆積及びスパッタとエッチングによって形成され、前記堆積は、該付加的な材料スタックが、前記側壁に沿った厚さより厚い前記底壁部分の厚さを有するプロセスを含む、請求項１８に記載の方法。
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