CN102024745B

CN102024745B - 提高接触电阻均匀性的方法

Info

Publication number: CN102024745B
Application number: CN2009101954054A
Authority: CN
Inventors: 聂佳相
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-09-09
Filing date: 2009-09-09
Publication date: 2012-07-25
Anticipated expiration: 2029-09-09
Also published as: CN102024745A

Abstract

本发明提高接触电阻均匀性的方法包括：在阻挡层反应腔内溅射形成叠层阻挡层，叠层阻挡层包括依次溅射的TaN层和Ta层，覆盖晶圆上连接孔底部和侧壁；在阻挡层反应腔内对连接孔的底部进行第一次re-sputter，去除连接孔底部叠层阻挡层厚度的1/3～2/3；将晶圆转移至Load Lock Chamber，相比于在阻挡层反应腔进行第一次re-sputter时的放置位置水平旋转180度；将晶圆从Load Lock Chamber转移至阻挡层反应腔进行第二次re-sputter，去除连接孔底部的叠层阻挡层，显露出下层的铜互连线或者半导体器件层；在叠层阻挡层表面溅射形成第二Ta层。该方法降低了Rc阻值，有效提高了Rc阻值均匀性。

Description

提高接触电阻均匀性的方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种提高接触电阻均匀性的方法。

背景技术

目前，在半导体器件的后段(back-end-of-line，BEOL)工艺中，制作半导体集成电路时，半导体器件层形成之后，需要在半导体器件层之上形成金属互连层，每层金属互连层包括金属互连线和绝缘材料层，这就需要对上述绝缘材料层制造沟槽(trench)和连接孔，然后在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。绝缘材料层包括刻蚀终止层，例如氮化硅层，还包括形成在刻蚀终止层上的低介电常数(Low-K)材料层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond，BD)或者掺有氟离子的硅玻璃(FSG)。

现有技术中，铜互连层可以为三层，包括顶层、中间层及底层铜互连层，在实际工艺制程中，可根据不同需要设置多层铜互连层。如果是在多层铜互连层的情况下，可以按要求复制多层中间层铜互连层，有时也会按需要复制两层顶层铜互连层。具有三层铜互连层的半导体器件结构示意图如图1所示。图中绝缘材料层下是半导体器件层，图中未显示。图中顶层铜互连层由钝化层104覆盖，每层铜互连层包括刻蚀终止层101，以及沉积于其上的低介电常数材料层102；由沟槽和连接孔形成的铜互连线103掩埋在绝缘材料层中，用于连接各个铜互连层。从图1中可以看出，底层铜互连层只有连接孔；中间层铜互连层的左侧，是沟槽和位于其下的连接孔相接，而右侧只有沟槽。所以说每层互连层具体设置沟槽还是连接孔，是根据具体器件需要而定的。

为了防止铜扩散进入绝缘层，更好地限制在沟槽和连接孔内，一般采用钽(Ta)和氮化钽(TaN)的叠层结构，作为金属互连线和绝缘层之间的阻挡膜。

现有技术中可以在连接孔、沟槽、或者同时在沟槽和连接孔内形成阻挡层。本申请文件以在连接孔内形成阻挡层为例进行说明，在连接孔内形成阻挡层的剖面结构示意图如图2a至2c所示。

如图2a所示，在绝缘层100上刻蚀形成有连接孔，所述连接孔与下层的铜互连线连接。通过物理气相沉积(PVD)的方法，在连接孔的底部和侧壁上溅射形成TaN层201；接下来，在TaN层201表面溅射形成Ta层202，TaN层201和Ta层202共同构成叠层阻挡层。

然后，如图2b所示，依次刻蚀连接孔底部上的Ta层202和TaN层201，形成开口，露出下层的铜互连线。该过程称为物理轰击(re-sputter)，物理轰击在理想状况下，只会对准连接孔的位置进行轰击，这是一个比较重要的物理刻蚀步骤。如果叠层阻挡膜如图2a中的情形，也可以实现阻挡膜的作用，但是这样依次溅射形成TaN层201和Ta层202之后，连接孔底部的侧壁上的台阶覆盖(step coverage)是比较差的，即由于孔相对较窄，沉积到孔内侧壁的TaN层201和Ta层202比较薄，则该位置就难以阻挡铜的扩散。如果如图2b所示，进行物理轰击，将连接孔底部打开，则刻蚀掉的底部Ta和TaN会反溅到连接孔底部的侧壁上，恰好补充了连接孔底部的侧壁厚度。另一方面，将连接孔底部打开时，不但可以使前后层的铜金属线更好地接触，而且，为了确保完全打开连接孔的底部，会在完全刻蚀去除底部的同时，稍微过刻蚀下层的铜互连线，将下层的铜互连线刻蚀形成一个凹槽，这样在形成如图2c中所示的情形时，即在下层的铜互连线的凹槽表面溅射金属Ta时，溅射面积比较大，这样相比于只有如图2a的情形就可以减小阻挡膜的接触电阻。

接着，如图2c所示，采用PVD的方法淀积第二Ta层203，覆盖露出的下层的铜互连线，以及沟槽和连接孔的其他位置，与之前的Ta层202相连为一体。至此，现有技术的阻挡层已经形成。

其中，连接孔作为多层金属层间互连以及器件有源区与外界电路之间连接的通道，在器件结构组成中具有重要的作用。连接孔分为接触孔和通孔。接触孔(contact，CT)指硅芯片内的半导体器件层与第一金属层之间在硅表面的连接，如图1中的底层铜互连层所示，CT直接与半导体器件层相连接。通孔(via)指穿过各种介质层从某一金属层到毗邻的另一金属层之间形成电通路的开口，也就是说via连接下层的铜互连线，如图1中的中间层铜互连层和顶层铜互连层所示，也正如图2a至2c的示意图所示。对于接触孔和通孔来说，刻蚀工艺是相同的。

连接孔的接触电阻(Rc)，包括连接孔阻挡层的电阻和后续填入孔内的金属铜的电阻，一般要求此电阻越小越好。连接孔底部的阻挡层厚度，是影响Rc的一个非常重要的因素，厚度越薄，电阻则越小。理想状况下，连接孔底部的阻挡层就是第二Ta层203，但是在物理轰击过程中，由于机台设计上的缺陷，无法保证整个晶圆上的刻蚀速率(etch rate)相同，图3为现有技术在晶圆上进行物理轰击时，实际刻蚀速率的示意图。从图中可以看出，在刻蚀速率平均值为6.2574埃/秒时，晶圆右侧上的刻蚀速率大于平均值，而晶圆左侧上的刻蚀速率小于平均值。这样物理轰击完成后，就导致晶圆上有的位置刚好刻蚀露出下层铜互连线，而有的位置连接孔底部还没有打开，即叠层阻挡层还没有被完全轰击去除。显然，后一种情况下的Rc较高，而且整个晶圆上形成的Rc阻值均匀性也很差。

Rc阻值均匀性U％是指(Rc最大值-Rc最小值)/2倍平均值，显然，U％越低越好，而现有的机台刻蚀速率不均匀造成的Rc较高，U％较差，都是现有所面临的难题。

发明内容

有鉴于此，本发明解决的技术问题是：降低Rc阻值，提高Rc阻值均匀性。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明提供了一种提高接触电阻均匀性的方法，该方法包括：

在阻挡层反应腔内溅射形成叠层阻挡层，所述叠层阻挡层包括依次溅射的氮化钽层和钽层，所述叠层阻挡层覆盖晶圆上连接孔底部和侧壁；

在阻挡层反应腔内对连接孔的底部进行第一次物理轰击，去除连接孔底部叠层阻挡层厚度的1/3～2/3；

将晶圆转移至传送室，相比于在阻挡层反应腔进行第一次物理轰击时的放置位置水平旋转180度；

将晶圆从传送室转移至阻挡层反应腔进行第二次物理轰击，去除连接孔底部的叠层阻挡层，显露出下层的铜互连线或者半导体器件层；

在叠层阻挡层表面溅射形成第二钽层，所述第二钽层同时覆盖下层的铜互连线或者半导体器件层。

所述第一次物理轰击时，通入阻挡层反应腔内的气体包括氩气Ar，所述Ar的流量为10～30标准立方厘米/分钟；所述阻挡层反应腔内直流功率为400～2000千瓦；射频功率为400～1200瓦。

所述第二次物理轰击时，通入阻挡层反应腔内的气体包括Ar，所述Ar的流量为10～30标准立方厘米/分钟；所述阻挡层反应腔内直流功率为400～2000千瓦；射频功率为400～1200瓦。

由上述的技术方案可见，将物理轰击分为两次进行，在两次物理轰击之间，加入旋转晶圆的步骤，将晶圆水平旋转180度，来平衡晶圆上物理轰击时的刻蚀速率，使得对整个晶圆的刻蚀速率均匀，从而达到连接孔的Rc阻值降低，且大大提高了Rc的阻值均匀性。通过本发明的方法，克服了机台本身在整个晶圆上刻蚀速率不均匀的缺陷，使得两次物理轰击之后，晶圆各处的刻蚀速率趋于一致，从而保证刚好刻蚀显露出下层的铜互连线，或者半导体器件层。这样在连接孔底部溅射形成第二Ta层时，晶圆上各处连接孔底部的阻值基本相同，即Rc的阻值均匀性明显提高。

附图说明

图1为具有三层铜互连层的半导体器件结构示意图。

图2a至2c为在连接孔内形成阻挡层的剖面结构示意图。

图3为现有技术在晶圆上进行re-sputter时，实际刻蚀速率的示意图。

图4为本发明为提高晶圆上Rc的阻值均匀性的方法流程示意图。

图5为经过本发明的方法，整个晶圆上的刻蚀速率示意图。

图6为经过晶圆允收测试得到现有技术和本发明的Rc数据图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明的核心思想是：将物理轰击分为两次进行，在两次物理轰击之间，加入旋转晶圆的步骤，将晶圆水平旋转180度，来平衡晶圆上物理轰击时的刻蚀速率，使得对整个晶圆的刻蚀速率均匀，从而达到连接孔的Rc阻值降低，且大大提高了Rc的阻值均匀性。

针对物理轰击时，机台本身的缺陷(对晶圆左侧的刻蚀速率相比于右侧高，或者对晶圆右侧的刻蚀速率相比于左侧高，这都根据具体机台而不同)，本发明为提高晶圆上Rc的阻值均匀性，方法流程示意图如4所示。

步骤41、在阻挡层反应腔内淀积叠层阻挡层，包括采用PVD的方法依次溅射的TaN层和Ta层，所述叠层阻挡层覆盖连接孔底部和侧壁。

步骤42、在阻挡层反应腔内进行第一次物理轰击，刻蚀连接孔底部的叠层阻挡层，即依次刻蚀连接孔底部上的Ta层和TaN层，刻蚀消耗连接孔底部的叠层阻挡层总厚度的1/3至2/3为止。进行物理轰击的具体刻蚀工艺参数为：氩气(Ar)的流量为10～30标准立方厘米/分钟(sccm)；反应腔的直流功率在400～2000瓦；射频功率在400～1200瓦。其中Ar在反应腔内被加速，打在连接孔底部，利用物理上能量的转移，将连接孔底部的金属轰击出来，达到刻蚀的目的。

本发明第一次物理轰击，理想状况下，刻蚀掉连接孔底部的叠层阻挡层总厚度的1/2，但是考虑到实际的机台操作，在预先设定的刻蚀速率下，晶圆左侧和右侧刻蚀速率不同，刻蚀去掉的厚度就不同，总之，整个晶圆上刻蚀去掉厚度在1/3至2/3。

步骤43、将晶圆转移至传送室(Load Lock Chamber)，传送室是连接高压阻挡层反应腔与常压之间的通道，同时也用于隔绝阻挡层反应腔与大气直接接触，以确保阻挡层反应腔内的洁净。本发明利用该传送室作为旋转晶圆的空间，短时间放置晶圆，晶圆在传送室中，相比于在阻挡层反应腔进行第一次物理轰击时的放置位置水平旋转180度，用于后续再进入阻挡层反应腔中，进行第二次物理轰击时，平衡机台在整个晶圆上的刻蚀速率。这是本发明的一个关键步骤。

步骤44、将晶圆从传送室转移至阻挡层反应腔，进行第二次物理轰击，完全去除连接孔底部的叠层阻挡层。进行物理轰击的具体刻蚀工艺参数与步骤42中相同，在此不再一一介绍。由于在传送室中位置角度已经发生改变，所以晶圆从传送室转移至阻挡层反应腔时，仍然保持的是在传送室中的位置角度。而机台本身的刻蚀缺陷是固定不会改变的，如果晶圆左侧在第一次物理轰击时，是低速率刻蚀，那么由于此时晶圆已经水平旋转了180度，再次放在机台中进行第二次物理轰击时，晶圆左侧进行的就是相对晶圆右侧高的速率刻蚀；相反，如果晶圆左侧在第一次物理轰击时，是高速率刻蚀，那么再次放在机台中进行第二次物理轰击时，晶圆左侧进行的就是相对晶圆右侧低的速率刻蚀。

经过两次刻蚀速率的平衡，使得在整个晶圆上，物理轰击连接孔底部的均匀性得到有效地控制。通过时间上的控制，使得物理轰击在刚好显露出下层的铜互连线或者下面的半导体器件层时停止。

步骤45、在叠层阻挡层表面采用PVD方式溅射第二Ta层，并且覆盖露出的下层的铜互连线，或者露出的半导体器件层。至此，本发明形成阻挡层的方法已经介绍完毕。

经过本发明的方法，整个晶圆上的刻蚀速率如图5所示。从图5中可以看出，不再像现有技术中那样，晶圆左右两侧刻蚀速率明显偏离平均值，而是在整个晶圆上刻蚀速率趋于一致，只有微小的偏移。经过晶圆允收测试(Wafer Acceptance Test，WAT)得到如图6所示的数据图：数据以盒子图表示，纵坐标为Rc阻值，横坐标用于区分现有技术(左侧盒子图)和本发明(右侧盒子图)。从图中可以看出，对于单个接触孔阻值(Kalvin Via)，本发明都比现有技术的低，而且本发明的盒子图比较窄，说明本发明的Rc分布明显较之现有技术的窄，即Rc阻值均匀性U％大大提高。经过计算得出，Rc阻值下降了15％，Rc阻值均匀性U％也从3.2％降至0.7％。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种提高接触电阻均匀性的方法，该方法包括：

2.如权利要求1所述的方法，其特征在于，所述第一次物理轰击时，通入阻挡层反应腔内的气体包括氩气Ar，所述Ar的流量为10～30标准立方厘米/分钟；所述阻挡层反应腔内直流功率为400～2000千瓦；射频功率为400～1200瓦。

3.如权利要求1所述的方法，其特征在于，所述第二次物理轰击时，通入阻挡层反应腔内的气体包括Ar，所述Ar的流量为10～30标准立方厘米/分钟；所述阻挡层反应腔内直流功率为400～2000千瓦；射频功率为400～1200瓦。