CN101068013A - 半导体结构及其制造方法 - Google Patents
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Abstract
半导体结构及其制造方法，提供了一种互连结构，其在部件侧壁上的阻挡材料覆盖度大于在部件底部上所述阻挡材料的厚度，并提供了制造这种互连结构的方法。本发明的互连结构与现有技术的互连结构相比，其中阻挡材料通过传统的PVD处理、传统的离子化等离子体沉积、CVD或ALD加以形成，对半导体工业而言具有更高的技术可扩展性。根据本发明，提供了一种互连结构，其在部件侧壁上的阻挡材料厚度(wt)大于在部件底部上的阻挡材料厚度(ht)。也就是说，在本发明的互连结构中，wt/ht的比值等于或大于100％。
Description
技术领域
本发明涉及一种半导体结构和制造该结构的方法。更特别地，本发明涉及一种单或双镶嵌型互连结构，其中在电介质材料中的部件(feature)内，至少阻挡材料的阶梯覆盖度(step coverage)等于或大于100％。本发明还涉及制造这种半导体结构的方法。
背景技术
一般地，半导体器件包括多个电路，其形成在半导体基片上制造的集成电路。信号路径的复杂网络通常按照特定路线连接分布在基片表面上的电路元件。这些跨越器件的信号的有效路由要求形成多级或多层的方案，例如单或双镶嵌布线结构。布线结构典型地包含铜(Cu)，因为Cu基互连与铝(Al)基互连相比，可以在复杂半导体芯片上的大量晶体管之间提供更高速度的信号传输。
在一个典型的互连结构内，金属通路垂直通到半导体基片，金属线平行通到半导体基片。在当今的IC产品芯片中，通过将金属线和金属通路(例如导电部件)埋置在介电常数小于二氧化硅的电介质材料内，进一步提高了信号速度，并降低了相邻金属线内的信号(称作“串扰”)。
在当前的技术中，物理汽相沉积的(PVD)TaN和PVD Cu籽晶层分别用作Cu扩散阻挡和电镀籽晶，用于先进互连应用。然而，随着临界尺寸的降低，预期PVD基沉积技术将遇到保形(comformality)和阶梯覆盖度问题。这些进而导致在电镀例如中心和边缘空隙时出现填充问题，引起可靠性问题和产出率恶化。
因为传统的金属中性溅射沉积例如PVD的阶梯覆盖度差，所以开发了离子化等离子体沉积技术，其显著提高了PVD处理的保形限制。这种第二代物理溅射沉积包括离子化等离子体，并且已经在90nm和超高级互连应用中加以使用。在这种沉积处理中，离子化金属M+与中性金属M的比值典型地为大约200或更高。尽管能够提高阶梯覆盖度，但是这种现有技术在部件底部沉积的材料厚度大于侧壁。同样，为了满足部件侧壁处阻挡材料的最小量，现有技术在部件底部沉积了比需要量高得多的阻挡材料。增加的内衬体积分数降低了部件内可能获得的导电材料(也就是Cu)的总体积分数，因此降低了总体的电路性能。
随着集成电路临界尺寸(CD)持续降低，阻挡材料的厚度必须随着CD的降低而降低，以维持相当的电路性能。然而，上述的离子化等离子体处理总是使部件底部的阻挡材料覆盖度比部件侧壁厚。因此，上述的离子化等离子体处理总是在部件底部提供太多的阻挡材料，这对于降低先进半导体产品上的电阻是不利的。
因此，需要有一种新的方法，其能够提供一种部件侧壁上的阻挡覆盖度厚于部件底部的互连结构。注意，所有现有技术的沉积方法，包括传统的PVD、离子化等离子体PVD、化学汽相沉积(CVD)和原子层沉积(ALD)所产生的阶梯覆盖度，其中部件侧壁上阻挡材料的厚度(wt)与部件底部阻挡材料的厚度(ht)之比，例如wt/ht，小于100％。需要一种方法，其中阻挡材料厚度的wt/ht比值等于或大于100％。这对于技术的可扩展性而言是至关重要的。
发明内容
本发明提供了一种互连结构，其在部件侧壁上的阻挡材料覆盖度与部件底部的所述阻挡材料的厚度相比更厚，并提供了制造这种互连结构的方法。本发明的互连结构与其中阻挡材料通过传统的PVD处理、传统的离子化等离子体沉积、CVD或ALD加以形成的现有技术的互连结构相比，对于半导体工业而言具有更高的技术可扩展性。根据本发明，提供了一种互连结构，其在部件侧壁上阻挡材料的厚度(wt)大于部件底部阻挡材料的厚度(ht)。也就是说，本发明互连结构的wt/ht比等于或大于100％。
一般地讲，本发明提供了一种半导体结构，其包括：
电介质材料，其具有至少一个开口，所述至少一个开口包括延伸并与底壁部分相接触的侧壁；
材料堆叠，其至少包括位于所述至少一个开口内的扩散阻挡材料，覆盖所述侧壁和所述底壁部分，其中所述材料堆叠在所述侧壁上的厚度大于在所述底壁部分的厚度；和
导电材料，其位于所述至少一个开口内的所述材料堆叠上。
在一些本发明的实施例中，除了扩散阻挡材料之外，材料堆叠还包括金属籽晶层。在本发明的另一个实施例中，在先前段落中提到的电介质材料和材料堆叠之间的开口的侧壁上还有另外一个材料堆叠(扩散阻挡/籽晶层)。
除了上述的一般半导体结构之外，本发明还提供了制造该半导体结构的方法。本发明的方法一般地包括：
提供电介质材料，其中具有至少一个开口，所述至少一个开口包括延伸并与底壁部分相接触的侧壁；
形成材料堆叠，其至少包括位于所述至少一个开口内的扩散阻挡材料，覆盖所述侧壁和所述底壁部分，其中所述材料堆叠在所述侧壁的厚度大于在所述底壁部分的厚度；和
在所述至少一个开口内所述材料堆叠上形成导电材料。
根据本发明，在开口侧壁处的厚度大于在底壁部分处的厚度的材料堆叠的形成包括一种离子化可控金属等离子体沉积处理，其中离子化金属与中性金属的比值为大约50或更小。
在本发明的一些实施例中，在形成具有上述厚度变化的材料堆叠之前，在开口的侧壁上提供附加的材料堆叠。该附加的材料堆叠至少包括扩散阻挡和任选的籽晶层，并通过传统的沉积处理，随后通过溅射加以形成。
附图说明
图1是图解在本发明方法的初始阶段，互连结构的图示(剖面图)，其中在电介质材料内提供了至少一个开口。
图2是图解图1的结构在利用本发明的离子化比值可控等离子体沉积处理形成材料堆叠之后的图示(剖面图)，该材料堆叠从下到上包括阻挡材料和籽晶层。
图3是图解图2的结构在至少一个开口内形成导电材料之后的图示(剖面图)。
图4A-4D是图解本发明一个可选择实施例的图示(剖面图)。
图5A和5B分别是通过传统处理形成的互连结构和利用本发明的方法形成的互连结构的扫描电子显微镜图片。
具体实施方式
现在将更加详细地对本发明进行说明，其提供了一种互连结构，该至少具有阶梯覆盖度等于或大于100％的阻挡材料，并提供了制造这种互连结构的方法。在下文将更加详细地参考本专利申请的附图，它们只是出于例证的目的提供的，因此没有按比例绘制。
本发明的工艺流程从提供初始的互连结构10开始，如图1所示。具体地讲，图1所示的初始互连结构10包含多级互连，包括下互连级12和上互连级16，它们在一些实施例中被电介质盖帽层(未显示)部分隔离。下互连级12可以位于包括一个或多个半导体器件的半导体基片之上，包含第一电介质材料18，该电介质材料具有至少一个通过阻挡层(未显示)与第一电介质材料18隔离的导电部件(也就是，导电区)20。上互连级16包含第二电介质材料28，其中至少有一个开口28(即部件)位于其中。该至少一个开口28可以是通路开口、线开口或通路开口与线开口的组合。
图1所示的初始互连结构10是利用本领域众所周知的标准互连处理制造的。例如，初始互连结构10能够通过首先在基片(未显示)的表面上施加第一电介质材料18加以形成。未显示的基片可以包括半导电材料、绝缘材料、导电材料或它们的任意组合。当基片包含半导电材料时，可以使用任何半导体，例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其它III/V或II/VI化合物半导体。除了这些列出的半导体材料类型之外，本发明还预期有如下的实例，其中半导体基片是分层的半导体，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上锗硅(SGOI)。
当基片是绝缘材料时，绝缘材料能够是有机绝缘体、无机绝缘体或它们的包含多层的组合。当基片是导电材料时，基片可以包括例如多晶Si、元素金属、元素金属合金、金属硅化物、金属氮化物或它们的包含多层的组合。当基片包含半导电材料时，能够在上面制造一个或多个半导体器件，例如互补金属氧化物半导体(CMOS)器件。
下互连级12的第一电介质材料18可以包括任何层级间或层级内电介质，包括有机电介质或无机电介质。第一电介质材料18可以是多孔或非多孔的。能够用作第一电介质材料18的合适电介质的一些实例包括，但不限于：SiO2、倍半硅氧烷(silsesquixoane)、含有Si、C、O和H原子的C掺杂氧化物(也就是，有机硅化物)、热固聚亚芳香醚，或它们的多层。本申请中使用的术语“聚亚芳香醚”是指芳基部分或通过键、稠环、或惰性连接基团例如氧、硫、砜、亚砜、羰基等连接在一起的惰性替代芳基部分。
第一电介质材料18的介电常数典型地为大约4.0或者更低，更典型地，其介电常数大约为2.8或者更低。与介电常数大于4.0的电介质材料相比，这些电介质一般具有更低的寄生串扰。第一电介质材料18的厚度可以变化，这取决于所用的电介质材料以及下互连级12内电介质的确切数目。典型地，对于通常的互连结构，第一电介质材料18的厚度为大约200-大约450nm。
下互连级12还具有至少一个导电部件20，其埋置在第一电介质材料18内(也就是位于其内)。导电部件20包括导电区，其通过扩散阻挡层(未显示)与第一电介质材料18隔离。导电部件20的形成是通过光刻(也就是，在第一电介质材料18的表面施加一种抗蚀剂，将抗蚀剂暴露在期望的辐射图形下，并利用传统的抗蚀剂显影器将抗蚀剂显影)，刻蚀(干法刻蚀或湿法刻蚀)第一电介质材料18内的开口，并用扩散阻挡层(未显示)然后用导电材料填充经过刻蚀的区域形成导电区。扩散阻挡层可以包括Ta、TaN、Ti、TiN、Ru、RuN、W、WN或任何其它能够用作阻挡以防止导电材料扩散通过的材料，其形成是通过沉积处理，例如原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、物理汽相沉积(PVD)、溅射、化学溶液沉积或电镀。
扩散阻挡层(未显示)的厚度可以根据沉积处理的确切方法及所用的材料而变化。典型地，阻挡层的厚度为大约4-大约40nm，更典型地，厚度为大约7-大约20nm。
注意，导电部件20内的扩散阻挡层也能够用本发明的处理加以形成，从而使侧壁上阻挡材料的厚度大于底壁上阻挡材料的厚度。
在形成扩散阻挡层之后，用导电材料填充第一电介质材料18内开口的剩余区域，形成导电部件20。在形成导电部件20时使用的导电材料包括例如多晶Si、导电金属、包含至少一种导电金属的合金、导电金属硅化物或它们的组合。优选地，用于形成导电部件20的导电材料是导电金属，例如Cu、W或Al，在本发明中，Cu或Cu合金(例如AlCu)是高度优选的。用于将导电材料填充到第一电介质材料18内剩余开口内利用传统的沉积处理，包括但不限于：CVD、PECVD、溅射、化学溶液沉积或电镀。在沉积之后，能够使用传统的平面化处理，例如化学机械抛光(CMP)提供一个结构，其中扩散阻挡层和导电部件20的每一个具有与第一电介质材料18的上表面基本上共面的上表面。
在本发明的一些实施例中，用传统的沉积处理，例如CVD、PECVD、化学溶液沉积或蒸发，在下互连级12的表面上形成电介质盖帽层(未显示)。在本发明中任选的电介质盖帽层包括任何合适的电介质盖帽层材料，例如SiC、Si4NH3、SiO2、碳掺杂氧化物、氮和氢掺杂碳化硅SiC(N，H)或它们的多层。盖帽层的厚度可以根据用于形成盖帽层的技术及构成该层的材料而变化。典型地，盖帽层的厚度为大约15-大约55nm，更典型地厚度为大约25-大约45nm。
接着，通过在盖帽层暴露的上表面上(如果存在的话)或者在下互连级12顶部施加第二电介质材料24形成上互连级16。第二电介质材料24可以包括与下互连级12的第一电介质材料18相同或不同(优选是相同的)电介质材料。第一电介质材料18的处理技术和厚度范围在这里也可用于第二电介质材料24。接着，利用如上所述的光刻和刻蚀在第二电介质材料24内形成至少一个开口28。该刻蚀可以包括干法刻蚀处理、湿法化学刻蚀处理或它们的组合。本文所用的术语“干法刻蚀”是指一种刻蚀技术，例如反应离子刻蚀、离子束刻蚀、等离子体刻蚀或激光烧蚀。在一些实施例中，该刻蚀步骤还除去位于导电部件20顶上的电介质盖帽层的一部分，以便在互连级12和互连级16之间制造电接触。
接着，如图2所示，在至少一个开口28内并且在第二电介质材料24的暴露上表面上，形成材料堆叠30，其从下到上包括扩散阻挡材料和籽晶层。如图所示，材料堆叠30形成于开口28的侧壁及其底部；开口的底部暴露导电部件20和第一电介质材料18的部分。
如图所示，材料堆叠30沿着侧壁的厚度(wt)比沿着开口底部的厚度(ht)更厚。根据本发明，wt与ht的比值等于或大于100％，典型的大于120％。
注意，材料堆叠30不需要包括金属籽晶层。因此，金属籽晶层是任选的，但若随后在至少一个开口28内形成导电金属时，则通常会使用。
材料堆叠30的扩散阻挡材料可以包括Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、W、WN或任何其他能够用作阻挡，防止导电材料扩散通过的材料。还考虑这些材料的组合形成多层的堆叠扩散阻挡。扩散阻挡材料在开口侧壁上的厚度大于其底部的厚度。典型地，扩散阻挡沿着侧壁的厚度为大约4-大约40nm，更典型的厚度为大约7-大约20nm。扩散阻挡材料沿着开口底部的厚度典型的为大约3-大约30nm，更典型的厚度为大约6-大约17nm。
如前所述，材料堆叠30可以任选地包括金属籽晶层。尽管是任选的，但优选地在材料堆叠30内包括金属籽晶层，以辅助导电材料的生长。特别是当随后在至少一个开口内形成一种导电金属或金属合金时，更是如此。Ru、Cu和Ir是能够用在本发明的金属籽晶层的一些实例。当存在时，金属籽晶层可以包括导电金属或金属合金，例如在形成导电材料38时使用的那些，这将在下文更详细地进行说明。典型地，当导电材料38包含Cu时，金属籽晶层包含Cu、CuAl、CuIr、CuTa、CuRh、TaRu或其它Cu合金，也就是，含铜的合金。金属籽晶层的厚度可以变化，其处于本领域技术人员所熟知的范围内。典型地，金属籽晶层的厚度为大约2-大约80nm。再次注意，金属籽晶层沿着开口侧壁的厚度也大于沿着开口底部的厚度。
与其中使用传统PVP、离子化等离子体PVP、CVD或ALD处理形成扩散阻挡/籽晶层堆叠的现有技术不同，本发明采用离子化比值可控等离子体沉积处理。在这种处理中，离子化金属物质M+与中性金属M的比值为大约50或更小，更优选的M+与M的比值为30或更小。因为离子化金属与中性金属的比值在本发明是可控的，因此部件底部和侧壁之间的金属沉积比差异小于传统的离子化处理。
本发明的离子化比值可控等离子体沉积处理利用传统的离子化等离子体沉积装置加以执行。在本发明中，装置中产生的离子化金属与中性金属的比值通过调节AC偏压、DC功率或处理压力中的至少一种加以控制。也能够调节这些参数的任何组合，以便将离子化金属与中性金属的比值控制在上述范围内。当选择DC功率控制离子化金属与中性金属的比值时，DC功率降低到小于15kW的数值，优选地小于10kW。当选择AC偏压控制离子化金属与中性金属的比值时，AC功率降低到低于1000W，优选的低于500W的数值。当选择处理压力实现M+对M比值的控制时，处理压力设定为大于10mT，优选的大于20mT。
尽管在本发明的附图中没有显示，但是在初始形成材料堆叠30之后，能够形成进一步的扩散阻挡/籽晶层。进一步扩散阻挡/籽晶层的形成可以利用上述的离子化比值可控处理。
接着，如图3所示，在包含材料堆叠30的至少一个开口内形成互连导电材料38。互连导电材料38可以包含与导电部件20相同的或不同的(优选地相同的)导电材料。优选地，使用Cu、Al、W或它们的合金，最优选地使用Cu或AlCu。导电材料38的形成是利用上述在形成导电部件20时相同的沉积处理，并且在沉积导电材料之后，将结构进行平面化。平面化处理除去材料堆叠30，并且存在于上互连级16上水平表面之上的导电材料38提供了如图3所示的结构。
图3所示的结构代表了本发明的一个可能实施例，其中形成了底部闭合的结构。在底部闭合的结构中，材料堆叠30存在于导电部件20的部分上。还可以是开放底部和锚定底部结构。开放底部结构的形成是通过在沉积上互连级的其他元件之前，利用离子轰击或者其它类似的方向性刻蚀处理从开口的底部除去材料堆叠30。锚定底部结构的形成是利用一种选择性刻蚀处理首先刻蚀一个凹陷进入导电部件20，并产生一个刨削部件。
图4A-4D图解了本发明的另一个实施例，其中首先如上所述地提供如图1所示的初始互连结构10。在提供了如图1所示的初始互连结构10之后，利用传统的沉积处理提供一个材料堆叠30’，其包括至少扩散阻挡材料和任选的金属籽晶层。最终形成的结构如图4A所示。
在形成材料堆叠30’时，可以使用原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、物理汽相沉积(PVD)、离子化等离子体沉积、溅射、化学溶液沉积或电镀。在本实施例中，部件底部上材料堆叠30’的厚度大于部件侧壁上材料堆叠30’的厚度。因此，材料堆叠30’的wt与ht的比值小于100％。
在形成材料堆叠30’之后，对图4A所示的结构进行溅射处理，其从开口的底部除去材料堆叠30’，暴露下面的导电部件20。溅射处理期间的最终结构例如如图4B所示。可以观察到，该溅射处理还除去了位于上互连级16水平表面上的材料堆叠30’。溅射处理的执行是利用Ar、He、Ne、Xe、N2、H2、NH3、N2H2或它们的混合物。典型地，使用Ar作为溅射气体。溅射处理的条件是本领域技术人员所熟知的。
图4C显示了在利用上述离子化比值可控处理形成材料堆叠30之后的结构。注意，部件侧壁包括材料堆叠30’和材料堆叠30。尽管在本发明的附图中没有显示，但是在最初形成材料堆叠30之后可以形成进一步的扩散阻挡/籽晶层。进一步的扩散/籽晶层的形成可以利用上述的离子化比值可控处理。
图4D显示了在导电材料38填充和平面化之后的结构。也考虑包含开放底部和锚定底部结构。
现在参考图5A和5B，其分别是通过传统处理形成的互连结构和利用本发明的方法形成的互连结构的扫描电子显微镜图片(SEM)。SEM清晰地显示出，本发明的互连结构，如图5B所示，其材料堆叠(例如扩散阻挡/籽晶层)在部件侧壁的厚度比在部件底壁的厚度大，而在现有技术的结构中，观察到的是相反的。也就是说，在图5A所示的现有技术结构中，材料堆叠(例如扩散阻挡/籽晶层)在部件底部的厚度大于沿着部件侧壁的厚度。
这样，上文说明的本发明方法提供了一种用于制造一种互连结构的方法，该结构具有等于或大于100％的阶梯覆盖度(也就是说，侧壁厚度大于底厚度)，这是利用现有技术处理无法达到的。
尽管本发明参考其优选实施例进行特殊的显示和说明，但是本领域的技术人员应当理解，在不背离本发明精神和范围的前提下，可以在形式和细节上进行改变。因此，本发明并不限于所说明和图解的确切形式和细节，而是决定于附加权利要求书的范围。
Claims (20)
1.一种半导体结构，包括：
电介质材料，具有位于其中的至少一个开口，所述至少一个开口包括延伸并与底壁部分相接触的侧壁；
材料堆叠，其至少包括位于所述至少一个开口内的扩散阻挡材料，覆盖所述侧壁和所述底壁部分，其中所述材料堆叠在所述侧壁上的厚度大于在所述底壁部分的厚度；以及
导电材料，其位于所述至少一个开口内的所述材料堆叠上。
2.根据权利要求1的半导体结构，其中所述电介质材料是如下的至少一种：SiO2、倍半硅氧烷、含有Si、C、O和H原子的C掺杂氧化物、或热固聚亚芳香醚。
3.根据权利要求1的半导体结构，其中所述至少一个开口是线开口、通路开口或直线与通路开口的组合。
4.根据权利要求1的半导体结构，其中所述扩散阻挡材料包括Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、W、WN或任何其它能够用作阻挡以防止导电材料扩散通过的材料。
5.根据权利要求1的半导体结构，其中所述材料堆叠进一步包括位于所述扩散阻挡材料顶部上的金属籽晶层。
6.根据权利要求5的半导体结构，其中所述金属籽晶层包含导电金属或金属合金。
7.根据权利要求6的半导体结构，其中所述金属籽晶层包含Cu、CuAl、CuIr、CuTa、CuRh或TaRu。
8.根据权利要求1的半导体结构，其中所述导电材料包括多晶Si、导电金属、任何包含至少一种导电金属的合金、导电金属硅化物或它们的组合。
9.根据权利要求1的半导体结构，进一步包括附加的材料堆叠，附加的材料堆叠至少包括另外一个扩散阻挡材料，该扩散阻挡材料位于所述电介质材料和在所述侧壁上的所述厚度大于在所述底壁部分的厚度的所述材料堆叠之间、所述至少一个开口内的侧壁上。
10.一种制造半导体结构的方法，包括：
提供电介质材料，具有位于其中的至少一个开口，所述至少一个开口包括延伸并与底壁部分相接触的侧壁；
形成材料堆叠，其至少包括位于所述至少一个开口内的扩散阻挡材料，覆盖所述侧壁和所述底壁部分，其中所述材料堆叠在所述侧壁的厚度大于在所述底壁部分的厚度；以及
在所述至少一个开口内在所述材料堆叠上形成导电材料。
11.根据权利要求10的方法，其中所述形成具有所述至少一个开口的所述电介质材料包括沉积、光刻和刻蚀。
12.根据权利要求10的方法，其中所述形成材料堆叠包括离子化比值可控等离子体沉积处理。
13.根据权利要求12的方法，其中所述离子化比值可控等离子体沉积处理包括提供大约50或更小的离子化金属与中性金属比值。
14.根据权利要求13的方法，其中所述离子化比值可控等离子体沉积处理包括调节如下的至少一个参数：DC功率、AC偏压和处理压力。
15.根据权利要求14的方法，其中所述离子化比值可控等离子体沉积处理包括将所述DC功率调节到小于15kW的数值。
16.根据权利要求14的方法，其中所述离子化比值可控等离子体沉积处理包括将所述AC偏压调节到低于1000W的数值。
17.根据权利要求14的方法，其中所述离子化比值可控等离子体沉积处理包括将所述处理压力调节到低于10mT的数值。
18.根据权利要求10的方法，其中所述材料堆叠进一步包括金属籽晶层。
19.根据权利要求10的方法，进一步包括在形成在所述侧壁上的厚度大于在所述底壁部分上的厚度的材料堆叠之前，形成附加的材料堆叠，其至少包括扩散阻挡材料。
20.根据权利要求19的方法，其中所述附加的材料堆叠通过沉积和溅射刻蚀加以形成，其中所述沉积包括使附加的材料堆叠在底壁部分上的厚度大于沿着侧壁的厚度的处理。
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