KR101857915B1 - 상호접속 구조물 및 상호접속 구조물의 형성 방법 - Google Patents

상호접속 구조물 및 상호접속 구조물의 형성 방법 Download PDF

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Abstract

더 낮은 Rc를 달성할 수 있는 상호접속 구조물을 가능하게 하는, 개선된 상호접속 구조물 및 상호접속 구조물의 형성 방법이 개시된다. 상호접속 구조물의 Rc를 낮추기 위해, α상 유도 금속 층이 β상의 제1 Ta 배리어 층 상에 도입되며, 그 위의 Ta의 후속 증착을 α상 Ta 배리어 층의 형성으로 유도한다. α상의 1차 결정학적 구조를 갖는 후속 증착된 Ta 배리어 층은 β상 Ta 배리어 층의 Rc보다 더 낮은 Rc를 갖는다.

Description

상호접속 구조물 및 상호접속 구조물의 형성 방법{INTERCONNECT STRUCTURE AND METHOD FOR FORMING INTERCONNECT STRUCTURE}
본 발명은 반도체 기술 분야에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. 현대 집적 회로는 트랜지스터 및 커패시터와 같은 그야말로 수백만의 능동 소자들로 구성된다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들었으며, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. 이들 디바이스들은 처음에 서로 격리되지만, 나중에 기능 회로를 형성하도록 복수의 금속 층을 통해 함께 상호접속된다. IC가 점점 더 복잡해짐에 따라, 상호접속 구조물도 또한 더 복잡해지며, 그 결과 금속 층의 수를 증가시킨다.
통상의 상호접속 구조물은, 금속 라인(배선)과 같은 측방(lateral) 상호접속 부, 및 전도성 비아 및 컨택과 같은 수직 상호접속부를 포함한다. 복잡한 상호접속부는 현대 집적 회로의 성능 및 밀도를 제한할 수 있다. 주변의 층간 유전체(ILD; inter-layer) 층으로의 전도성 구리 확산을 차단하도록 구리 전도체 주변에 배리어 층 재료로서 탄탈럼(Ta)이 사용되었다. 구리는 전자이주(electromigration)로 알려져 있는 현상으로 동작 중에 쉽게 확산한다. 전자이주는 인접한 전도성 특징부(conductive feature)들을 단락시킬 수 있는 텐드릴(tendril)을 생성할 수 있다. 그러나, 현행 기술을 사용하여 증착된 Ta는 구리의 접촉 저항(Rc)보다 훨씬 더 높은 접촉 저항(Rc)을 나타낸다. 따라서, Ta 배리어 층은 전체 라인 저항을 제한한다. 그러므로, 더 낮은 Rc 성능의 단점 없이 Ta 배리어 층의 차단 이점을 갖는 상호접속 구조를 형성하는 방법 및 구조물이 필요한 것이다.
더 낮은 Rc를 달성할 수 있는 상호접속 구조물을 가능하게 하는, 개선된 상호접속 구조물 및 상호접속 구조물의 형성 방법이 개시된다. 상호접속 구조물의 Rc를 낮추기 위해, α상 유도 금속 층이 β상의 제1 Ta 배리어 층 상에 도입되며, 그 위의 Ta의 후속 증착을 α상 Ta 배리어 층의 형성으로 유도한다. α상의 1차 결정학적 구조를 갖는 후속 증착된 Ta 배리어 층은 β상 Ta 배리어 층의 Rc보다 더 낮은 Rc를 갖는다.
본 개시의 실시예는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 강조한다. 사실상, 다양한 특징부들의 치수는 설명의 명확화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 반도체 디바이스에서의 상호접속 구조물의 부분 단면도이다.
도 2는 본 개시의 다양한 실시예에 따라 상호접속 구조물을 제조하는 방법을 예시한 흐름도이다.
도 3 내지 도 9는 본 개시의 다양한 실시예에 따른 다양한 제조 단계에서 도 1의 상호접속 구조물의 부분 단면도이다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 수많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 또한, 다음에 이어지는 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 특징부와 제2 특징부가 직접 접촉하지 않도록, 제1 및 제2 특징부 사이에 추가의 특징부가 개재하여 형성될 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 다양한 스케일로 임의로 도시되어질 수 있다.
여기에서 사용된 단수 형태는, 문맥이 달리 명확하게 지시하지 않는 한, 복수의 지시물을 포함한다. 그러므로, 예를 들어, 게이트 스택을 인용하는 것은, 문맥이 달리 명확하게 지시하지 않는 한, 둘 이상의 이러한 게이트 스택을 갖는 실시예를 포함한다. 본 명세서 전반에 걸쳐, "하나의 실시예" 또는 "실시예"를 인용하는 것은, 실시예에 관련하여 기재된 특정 특징, 구조, 및 특성이 본 개시의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 문구 "하나의 실시예에서" 또는 "실시예에서"의 출현은 반드시 전부 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 다음의 도면은 축척대로 도시된 것은 아님을 알아야 하며, 오히려 이들 도면은 설명을 위한 것이다.
반도체 디바이스 크기가 계속해서 축소함에 따라, 전도성 요건 뿐만 아니라 복수의 금속화(metallization) 제조에 있어서 신뢰성을 충족시키는 것은 점점 더 어려워졌다. 예를 들어, 금속 라인 그리고 집적 회로(IC) 디바이스의 상이한 층들로부터의 금속 라인들을 상호접속시키는 전도성 비아를 포함하는 상호접속 구조물의 형성은 일반적으로 낮은 저항 뿐만 아니라, 또한 전도성 비아의 전도성 금속이 ILD 층으로 확산하는 것을 막는 견실한 배리어 층을 요구한다. IC 디바이스에서 RC 지연을 낮추기 위해, 배리어 층은 또한 상호접속부의 저항을 통제하는데 있어서 중요한 역할을 한다.
공지된 다마신 프로세스에서는, 배리어 층 그리고 그 다음에 시드 층이, 구리가 도입되기 전에, 패터닝된 유전체 층 표면 위에 증착된다. 구리는 전자이주라 알려진 현상으로 동작 중에 쉽게 확산하며, 이는 인접한 전도성 특징부들을 단락시킬 수 있는 텐드릴을 생성할 수 있다. 실리콘과 접촉할 때, 구리는 반도체 디바이스 동작에 손상을 입힌다. 따라서, 구리가 디바이스 영역으로 확산하는 것을 방지하기 위해 배리어 층이 필요하다. 보통 얇은 내화 금속 또는 금속 질화물이 배리어 층에 선택된다. 대표적인 배리어 층 재료는 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 티타늄 및 티타늄 질화물(Ta/TaN)을 포함한다. 이들 모든 배리어 중에, Ta는 배리어에 대한 가능성을 보이며, 비아 홀 내의 전도성 금속의 ILD 층으로의 확산을 막기 위해 비아 홀 위에 형성하는 배리어 층의 재료로서 사용되었다.
탄탈럼은 2개의 상(phase), 즉 낮은 저항(15-30 μΩ?cm) α상(bcc 또는 "체심 입방 구조(body centered cubic)" 상으로도 지칭됨) 그리고 더 높은 저항(150-200 μΩ?cm) β상(정방형 구조)으로서 존재한다. Ta가 물리적 기상 증착(PVD; physical vapor deposition) 프로세스에 의해 증착될 때, β상이 쉽게 형성된다. 그러나, β상의 결정학적 구조를 갖는 Ta는 접촉 저항에 있어서 덜 만족스러운 특성을 나타낸다. α상 Ta를 달성하는 방법은 재현하기가 더욱 어려우며, 기판의 가열, 막 안으로의 저레벨 불순물의 도입, 및/또는 유전체와 Ta 사이의 TaN과 같은 특정 베이스 층의 사용을 요구하는 것으로 밝혀졌다.
본 개시의 다양한 실시예에 따르면, 더 낮은 Rc를 달성할 수 있는 상호접속 구조물을 가능하게 하는, 개선된 상호접속 구조물 및 상호접속 구조물의 형성 방법이 개시된다. 상호접속 구조물의 Rc를 낮추기 위해, α상 유도(inducing) 금속 층이 β상의 제1 Ta 배리어 층 상에 도입되며, 그 위의 Ta의 후속 증착을 α상 Ta 배리어 층의 형성으로 유도한다. α상의 1차 결정학적 구조를 갖는 후속 증착된 Ta 배리어 층은 β상 Ta 배리어 층의 Rc보다 더 낮은 Rc를 갖는다.
설명을 위해, 도 1은 본 개시의 다양한 실시예에 따른 반도체 디바이스에서의 상호접속 구조물의 부분 단면도이다. 단순화 이유로, 도 1은 상호접속 구조물의 일부만 예시한 것일 수 있고, 기판(110)과 상호접속 구조물의 예시된 부분 사이의 중간 층들은 생략된다. 상호접속 구조물은 웨이퍼에서 반도체 디바이스의 일부일 수 있다. 도 2는 본 개시의 다양한 실시예에 따라 상호접속 구조물을 제조하는 방법을 예시한 흐름도이다. 본 개시의 다양한 실시예에 따라 다양한 제조 단계들에서 도 3 내지 도 9로부터의 상호접속 구조물의 일부의 단면도에서 동작이 설명될 것이다. 도 1, 도 3 내지 도 9는 본 개시의 발명의 개념의 보다 나은 이해를 위해 단순화된 것임을 이해하여야 한다.
도 1은 기판(110), 기판(110) 상의 유전체 재료 층(120), 및 전도성 특징부를 포함하는 상호접속 구조물(100)이다. 전도성 특징부는 구리 함유 금속(160/170), α상 Ta 배리어 층(150), α상 유도 금속 층(140), 및 β상 Ta 배리어 층(130)을 갖는다. 구리 함유 금속은 적어도 부분적으로 그리고 주변에서 α상 Ta 배리어 층(150)으로 둘러싸인다. α상 Ta 배리어 층(150)은 α상 유도 금속 층(140)에 의해 주변에서 둘러싸인다. 또한, α상 유도 금속 층은 β상 Ta 배리어 층(130)에 의해 주변에서 둘러싸인다. 구리 함유 금속은 제2 구리 함유 금속(170)과 조성이 동일하거나 상이한 시드 층(160)을 포함할 수 있다. 시드 층은 전기화학 증착 반응을 위한 전도성을 제공하도록 그리고 후속 구리 전기도금을 위한 핵생성 자리를 제공하도록 필요하다. 보통, 얇은 구리 층이 시드 층으로서의 역할을 하도록 배리어 층 위에 증착된다. 다양한 실시예에서, 상호접속 구조물은 다마신 또는 듀얼 다마신 구조이다.
당해 기술 분야에서의 숙련자라면, 금속화 층들의 형성 세부사항을 알 것이다. 금속화 층은 ILD 층(120) 위에 형성될 수 있으며, ILD 층(12)은 전도성 루트의 일부이고, 필요한 경우 화학 기계적 연마(CMP; chemical mechanical polishing)와 같은 평탄화 프로세스에 의해 처리된 노출된 표면을 갖는다. CMP 프로세스는 시드 층(160) 및 구리 함유 금속(170)을 비롯하여 ILD 층(120) 위의 재료를 에칭 제거하는 것을 돕도록 슬러리를 이용한다.
도 2는 본 개시의 다양한 실시예에 따라 상호접속 구조물(100)을 형성하는 방법(200)의 흐름도이다. 또한 도 1 내지 도 8을 참조하면, 방법(200)은 유전체 재료 층(120)이 기판(110) 위에 증착되는 동작 202를 포함한다. 유전체 재료 층(120)은 층간 유전체(ILD)일 수 있고, 산화물 재료 또는 로우 k 재료를 함유할 수 있다. 유전체 재료 층(120)은 예를 들어 화학적 기상 증착(CVD; chemical vapor deposition) 프로세싱 단계, 스핀온 프로세싱 단계, 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(120)은 상이한 그리고/또는 동일한 층 상에 형성된 전도성 특징부들을 격리하도록 제공된다.
방법(200)은 유전체 재료 층(120)에 개구(125)가 형성되는 동작 204를 포함한다. 다양한 실시예에 대하여, 유전체 재료 층(120)에 형성된 복수의 개구가 존재한다. 개구(125)는 예를 들어, 컨택 개구, 비아 개구, 단일 다마신 개구, 듀얼 다마신 개구, 또는 이들의 조합일 수 있다. 개구(125)는 예를 들어, 유전체 재료 층(120) 위에 패터닝된 포토레지스트 층(도시되지 않음)을 형성하고, 건식 에칭 프로세싱 단계를 사용해 마스크로서 패터닝된 포토레지스트 층(도시되지 않음)을 사용함으로써 개구(125)를 정의하도록 유전체 재료 층(120)의 일부를 제거하는 것에 의해, 형성될 수 있다. 다양한 적합한 건식 에칭 프로세스가 사용될 수 있다. 건식 에칭 프로세싱 단계 후에, 패터닝된 포토레지스트 층(도시되지 않음)은 예를 들어, 포토리소그래피 제거 프로세스에 의해 제거된다.
방법(200)은 개구(125)가 β상을 갖는 제1 Ta 배리어 층(130)으로 증착되는 동작 206을 포함한다. 실시예에서, 제1 Ta 층은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 또는 원자층 증착(ALD)에 의해 증착될 수 있다.
동작 208에서, α상 유도 금속 층(140)이 제1 Ta 배리어 층(130) 상에 형성된다. 다양한 실시예로서, α상 유도 금속 층(140)은 Cu, 코발트(Co), 티타늄(Ti), 및 루테늄(Ru)으로 구성된 그룹으로부터 선택된 금속 층을 무전해 도금한 것이다. 실시예에서, α상 유도 금속 층(140)은 제1 Ta 배리어 층(130)의 전체 표면 위에 또는 제1 Ta 배리어 층(130) 바닥에만 실질적으로 균일한 두께로 등각의 증착으로 이루어질 수 있다.
동작 210에서, 제2 Ta 층이 α상 유도 금속 층(140) 상에 증착되고, 따라서 α상(150)을 갖는다. 실시예에서, 제2 Ta 층은 CVD, PVD, 또는 ALD에 의해 증착될 수 있다.
또한, 방법(200)은 제1 구리 함유 금속(160)의 시드 층이 전해도금 프로세스와 같은 프로세스를 통해 제2 Ta 배리어 층(150) 상에 형성되는 동작 212를 포함한다.
동작 214에서, 개구(125)는 제2 구리 함유 금속인 금속 재료로 채워진다. 금속 재료는 적합한 증착 프로세스로 형성될 수 있다. 전기도금 프로세스는 이러한 프로세스가 PVD 또는 CVD와 비교하여 볼 때 더 나은 갭 충전 능력을 갖기 때문에 일반적으로 구리를 증착하는데 사용된다. PVD 기술은 예를 들어, DC 및/또는 RF 플라즈마 스퍼터링, 바이어스 스퍼터링, 마그네트론 스퍼터링, 이온 플레이팅, 또는 이온화 금속 플라즈마 스퍼터링과 같은 다양한 증발 및 스퍼터링 기술을 포함한다. PVD 프로세스는 일반적으로 그들 이방성(anisotropic) 및 지향성 속성으로 인해 비등각(non-conformal) 증착을 생성한다. CVD 기술은 예를 들어 열 CVD, 플라즈마 강화 CVD, 저압 CVD, 고압 CVD, 및 유기 금속 CVD를 포함한다. CVD 프로세스는 가장 흔히 개구의 측벽 표면과 바닥 그리고 필드 위를 비롯하여 전체 표면 위에 실질적으로 균일한 두께로 등각의 증착을 생성한다.
방법(200)은 유전체 층 위의 금속 재료의 일부를 제거하도록 수행되는 화학 기계적 연마(CMP) 프로세스, 전해연마 단계, 건식 에칭 단계, 또는 이들의 조합을 더 포함할 수 있다. 제2 Cu 함유 금속 및 제1 Cu 함유 금속의 시드 층은 CMP 프로세싱 단계, 전해연마 단계, 건식 에칭 단계, 또는 이들의 조합에 의해 부분적으로 제거된다. 유전체 층(120a)의 표면 위에 형성된 제2 Cu 함유 금속(170), 시드 층(160) 및 Ta 배리어 층(150/130)을 제거하는데 다단계 CMP 프로세스가 요구될 수 있다. 요컨대, 2개의 인접한 컨택, 비아 및/또는 다마신을 격리하기 위해 유전체 층(120) 위에 형성된 Ta 배리어 층을 제거하는데 별도의 CMP 단계가 사용된다.
도 3에서, 그 위에 유전체 재료 층(120)을 갖는 기판(110)이 제공된다. 도 2의 동작 202를 참조하면, 기판(110)은 붕소와 같은 P타입 도펀트로 도핑되거나 인 또는 비소와 같은 N타입 도펀트로 도핑된 실리콘 기판이다. 기판(110)은 대안으로서 다이아몬드 및 게르마늄과 같은 기타 원소 반도체를 포함할 수 있다. 기판(110)은 선택적으로 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 기판(110)은 에피텍셜 층(에피 층)을 포함할 수 있고, 성능 강화를 위해 변형(strained)될 수 있고, SOI(silicon-on-insulator) 구조를 포함할 수 있다. 유전체 재료 층(120)은 또한 층간 유전체(ILD) 층으로 지칭된다. ILD 층(120)은 산화물, 질화물, 로우 k 유전체 재료, 또는 다른 적합한 재료와 같은 유전체 재료를 포함할 수 있다. ILD 층(120)은 하나 이상의 유전체 재료 및/또는 하나 이상의 유전체 층을 포함할 수 있다.
도 4에서, 기판(110)까지 유전체 재료 층(120)을 관통하여 개구(125)가 형성된다. 동작 204를 참조하면, 개구(125)의 형성에서, 스핀온 코팅과 같은 적합한 프로세스에 의해 포토레지스트의 층(도시되지 않음)이 ILD 층(120) 위에 형성되고, 리소그래피 패터닝 방법에 의해 패터닝된 포토레지스트 특징부를 형성하도록 패터닝된다. 그 다음, 패터닝된 포토레지스트 특징부는 유전체 재료 층(120)을 통해 컨택을 위한 개구(125)를 에칭하도록 건식 에칭 프로세스를 사용하여 전사될 수 있다. 그 후에 포토레지스트 층이 스트리핑된다. 개구(125)는 반도체 디바이스(예를 들어, 트랜지스터 디바이스)의 마이크로전자 컴포넌트와 외부 디바이스 사이의 전기적 접속을 제공하도록 전도성 특징부로 채워지도록 구성된다.
도 5와 도 2의 동작 206을 참조하여, PVD, CVD, ALD, 이들의 조합, 또는 또다른 적합한 프로세스와 같은 적합한 증착 프로세스를 통해 제1 탄탈럼(Ta) 배리어 층(130)이 개구(125) 뿐만 아니라 유전체 재료 층(120) 위에 형성된다. 제1 Ta 배리어 층(130)은 높은 접촉 저항을 나타내는 베타(β) 상의 결정학적 구조를 가질 수 있다. 본 개시의 다양한 실시예에 대하여, β상을 갖는 제1 Ta 배리어 층(130)은 약 10 내지 100 옹스트롬의 두께를 갖는다. 본 개시의 실시예에서, β상을 갖는 제1 Ta 배리어 층(130)은 약 50 내지 85 옹스트롬 사이의 두께를 갖는다.
도 6과 도 2의 동작 208을 참조하여, 제1 Ta 배리어 층(130)에 대한 프로세스 또는 전해도금 프로세스와 같은 적합한 증착 프로세스를 통해 알파(α) 상 유도 금속 층이 제1 Ta 배리어 층(130) 상에 증착된다. 실시예로서, α상 유도 금속 층은 적어도 개구(125)의 바닥(즉, 기판(110)의 노출된 표면)에서 제1 Ta 배리어 층(130) 위에 형성된다. α상 유도 금속 층(140)은, β상 Ta의 Rc보다 더 낮은 Rc를 갖는, α상의 1차 결정학적 구조를 갖는 후속 증착되는 Ta 배리어 층의 형성을 유도하기 위하여, 층이 제1 Ta 배리어 층 상에 도입된 것이므로 그리 명명되어진다. 후보 재료는 α상 Ta 배리어 층의 형성을 유도할 수 있는 것이다. 예를 들어, α상 유도 금속 층은 Cu, 코발트(Co), 티타늄(Ti), 및 루테늄(Ru)으로 구성된 그룹으로부터 선택된 금속으로 형성된다. 본 개시의 다양한 실시예에 대하여, α상 유도 금속 층은 약 5 내지 60 옹스트롬 사이의 두께를 갖는다. 실시예로서, α상 유도 금속 층은 약 15 내지 50 옹스트롬 사이의 두께를 갖는다.
도 7과 도 2의 동작 210에서, 제2 Ta 배리어 층(150)이 α상 유도 금속 층(140) 위에 증착된다. 본 개시의 다양한 실시예에 대하여, α상을 갖는 제2 Ta 배리어 층(150)은 약 5 내지 60 옹스트롬 사이의 두께를 갖는다. 본 개시의 실시예로서, β상을 갖는 제1 Ta 배리어 층(130)은 약 5 내지 20 옹스트롬 사이의 두께를 갖는다.
보통, 얇은 구리 층이 시드 층으로서의 역할을 하도록 배리어 층 위에 증착된다. 도 8 및 도 2의 동작 212에서, 시드 층(160)은 제2 Ta 배리어 층(150) 위에 증착된다. 시드 층(160)은 예를 들어 PVD 프로세스, CVD 프로세스, ALD 프로세스, 전기도금, 무전해도금 또는 이들의 조합에 의해 형성될 수 있다. 시드 층(160)은 전기화학 증착 반응을 위한 전도성을 제공하고 후속 구리 전기도금에 대한 핵생성 자리를 제공하여야 한다. 시드 층(160)은 구리(Cu), 구리 마그네슘(CuMg), 구리 알루미늄(CuAl), 구리 망간(CuMn), 구리 티타늄(CuTi), 구리 실리콘(CuSi), 구리 텅스텐(CuW), 구리 탄탈럼(CuTa), 구리 지르코늄(CuZr), 구리 몰리브덴(CuMo), 및 이들의 조합으로 구성된 그룹으로부터 선택된 제1 구리 함유 금속으로 제조된다.
도 9와 도 2의 동작 214를 참조하면, 제2 구리 함유 금속(170)이 개구(125)에 채워진다. 제2 구리 함유 금속은 Cu, CuMg, CuAl, CuMn, CuTi, CuSi, CuW, CuTa, CuZr, CuMo, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속이다.
X선 회절(XRD; X-ray diffraction) 분석에 기초하여, 배리어 층(150)의 나노결정질 마이크로구조가 α상 Ta 구조로 식별되었다. 뚜렷한 (110) 배향의 α상 Ta 배리어 층(150)은 2θ=38°에서 x선 회절 피크를 특징으로 한다. XRD 분석은, 먼저 β상 Ta 배리어 층 상에 도입된 α상 유도 구리 층에 의해 α상 Ta 층이 성공적으로 유도되고 α상 유도 구리 층 상에 형성됨을 나타낸다.
보통, PVD 프로세스를 이용하여, 200 옹스트롬 두께의 Ta 배리어 층을 갖는 상호접속부에서의 전도성 특징부는 β상 Ta 배리어 층만 갖는 종래의 상호접속 구조물의 Rc보다 거의 20% 더 낮은 Rc를 갖는다.
상기를 고려하여 보면, 본 개시의 다양한 양상에 따라, 상호접속 구조물은 기판, 기판 상의 유전체 재료 층, 및 유전체 층 내의 전도성 특징부를 포함한다. 전도성 특징부는 Cu 함유 금속, Cu 함유 금속을 적어도 부분적으로 주변에서 둘러싸는 α상 Ta 배리어 층, α상 Ta 금속 층을 주변에서 둘러싸는 α상 유도 금속 층 및 α상 유도 금속 층을 주변에서 둘러싸는 β상 Ta 배리어 층을 갖는다. 상호접속 구조물은 전도성 특징부 위 또는 아래의 또다른 전도성 특징부를 더 포함할 수 있다.
실시예에서, α상 Ta 배리어 층은 약 5 내지 약 60 옹스트롬 사이의 두께를 갖는다. α상 유도 금속 층은 약 5 내지 60 옹스트롬 사이의 두께를 가질 수 있다. β상 Ta 배리어 층은 약 10 내지 약 100 옹스트롬 사이의 두께를 가질 수 있다. 다양한 실시예로서, Cu 함유 금속은 Cu, 구리 마그네슘(CuMg), 구리 알루미늄(CuAl), 구리 망간(CuMn), 구리 티타늄(CuTi), 구리 실리콘(CuSi), 구리 텅스텐(CuW), 구리 탄탈럼(CuTa), 구리 지르코늄(CuZr), 구리 몰리브덴(CuMo) 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다.
실시예에서, α상 유도 금속 층은 개구의 바닥에서 적어도 β상 Ta 배리어 층 위에 배치될 수 있다. α상 유도 금속 층은 Cu, 코발트(Co), 티타늄(Ti), 및 루테늄(Ru)으로 구성된 그룹으로부터 선택된 금속으로 제조될 수 있다.
본 개시의 다양한 양상에 따라, 집적 회로 디바이스는, 기판, 기판 상의 복수의 층간 유전체 층, 및 각각이 β상 Ta 배리어 층, β상 Ta 배리어 층 상의 α상 유도 금속 층, α상 유도 금속 층 상의 α상 Ta 배리어 층, 및 α상 Ta 배리어 층 상의 Cu 함유 금속을 갖는 복수의 전도성 특징부를 포함한다. 개별 전도성 특징부는 개별 유전체 층에 대응하여 위치된다.
본 개시의 다양한 양상에 따라, 상호접속 구조물을 형성하는 방법은 다음 동작들을 포함한다. 유전체 재료 층이 기판 상에 증착된다. 아래의 전도성 재료를 노출시키도록 유전체 층에 개구가 형성된다. 또한, 전도성 특징부가 형성된다. 전도성 특징부를 형성하는데 있어서, 개구에 제1 Ta 배리어 층이 증착되고, 제1 Ta 배리어 층 상에 α상 유도 금속 층이 형성되고, α상 유도 금속 층 상에 제2 Ta 배리어 층이 증착되고, 개구는 제2 Cu 함유 금속으로 채워진다.
상기에 설명된 본 개시의 실시예는 기존의 구조물 및 방법 이상의 이점을 갖는다. 개구의 바닥에 적어도 제1 Ta 배리어 층 위에 형성된 α상 유도 금속 층은, β상 Ta 배리어 층의 Rc보다 더 낮은 Rc를 갖는 α상의 1차 결정학적 구조를 갖는 후속 증착되는 Ta 배리어 층의 형성을 유도한다. 그러나, 다른 실시예가 다른 이점을 가질 수 있으며 모든 실시예에 대하여 어떠한 특정 이점이 요구되는 것은 아님을 이해하여야 한다.
전술한 바는 당해 기술 분야에서의 숙련자가 이어지는 상세한 설명을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 고안하거나 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있음을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가물 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 상호접속 구조물을 형성하는 방법에 있어서,
    기판 상에 유전체층을 증착하는 단계;
    상기 유전체층 내에 개구를 형성하는 단계; 및
    전도성 특징부(conductive feature)를 형성하는 단계를 포함하고,
    상기 전도성 특징부를 형성하는 단계는,
    상기 개구 내에 제1 탄탈럼(Ta) 배리어층을 증착하는 단계;
    상기 제1 Ta 배리어층 상에 알파(α)상 유도 금속층을 형성하는 단계;
    상기 α상 유도 금속층 상에 제2 Ta 배리어층을 형성하는 단계로서, 상기 제2 Ta 배리어층 내부에 불순물의 도입 없이 상기 제2 Ta 배리어층을 형성하는 단계;
    상기 제2 Ta 배리어층 상에 시드층을 형성하는 단계; 및
    상기 개구를 전도성층으로 채우는 단계
    를 포함하고,
    상기 α상 유도 금속층을 형성하는 단계는, 상기 α상 유도 금속층이 오직 상기 제1 Ta 배리어층의 바닥면 만을 덮도록 형성하는 단계인 것인, 상호접속 구조물을 형성하는 방법.
  2. 제1항에 있어서, 상기 제1 Ta 배리어층을 증착하는 단계 및 상기 제2 Ta 배리어층을 형성하는 단계 중 적어도 하나는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 또는 원자층 증착(ALD)에 의해 수행되는 것인, 상호접속 구조물을 형성하는 방법.
  3. 제1항에 있어서, 상기 시드층을 형성하는 단계는 PVD 프로세스, CVD 프로세스, ALD 프로세스, 전기도금, 무전해 도금, 또는 이들의 조합을 포함하는 것인, 상호접속 구조물을 형성하는 방법.
  4. 청구항 1에 있어서, 상기 α상 유도 금속층을 형성하는 단계는 구리(Cu), 코발트(Co), 티타늄(Ti), 및 루테늄(Ru)으로 구성된 그룹으로부터 선택된 금속층을 전기도금하는 단계를 포함하는 것인, 상호접속 구조물을 형성하는 방법.
  5. 청구항 1에 있어서, 상기 α상 유도 금속층을 형성하는 단계는 Cu, Co, Ti, 및 Ru으로 구성된 그룹으로부터 선택된 금속층을 무전해 도금하는 단계를 포함하는 것인, 상호접속 구조물을 형성하는 방법.
  6. 제1항에 있어서, 상기 제1 또는 제2 Ta 배리어층을 노출시키기 위해 상기 전도성층과 상기 시드층을 부분적으로 제거하는 단계를 더 포함하는 것인, 상호접속 구조물을 형성하는 방법.
  7. 반도체 구조물의 전도성 특징부를 형성하는 방법에 있어서,
    반도체 기판 상에 있는 유전체층 내의 개구 안에 베타(β)상 Ta 배리어층을 형성하는 단계;
    오직 상기 β상 Ta 배리어층의 바닥면 상에만 알파(α)상 유도 금속층을 증착하는 단계;
    상기 α상 유도 금속층 상에 알파(α)상 Ta 배리어층을 성장시키는 단계;
    상기 α상 Ta 배리어층 위에 시드층을 형성하는 단계;
    상기 개구를 전도성층으로 채우는 단계
    를 포함하는, 반도체 구조물의 전도성 특징부를 형성하는 방법.
  8. 반도체 구조물을 형성하는 방법에 있어서,
    유전체층 내에 개구를 형성하는 단계;
    상기 개구 내에 베타(β)상 Ta 배리어층을 형성하는 단계;
    상기 베타(β)상 Ta 배리어층 위에 알파(α)상 유도 금속층을 증착하는 단계;
    상기 알파(α)상 유도 금속층 위에 알파(α)상 Ta 배리어층을 증착하는 단계;
    상기 알파(α)상 Ta 배리어층 상에 시드층을 증착하는 단계;
    상기 개구를 전도성층으로 채우는 단계; 및
    상기 개구를 상기 전도성층으로 채우는 단계 이후에만, 상기 알파(α)상 Ta 배리어층의 상면 상의 상기 시드층을 제거하는 단계
    를 포함하고,
    상기 알파(α)상 유도 금속층을 증착하는 단계는, 상기 알파(α)상 유도 금속층이 오직 상기 베타(β)상 Ta 배리어층의 바닥면 위에만 형성되도록 하는 단계인 것인, 반도체 구조물을 형성하는 방법.
  9. 제8항에 있어서, 상기 알파(α)상 Ta 배리어층은 5 내지 60 옹스트롬 범위의 두께로 증착되는 것인, 반도체 구조물을 형성하는 방법.
  10. 제8항에 있어서, 상기 알파(α)상 유도 금속층은 15 내지 50 옹스트롬 범위의 두께로 증착되는 것인, 반도체 구조물을 형성하는 방법.
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