TW201501239A - 內連線結構及形成內連線結構的方法 - Google Patents
內連線結構及形成內連線結構的方法 Download PDFInfo
- Publication number
- TW201501239A TW201501239A TW102142072A TW102142072A TW201501239A TW 201501239 A TW201501239 A TW 201501239A TW 102142072 A TW102142072 A TW 102142072A TW 102142072 A TW102142072 A TW 102142072A TW 201501239 A TW201501239 A TW 201501239A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- phase
- copper
- barrier layer
- interconnect structure
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53233—Copper alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
- H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
揭露一改良的內連線結構,及形成內連線結構的方法,以使得內連線結構達到一較低的接觸電阻。為了降低內連線結構的接觸電阻,一α-相誘導金屬層,導入在β-相的一第一鉭阻障層上,以誘導後續於其上的鉭沉積,進入一α-相鉭阻障層的形成。後續沉積的鉭阻障層,具有α-相的主要晶體結構,相較於β-相鉭阻障層,具有一較低接觸電阻。
Description
本發明係有關於一種半導體結構及其製程,特別是有關於一種內連線結構及其製程。
半導體積體電路(IC)產業已經歷快速的成長。現今的積體電路係由數百萬的主動元件所構成,比如是電晶體及電容。積體電路材料及設計的技術進步產生了積體電路的數個世代,每一世代都比前一世代具有更小及更複雜的電路。這些元件在開始時係彼此隔離,而後續透過多層金屬層彼此連接一起,以形成功能性的電路。當積體電路變得逐漸更加複雜,內連線結構也會變得更加複雜,並導致金屬層數量的增加。
典型的內連線結構包括橫向內連線,比如金屬線(線路),以及垂直連線,比如導電接觸窗及接點。複雜的內連線可能限制現今積體電路的密度及效能。鉭(Ta)已經被用來作為一阻障層材料,環繞銅導體,以阻障導電銅擴散進入一周圍的介層介電層(ILD)。在操作期間,銅很容易以一習知的電性遷移的現象擴散。電性遷移可能產生鬚狀物,可能使鄰近的導電特徵短路。然而,鉭使用現今技術沉積時,存在一接觸電阻(RC),遠高於銅的接觸電阻。因此,鉭阻障層限制了整體線路電阻。所以,內連線結構
及形成內連線結構的方法,所需要的就是具有鉭阻障層的屏蔽優點,且沒有低接觸電阻效能的缺點。
根據本發明的各種態樣,一內連線結構包括一基板,一介電材料層在該基板上,以及一導電特徵在該介電層中。導電特徵具有一含銅金屬,一α-相鉭阻障層至少部分或周圍地環繞該含銅金屬,一α-相誘導金屬層周圍地環繞該α-相鉭阻障層,以及一β-相鉭阻障層周圍地環繞該α-相誘導金屬層。該內連線結構更包括另一導電特徵,覆蓋該導電特徵,或在該導電特徵下方。
在實施例中,α-相鉭阻障層具有厚度介於約5至約60埃之間。α-相誘導金屬層,可以具有厚度介於約5至60埃之間。β-相鉭阻障層可以具有厚度介於約10至約100埃之間。如多個實施例,含銅金屬可以選自於由銅(Cu),銅鎂(CuMg),銅鋁(CuAl),銅錳(CuMn),銅鈦(CuTi),銅矽(CuSi),銅鎢(CuW),銅鉭(CuTa),銅鋯(CuZr),銅鉬(CuMo),及其組合所組成的群組。
在實施例中,α-相誘導金屬層可以配置至少覆蓋該β-相鉭阻障層位於該開口的一底部上。α-相誘導金屬層可以由一金屬構成,係選自於由銅,鈷(Co),鈦(Ti),及釕(Ru)所組成的群組。
根據本發明的多個態樣,一積體電路裝置包括一基板,複數個介層介電層於該基板上,以及複數個導電特徵,每一導電特徵具有一β-相鉭阻障層,一α-相誘導金屬層在該β-相鉭阻障層上,一α-相鉭阻障層在該α-相誘導金屬層上,以及一含銅金屬在該α-相鉭阻障層上。對應的導電特徵
相對地在對應的介電層中。
根據本發明的多個態樣,一種用以形成一內連線結構的方法
包括下列操作。一介電材料層沉積於一基板上。形成一開口在該介電材料層中,以暴露出一下方導電材料。同時,形成一導電特徵。在該導電特徵的形成中,一第一鉭阻障層沉積在該開口;一α-相誘導金屬層形成在該第一鉭阻障層上,一第二鉭阻障層沉積於該α-相誘導金屬層上;以及該開口填充以一第二含銅金屬。
上述討論之本發明的實施例,相對於既存的結構及方法具有
優點。α-相誘導金屬層之形成,至少覆蓋第一鉭阻障層位於開口的一底部,其中誘導後續沉積鉭阻障層具有一α-相的主要晶體結構之形成,而相較於β-相鉭,具有較低的接觸電阻。然而,可以理解的是,其他實施例可以具有不同的優點,且對於所有實施例並沒有特定的優點是必須的。
上述說明書已概述數個實施例的特徵,使得熟習此技藝者可以更加理解後續詳細說明。
100‧‧‧內連線結構
110‧‧‧基板
120‧‧‧介電材料層
125‧‧‧開口
130‧‧‧β-相鉭阻障層
140‧‧‧α-相誘導金屬層
150‧‧‧α-相鉭阻障層
160‧‧‧第一含銅金屬
170‧‧‧第二含銅金屬
200‧‧‧方法
202,204,206,208,210,212,214‧‧‧操作
藉由後述之詳細說明並伴隨相關圖式,本說明書的各方面可以被充分了解。然必須強調的是,根據本技術領域的標準實務,許多特徵無法依照規定比例繪出。事實上,為了更清楚地討論,許多特徵的尺寸可以任意增加或減少。
第1圖為根據本發明各種實施例,在一半導體裝置中的一種內連線結構之部分剖面側視示意圖。
第2圖為根據本發明各種實施例,製造一內連線結構的一種方法之流程
圖。
第3-9圖為根據本發明各種實施例,在各個製造階段,第1圖中內連線結構的部分剖面側視示意圖。
可以理解的是,後述實施例中提出許多不同實施例或實例,以達成各種實施例的不同特徵。後述元件與配置的特定實例係用以簡化本發明,當然只是舉例說明,並非用以限定本發明。此外,在後續的說明中,形成一第一特徵在一第二特徵上或上方,可以包括第一特徵與第二特徵以直接接觸形成的實施例,以及也包括額外的特徵形成插入於第一特徵與第二特徵之間,使得第一特徵及第二特徵可以是非直接接觸。為了簡化及明確說明,各種特徵可以不同比例任意繪示。
除非特別限定,不然用詞”一”或”所述”的單數形式表示,也可以表示複數的意思或形式。因此,舉例而言,當提到一閘極堆疊,除非文中明確限定,否則包括具有二個或更多的閘極堆疊的實施例。在此說明書的前後文中當提及「一實施例」,意指與此實施例關聯的描述一特定特徵,結構或特性,係包含於本發明的至少一實施例中。因此,在此說明書的前後文中,用辭「在一實施例」在許多地方出現時,並非均意指相同的實施例。此外,特定的特徵,結構或特性可以任何適當的方式結合在一個或多個實施例中。可以理解的是,後續圖式並非按比例繪示,更明確地說,這些圖式係意指示意圖。
當半導體裝置的尺寸持續縮減,在多層金屬化製造中,為了符合導電性需求與可靠度變得持續性更加困難。舉例而言,內連線結構的
形成,包括金屬線及導電接觸窗用以連接不同層的金屬線,積體電路裝置一般需要一低阻抗,然而也需要一可靠的阻障層,以阻障導電接觸窗中的導電金屬擴散至介層介電層中。為了降低積體電路裝置中的電阻電容延遲,阻障層在控制內連線的阻抗中,亦扮演一顯著的角色。
在習知的鑲嵌製程中,在銅導入之前,阻障層及後續一種子層沉積於圖案化的介電層表面上。在操作期間,銅很容易以一習知的電性遷移的現象擴散。電性遷移可能產生鬚狀物,可能使鄰近的導電特徵短路。當與矽接觸時,銅將破壞半導體裝置的操作。因此,阻障層需要防止銅擴散至元件區域。薄的難熔金屬或金屬氮化物一般被選擇用來作為阻障層。代表性的阻障層材料包括鉭(Ta),氮化鉭(TaN),鎢(W),氮化鎢(WN),鉭與氮化鉭(Ta/TaN)。在所有這些阻障材料中,鉭顯示有希望作為阻障材料,已經被用來作為阻障層材料,形成在一接觸窗上,以阻障在接觸窗孔中導電金屬擴散至介層介電層中。
鉭存在以二種相,低阻抗(15-30μΩ.cm)α-相(也稱作bcc相或體心立方相),以及較高阻抗(150-200μΩ.cm)β-相(正方晶體相)。當鉭藉由物理氣相沉積製程(PVD)沉積時,β-相很容易形成。然而,具有β-相之晶體結構的鉭,在接觸電阻上存在較差的性質。達成α-相鉭的方法比較困難重製,且已發現需要加熱基板,導入低程度的雜質在薄膜中,及/或使用特定基層,比如氮化鉭在介電層與鉭之間。
根據本發明的多個實施例,揭露一改善的內連線結構,及形成此內連線結構的方法,使得內連線結構達到較低的接觸電阻。為了降低內連線結構的接觸電阻,一α-相誘導金屬層,導入在β-相的一第一鉭阻障層
上,以誘導後續於其上的鉭沉積,進入一α-相鉭阻障層的形成。後續沉積的鉭阻障層,具有α-相的主要晶體結構,相較於β-相鉭阻障層,具有一較低接觸電阻。
以圖示說明,第1圖為根據本發明各種實施例,在一半導體
裝置中的一種內連線結構之部分剖面側視示意圖。為了簡化的目的,第1圖僅繪示內連線結構的一部分,且介於圖示的內連線結構部分與基板110之間的任何中間層均被省略。內連線結構可以是在一晶圓中,一半導體裝置的一部分。第2圖為根據本發明各種實施例,製造一內連線結構的一種方法之流程圖。操作流程將解釋於第3-9圖中,根據本發明各種實施例,在各個製造階段,部分內連線結構的剖面側視示意圖。可以理解的是,第1圖及第3-9圖以被簡化,以便於更清楚了解本發明的發明態樣。
第1圖為一內連線結構100包括基板110,在基板110上的介電
材料層120,及一導電特徵。導電特徵具有一含有銅的金屬160/170,α-相鉭阻障層,α-相誘導金屬層,及β-相鉭阻障層130。含有銅金屬至少部分地及周圍地由α-相鉭阻障層150所圍繞。α-相鉭阻障層150由α-相誘導金屬層140周圍地環繞。此外,α-相誘導金屬層由β-相鉭阻障層130周圍地環繞。含有銅金屬可以包括種子層160,在組成上可以不同於或相同於第二含銅金屬170。種子層需要提供導電性,作為電化學沉積反應,且提供成核點,作為後續銅電鍍。一般而言,一薄銅層沉積於阻障層上以做為種子層。如多個實施例,內連線結構唯一鑲嵌結構或雙鑲嵌結構。
熟習此技藝者可以理解金屬化層的形成細節。一金屬化層可以形成覆蓋於介層介電層120上,金屬化層為導電路徑的一部分,且具有一
暴露表面,如果有需要,並以一平坦化製程處理,比如化學機械研磨製程。化學機械研磨製程利用一研磨液,以輔助蝕刻去除介層介電層120上的材料,包括種子層160及含銅金屬170。
第2圖為根據本發明各種實施例,形成一內連線結構100的一種方法200之流程圖。同時參照第1-8圖,方法200包括一操作202,其中一介電材料層120沉積在一基板110上。介電材料層120可以是一介層介電層,且可以含有一氧化物材料,或低介電常數材料。介電材料層120可以藉由,舉例來說,一化學氣相沉積(CVD)製程步驟,一旋轉塗佈製程步驟,或二者之組合而形成。介電層120係提供用以隔離形成在不同及/或相同層上的導電特徵。
方法200包括一操作204,其中一開口125形成於介電材料層120中。對於多個實施例,複數個開口形成於介電材料層120中。開口125,舉例來說,可以是接觸開口,接觸窗開口,單一鑲嵌開口,雙鑲嵌開口或這些開口的組合。開口125可以藉由,舉例來說,形成一圖案化光阻層(未繪示)在介電材料層120上,且利用一乾式蝕刻製程步驟,以移除部分介電材料層120,藉由利用圖案化光阻層(未繪示)作為一罩幕,以定義開口125。可以使用多個適當的乾式蝕刻製程。在乾式蝕刻製程步驟之後,圖案化光阻層(未繪示)藉由,舉例而言,一微影去除製程而移除。
方法200包括一操作206,其中開口125以具有β-狀態之一第一鉭阻障層130沉積。在實施例中,第一鉭層可以藉由化學氣相沉積(CVD),物理氣相沉積(PVD),或原子層沉積(ALD)。
在操作208中,一α-相誘導金屬層140形成於第一鉭阻障層
130上。如許多實施例,α-相誘導金屬層140為無電電鍍一金屬層,係選自於由銅,鈷(Co),鈦(Ti)及釕(Ru)所組成的群組。在實施例中,α-相誘導金屬層140,可以共形沉積,並具有大致均勻厚度在第一鉭阻障層130的整個表面上,或者僅在第一鉭阻障層130的底部。
在操作210中,一第二鉭層沉積在α-相誘導金屬層140上,且因此具有α-相。在實施例中,第二鉭層可藉由CVD,PCD或ALD沉積。
此外,方法200包括一操作212,其中一第一含銅金屬160的一種子層形成在第二鉭層150藉由一製程,比如一電鍍製程而形成。
在操作214中,開口125,一第二含銅金屬以一金屬材料填滿。金屬材料可以一適當沉積製程形成。電鍍製程通常用來沉積銅,因為這樣的製程,與PVD或CVD相較,具有較佳的間隙填充能力。物理氣相沉積技術包括,舉例而言,各種蒸鍍及濺鍍技術,諸如直流(DC)及/或射頻(RF)電漿濺鍍,偏壓濺鍍,磁控管濺鍍,離子電鍍,或離子化金屬電漿濺鍍。物理氣相沉積製程,由於其非等相性及方向性的本質,一般產生非共形沉積。化學氣相沉積技術包括,舉例而言,熱化學氣相沉積,電漿強化化學氣相沉積,低壓化學氣相沉積,高壓化學氣相沉積,及有機金屬化學氣相沉積。化學氣相沉積最經常產生共形沉積,並以大致均勻厚度沉積於整個表面上,包括覆蓋開口中的整個區域,及底部及側壁表面。
方法200更包括一化學機械研磨(CMP)製程,一電研磨步驟,一乾式蝕刻步驟,或其組合,此製程之進行係用來去除在介電層上的部分金屬材料。第二含銅金屬,及第一含銅金屬的種子層藉由一化學機械研磨(CMP)製程,一電研磨步驟,一乾式蝕刻步驟,或其組合,部份地移除。
一多步驟的化學機械研磨製程,可能需要用來移除形成於介電層120表面上之第二含銅金屬170,種子層160及鉭阻障層150/130。簡單地說,一獨立的化學機械研磨步驟用來移除形成於介電層120上的鉭阻障層,係用以隔離二個相鄰接點,接觸窗,及/或鑲嵌。
在第3圖中,提供一基板110,具有一介電材料層120於其上。
參照第2圖之操作202,基板110為一矽基板摻雜以一P型摻質,比如硼,或摻雜以一N型摻質,比如磷或砷,二者之一。基板110可以替代地包括其他基本的半導體,諸如鍺及鑽石。基板110可以選擇性地包括一複合半導體及/或一合金半導體。此外,基板110可以包括一磊晶層,可以用來強化效能,以及可以包括一絕緣層上有矽(SOI)結構。介電材料層120同時也稱為一介層介電層(ILD)。介層介電層120可以包括介電材料,比如氧化物,氮化物,低介電係數材料,或其他適合的材料。介層介電層120可以包括一個或多個介電材料及/或一個或多個介電層。
在第4圖中,一開口125形成穿過介電材料層120至基板110。
參照操作204,在開口125的形成中,一光阻層(未繪示)形成在介層介電層120上,藉由一適當的製程,比如旋轉塗佈,且藉由一微影圖案化方法,圖案化以形成一圖案化光阻特徵。圖案化光阻層特徵可以藉由一乾式蝕刻製程,移轉以蝕刻開口125作為穿透介電材料層120的接點。光阻層接著會剝除。開口125係配置用以填入導電特徵,在半導體裝置中微電子元件(舉例而言,電晶體裝置)及外部裝置之間,用以提供電性連接。
參照第5圖及第2圖之操作206,第一鉭阻障層130形成於開口125及介電材料層120上,透過一適當的沉積製程,比如物理氣相沉積
(PVD),化學氣相沉積(CVD),原子層沉積(ALD),及其組成,或者其他適合製程。第一鉭阻障層130可以具有一β-相晶體結構,並呈現高接觸電阻。
對於本發明的許多實施例,具有β-相的第一鉭阻障層,具有一厚度介於約10到100埃之間。如本發明的實施例,具有β-相的第一鉭阻障層,具有一厚度介於約50到85埃之間。
參照第6圖及第2圖之操作208,一α-相誘導金屬層沉積在第
一鉭阻障層上,係藉由一適當的沉積製程,比如一電鍍製程,或第一鉭阻障層的沉積製程。如實施例,α-相誘導金屬層之形成,至少覆蓋第一鉭阻障層130位於開口125的底部(亦即基板110所暴露的表面)。α-相誘導金屬層之所以有這樣的名稱,係為薄膜層導入在第一鉭阻障層上,用以誘導後續沉積鉭阻障層具有一α-相的主要晶體結構之形成,而相較於β-相鉭,具有較低的接觸電阻。候選的材料係為可以誘導α-相鉭阻障層形成的材料。舉例來說,α-相誘導金屬層以一金屬形成,係選自於由銅,鈷(Co),鈦(Ti),及釕(Ru)所組成的群組。對於本發明的多個實施例,α-相誘導金屬層具有一厚度介於約5至60埃之間。如實施例,α-相誘導金屬層具有一厚度介於約15至50埃之間。
在第7圖及第2圖之操作210中,第二鉭阻障層150沉積於α-
相誘導金屬層140上。對於本發明的許多實施例,具有α-相的第二鉭阻障層150具有一厚度介於約5至60埃之間。如本發明的實施例,具有α-相的第二鉭阻障層150具有一厚度介於約5至20埃之間。
一般而言,一薄的銅層沉積在阻障層上,以作為一種子層。
在第8圖及第2圖之操作212中,種子層160沉積於第二鉭阻障層150上。種子
層160可以藉由,舉例而言,物理氣相沉積製程,化學氣相沉積製程,原子層沉積製程,電鍍,無電電鍍或其組合,而形成。種子層160需要提供電化學沉積反應的導電性,且提供成核點,作為後續銅電鍍。種子層160由一第一含銅金屬構成,係選自於由銅(Cu),銅鎂(CuMg),銅鋁(CuAl),銅錳(CuMn),銅鈦(CuTi),銅矽(CuSi),銅鎢(CuW),銅鉭(CuTa),銅鋯(CuZr),銅鉬(CuMo),及其組合所組成的群組。
參照第9圖及第2圖之操作214,一第二含銅金屬170填入開口
125中。第二含銅金屬係為一金屬選自於由銅(Cu),銅鎂(CuMg),銅鋁(CuAl),銅錳(CuMn),銅鈦(CuTi),銅矽(CuSi),銅鎢(CuW),銅鉭(CuTa),銅鋯(CuZr),銅鉬(CuMo),及其組合所組成的群組。
基於X光繞射(XRD)分析,阻障層150的奈米晶體微結構確認
為α-相鉭結構。藉由一X光繞射波峰2Θ=38°,顯示主要(110)方向α-相鉭阻障層150的特性。X光繞射分析顯示α-相鉭層已成功地誘導,藉由並形成於α-相誘導銅層,其中α-相誘導銅層先導入β-相鉭阻障層上。
正常來說,以物理氣相沉積製程來說,在一內連線中的一導
電特徵,具有厚度200埃的鉭阻障層,會有將近低20%的接觸電阻,相較於傳統內連線結構,僅具有β-相鉭阻障層的導電特徵。
熟習此技藝者應知,其可以利用本發明為基礎,輕易地設計
或修改其他製程及結構,用以實現相同的目的及/或達成在此所述實施例的優點。熟習此技藝者亦可以了解,這些等效的構造並不脫離本發明的精神與範圍,且其可以在不脫離本發明的精神與範圍下,進行各種修改,潤飾,替代及變更。
100‧‧‧內連線結構
110‧‧‧基板
120‧‧‧介電材料層
130‧‧‧β-相鉭阻障層
140‧‧‧α-相誘導金屬層
150‧‧‧α-相鉭阻障層
160‧‧‧第一含銅金屬
170‧‧‧第二含銅金屬
Claims (10)
- 一內連線結構,包括:一基板;一介電材料層於該基板上;以及一導電特徵於該介電層中,該導電特徵具有一含銅金屬;一α-相鉭阻障層至少部分地,周圍地環繞該含銅金屬;一α-相誘導金屬層周圍地環繞該α-相鉭阻障層;以及一β-相鉭阻障層周圍地環繞該α-相誘導金屬層。
- 如請求項1所述的內連線結構,其中該α-相誘導金屬層至少覆蓋該β-相鉭阻障層位於該開口的一底部上。
- 如請求項1所述的內連線結構,更包括另一導電特徵,覆蓋該導電特徵,或在該導電特徵下方。
- 如請求項1所述的內連線結構,其中該α-相誘導金屬層可以由一金屬構成,其係選自於由銅,鈷(Co),鈦(Ti),及釕(Ru)所組成的群組。
- 一積體電路裝置,包括:一基板;複數個介層介電層於該基板上;以及複數個導電特徵,對應的該些導電特徵相對地在對應的該些介電層中,每一該導電特徵具有一β-相鉭阻障層;一α-相誘導金屬層在該β-相鉭阻障層上; 一α-相鉭阻障層在該α-相誘導金屬層上;以及一含銅金屬在該α-相鉭阻障層上。
- 一種用以形成一內連線結構之方法,包括:沉積一介電材料層於一基板上;形成一開口在該介電材料層中,以暴露出一下方導電材料;以及形成一導電特徵,包括:沉積一第一鉭阻障層在該開口;形成一α-相誘導金屬層在該第一鉭阻障層上;沉積一第二鉭阻障層於該α-相誘導金屬層上;形成一第一含銅金屬之一種子層於該第二鉭阻障層上;以及填充該開口以一第二含銅金屬。
- 如請求項6所述的方法,其中該第一含銅金屬不同於該第二含銅金屬。
- 如請求項6所述的方法,其中形成該α-相誘導金屬層至少覆蓋該β-相鉭阻障層位於該開口的一底部上。
- 如請求項6所述的方法,更包括重複形成該導電特徵,以形成一第二導電特徵於該第二含銅金屬上。
- 如請求項6所述的方法,更包括部分移除該第二含銅金屬及該種子層的至少部分,藉此至少部分暴露出該第一或該第二鉭阻障層的上表面。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/929,341 US20150001720A1 (en) | 2013-06-27 | 2013-06-27 | Interconnect Structure and Method for Forming Interconnect Structure |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201501239A true TW201501239A (zh) | 2015-01-01 |
TWI518843B TWI518843B (zh) | 2016-01-21 |
Family
ID=52114805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW102142072A TWI518843B (zh) | 2013-06-27 | 2013-11-19 | 內連線結構及形成內連線結構的方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US20150001720A1 (zh) |
KR (3) | KR20150001629A (zh) |
CN (2) | CN109390276A (zh) |
TW (1) | TWI518843B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI755052B (zh) * | 2015-10-29 | 2022-02-11 | 美商英特爾公司 | 針對用於半導體封裝之矽橋的無金屬框設計(二) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9601544B2 (en) * | 2013-07-16 | 2017-03-21 | Imec | Three-dimensional magnetic memory element |
US9252110B2 (en) | 2014-01-17 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of forming same |
US10079174B2 (en) | 2014-04-30 | 2018-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Composite contact plug structure and method of making same |
US9853123B2 (en) * | 2015-10-28 | 2017-12-26 | United Microelectronics Corp. | Semiconductor structure and fabrication method thereof |
US10050139B2 (en) | 2016-06-24 | 2018-08-14 | Infineon Technologies Ag | Semiconductor device including a LDMOS transistor and method |
US9875933B2 (en) | 2016-06-24 | 2018-01-23 | Infineon Technologies Ag | Substrate and method including forming a via comprising a conductive liner layer and conductive plug having different microstructures |
US10622284B2 (en) * | 2016-06-24 | 2020-04-14 | Infineon Technologies Ag | LDMOS transistor and method |
US10242932B2 (en) | 2016-06-24 | 2019-03-26 | Infineon Technologies Ag | LDMOS transistor and method |
TWI839906B (zh) * | 2017-08-30 | 2024-04-21 | 荷蘭商Asm Ip私人控股有限公司 | 層形成方法 |
CN110184575A (zh) * | 2019-05-23 | 2019-08-30 | 南京理工大学 | 具有高温阻挡性能的α-Ta涂层的制备方法 |
US11515256B2 (en) | 2021-01-27 | 2022-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6339258B1 (en) * | 1999-07-02 | 2002-01-15 | International Business Machines Corporation | Low resistivity tantalum |
US6916398B2 (en) * | 2001-10-26 | 2005-07-12 | Applied Materials, Inc. | Gas delivery apparatus and method for atomic layer deposition |
US7294241B2 (en) * | 2003-01-03 | 2007-11-13 | Chartered Semiconductor Manufacturing Ltd. | Method to form alpha phase Ta and its application to IC manufacturing |
US6992390B2 (en) * | 2003-11-07 | 2006-01-31 | International Business Machines Corp. | Liner with improved electromigration redundancy for damascene interconnects |
US7071564B1 (en) * | 2004-03-04 | 2006-07-04 | Advanced Micro Devices, Inc. | Composite tantalum capped inlaid copper with reduced electromigration and reduced stress migration |
US7445810B2 (en) * | 2004-04-15 | 2008-11-04 | Hewlett-Packard Development Company, L.P. | Method of making a tantalum layer and apparatus using a tantalum layer |
US7449409B2 (en) * | 2005-03-14 | 2008-11-11 | Infineon Technologies Ag | Barrier layer for conductive features |
US7417321B2 (en) * | 2005-12-30 | 2008-08-26 | Taiwan Semiconductor Manufacturing Co., Ltd | Via structure and process for forming the same |
US8105937B2 (en) * | 2008-08-13 | 2012-01-31 | International Business Machines Corporation | Conformal adhesion promoter liner for metal interconnects |
US20110266676A1 (en) * | 2010-05-03 | 2011-11-03 | Toshiba America Electronic Components, Inc. | Method for forming interconnection line and semiconductor structure |
CN102376632B (zh) * | 2010-08-19 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 形成半导体器件结构的方法 |
US8148257B1 (en) * | 2010-09-30 | 2012-04-03 | Infineon Technologies Ag | Semiconductor structure and method for making same |
-
2013
- 2013-06-27 US US13/929,341 patent/US20150001720A1/en not_active Abandoned
- 2013-11-19 TW TW102142072A patent/TWI518843B/zh active
-
2014
- 2014-06-18 KR KR1020140074004A patent/KR20150001629A/ko active Application Filing
- 2014-06-26 CN CN201811216101.7A patent/CN109390276A/zh active Pending
- 2014-06-26 CN CN201410301605.4A patent/CN104253108A/zh active Pending
-
2016
- 2016-04-01 KR KR1020160040277A patent/KR20160041883A/ko active Application Filing
- 2016-09-12 US US15/263,249 patent/US9966304B2/en active Active
-
2017
- 2017-06-02 KR KR1020170069213A patent/KR101857915B1/ko active IP Right Grant
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI755052B (zh) * | 2015-10-29 | 2022-02-11 | 美商英特爾公司 | 針對用於半導體封裝之矽橋的無金屬框設計(二) |
US11626372B2 (en) | 2015-10-29 | 2023-04-11 | Intel Corporation | Metal-free frame design for silicon bridges for semiconductor packages |
US12074121B2 (en) | 2015-10-29 | 2024-08-27 | Intel Corporation | Metal-free frame design for silicon bridges for semiconductor packages |
Also Published As
Publication number | Publication date |
---|---|
TWI518843B (zh) | 2016-01-21 |
KR20150001629A (ko) | 2015-01-06 |
CN109390276A (zh) | 2019-02-26 |
US9966304B2 (en) | 2018-05-08 |
CN104253108A (zh) | 2014-12-31 |
KR20170066297A (ko) | 2017-06-14 |
US20150001720A1 (en) | 2015-01-01 |
KR101857915B1 (ko) | 2018-05-14 |
KR20160041883A (ko) | 2016-04-18 |
US20160379875A1 (en) | 2016-12-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI518843B (zh) | 內連線結構及形成內連線結構的方法 | |
US20220115505A1 (en) | Copper-filled trench contact for transistor performance improvement | |
US7790617B2 (en) | Formation of metal silicide layer over copper interconnect for reliability enhancement | |
CN107836034B (zh) | 用于互连的钌金属特征部填充 | |
US7193327B2 (en) | Barrier structure for semiconductor devices | |
US8372739B2 (en) | Diffusion barrier for integrated circuits formed from a layer of reactive metal and method of fabrication | |
JP5379848B2 (ja) | 導電性コンタクトの組み込みのための構造体及びプロセス | |
CN101308810B (zh) | 集成电路结构及其制作方法 | |
US11404311B2 (en) | Metallic interconnect structures with wrap around capping layers | |
US20140353829A1 (en) | Semiconductor device having insulating layers containing oxygen and a barrier layer containing manganese | |
TW201707142A (zh) | 半導體裝置及其製造方法 | |
US20050266679A1 (en) | Barrier structure for semiconductor devices | |
KR101141214B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JP4786680B2 (ja) | 半導体装置の製造方法 | |
JP2018117065A (ja) | 金属膜の埋め込み方法 | |
JP2009170665A (ja) | 半導体装置および半導体装置の製造方法 | |
US20180053688A1 (en) | Method of metal filling recessed features in a substrate | |
JP2004063980A (ja) | 半導体装置の製造方法および半導体装置 | |
KR20110020484A (ko) | 반도체 소자의 금속배선 형성방법 | |
KR20110077497A (ko) | 반도체 소자의 금속 배선 및 그의 형성방법 | |
KR20120031487A (ko) | 반도체 소자의 금속 배선 형성 방법 |