CN110459502A - 在半导体器件中形成跳跃通孔结构的方法和半导体器件 - Google Patents

在半导体器件中形成跳跃通孔结构的方法和半导体器件 Download PDF

Info

Publication number
CN110459502A
CN110459502A CN201910382708.0A CN201910382708A CN110459502A CN 110459502 A CN110459502 A CN 110459502A CN 201910382708 A CN201910382708 A CN 201910382708A CN 110459502 A CN110459502 A CN 110459502A
Authority
CN
China
Prior art keywords
metallic conductor
interconnection levels
coating
via openings
jump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910382708.0A
Other languages
English (en)
Other versions
CN110459502B (zh
Inventor
C-C.杨
L.A.克莱文杰
B.A.安德森
N.A.兰齐洛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN110459502A publication Critical patent/CN110459502A/zh
Application granted granted Critical
Publication of CN110459502B publication Critical patent/CN110459502B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

包含跳跃通孔结构的半导体器件以及形成跳跃通孔结构的方法包含在由至少一个其他互连层级分离的两个互连层级之间的互连件，即跳跃通孔，以连接Mx和Mx+2互连层级，其中介于中间的金属化层级(Mx+1)的部分位于跳跃通孔的路径中。

Description

在半导体器件中形成跳跃通孔结构的方法和半导体器件
技术领域
本发明总体上涉及集成电路的互连结构，并且更具体地涉及在半导体器件中不相邻的多层级金属化层之间形成的跳跃通孔的制造方法以及得到的结构。
背景技术
在制造半导体器件中，多个电连接件典型地形成到每一个器件，并且基板上可以有数百万个器件。用导电材料填充的开口典型地形成为将器件连接件连接到较高的器件层级，以最终连接到电封装接触件。随着器件尺寸的缩小，这些电通孔之间的节距也一直在缩小。
通孔可以典型地穿过电介质层(例如层间电介质)形成到金属化层，并且形成到实际器件的部件。基板上的器件之间的电连接件以及从封装体接触件到器件的电连接件可以规划路径为穿过不同金属化的层，这可以当作配线(例如通道)。互连配线的多个层级典型地由穿过其形成通孔的介于之间的电介质层来分离。典型的集成电路封装体中，可以涉及七个或更多个金属化层级。电连接件的布局因此可以是非常复杂的。涉及对准掩模图案的多个图案化技术可以用于形成不同的层级。可以使用掩模化和蚀刻的多个循环。这典型地考虑到后段制程(BEOL)制造阶段。
随着器件尺寸越来越小，形成单独部件和电接触件变得越来越困难。因此需要以下方法：保留传统场效应晶体管(FET)结构的积极的方面，同时克服了由于形成较小器件部件和互连件创造的缩放问题。
发明内容
本发明的实施例总体上针对半导体器件中形成跳跃通孔结构的半导体器件和方法。跳跃通孔结构形成在半导体器件中的非限制性示例方法包含：形成第一互连层级(Mx)，其包含在具有一个或多个半导体器件的基板上沉积第一电介质层；在第一电介质层中形成至少一个第一金属导体，其中至少一个金属导体和第一电介质具有共面表面；以及在共面表面上沉积第一覆盖层。通过在第一覆盖层上沉积第二电介质层来形成第二互连层级(Mx+1)。至少一个第二金属导体形成在第二电介质层中，其中第二金属导体包含其顶部表面上的第二覆盖层和共同包封第二金属导体的衬垫层。第三互连层级(Mx+2)形成在第二互连层级上，并且包含在第二互连层级上沉积第二电介质层。在所述第二和第三电介质层中形成到第一金属导体的通孔开口，其中通孔开口暴露第二覆盖层的部分、第二金属导体的侧壁、以及所述第一覆盖层的部分。在通孔开口的底部处移除第一覆盖层以暴露第一金属导体的表面，并且将间隔体层沉积在包含第二金属导体的侧壁的通孔开口的侧壁上。用金属导体填充通孔开口，其中在第二互连层级中的第二金属导体与从第三互连层级延伸到第一互连层级的第一金属导体的填充的通孔开口电隔离，并且其中第一和第二覆盖层具有不同的蚀刻选择性。
根据本发明的一个或多个方面的半导体器件的非限制性示例包含第一互连层级(Mx)，该第一互连层级包含第一电介质层、第一金属导体和覆盖第一金属导体的第一覆盖层。第二互连层级(Mx+1)位于第一互连层级上，并且包含第二电介质层、第二金属导体、和覆盖第二金属导体的第二覆盖层，其中第二覆盖层相对于第一覆盖层具有不同的蚀刻选择性。第三互连层级(Mx+2)位于第二互连层级上，并且包括第三电介质层和第三金属导体。用金属填充的跳跃通孔开口从第三互连层级延伸到第一互连层级，其中在第二互连层级中的第二金属导体的包含其侧壁的部分位于跳跃通孔开口的路径中并且与填充的金属通孔开口电隔离。
根据本发明的一个或多个方面的半导体器件的非限制性示例包含第一互连层级(Mx)，该第一互连层级包含第一电介质层、第一金属导体、以及覆盖第一金属导体的第一覆盖层和包封第一金属导体的第一衬垫层。第一互连层级上的第二互连层级(Mx+1)包含第二电介质层、第二金属导体、以及覆盖第二金属导体的第二覆盖层和包封第二金属导体的第二衬垫层，其中所述第二覆盖层相对于所述第一覆盖层具有不同的蚀刻选择性。第三互连层级(Mx+2)位于第二互连层级上，并且包含第三电介质层和第三金属导体。包含金属的跳跃通孔从第三互连层级延伸到第一互连层级，其中在形成跳跃通孔期间，在第二互连层级中的第二金属导体的包含第二覆盖层和其侧壁的部分位于所述跳跃通孔的路径中，其中该侧壁包含与覆盖层有效组合的自形成的阻挡层以与所述跳跃通孔电隔离。
通过本发明的技术实现附加的特征和优点。本发明的其他实施例和方面在本文中被详细地描述，并且被认为是所主张的发明的一部分。为了更好地理解本发明的优点和特征，参考描述和附图。
附图说明
本说明书包括附图以提供对本发明的进一步理解，并且将该附图并入且构成该说明书的一部分。附图示出了本发明的实施例，和说明书一起用于解释本发明的原理。
图1是根据本发明的一个或多个实施例，描绘包括在层级间电介质层中提供的两个下面的金属化层级的半导体器件的示意性横截面图；
图2是根据本发明的一个或多个实施例的、在图1的半导体器件中形成到阻挡层的通孔开口的示意性横截面图，该阻挡层覆盖下面的金属化层级的不相邻的一个；
图3是根据本发明的一个或多个实施例的、图2的半导体器件在可选地侧壁衬垫移除介于中间的金属化层之后的示意性横截面图；
图4是根据本发明的一个或多个实施例的、图3的半导体器件在在通孔开口的底部处移除阻挡层之后的示意性横截面图；
图5是根据本发明的一个或多个实施例的、图4的半导体器件在在通孔开口中形成侧壁间隔体之后的示意性横截面图；
图6是根据本发明的一个或多个实施例的、图5的半导体器件在通孔开口金属化处理以形成跳跃通孔结构之后的示意性横截面图；
图7是根据本发明的一个或多个实施例的、描绘了在包含到阻挡层的通孔开口的半导体器件的示意性横截面图，该阻挡层覆盖下面的金属化层级中不相邻的一个；
图8是根据本发明的一个或多个实施例的、图7的半导体器件在介于中间的金属化层形成侧壁绝缘体之后的示意性横截面图；
图9是根据本发明的一个或多个实施例的、图8的底部电极结构在在通孔开口的底部处移除阻挡层之后的示意性横截面图；
图10是根据本发明的一个或多个实施例的、图9的半导体器件在通孔开口金属化处理以形成跳跃通孔结构之后的示意性横截面图；以及
图11是根据本发明的一个或多个实施例的跳跃通孔结构的示意性横截面图。
将理解的是，为了图示简化和清楚起见，图中所示的元件不必按比例描绘。例如，出于清楚的目的，一些元件的尺寸可以相对于其他元件放大。
具体实施方式
本发明总体上针对半导体中不相邻的多层级金属化层之间形成的跳跃通孔的制造方法和所得到的结构。跳跃通孔在由至少一个其他金属化层级分离的两个金属化层级之间提供互连件，即跳跃通孔连接Mx和Mx+2互连层级，其中其他金属化层级(Mx+1)的部分是跳跃通孔的路径。例如，跳跃通孔可以将第一金属化层M1连接到第三金属化层M3。如将在本文中更详细地描述，介于中间的金属互连件与跳跃通孔电学隔离开。
现在将在此描述根据本发明的方面的包含跳跃通孔结构的集成电路的详细的实施例以及制造包含跳跃通孔结构的集成电路的方法。然而，可以理解的是，本文中所述的本发明的实施例对于可以各种形式实现的结构仅是说明性的。此外，关于本发明的各种实施例所给定的示例的每一个旨在于说明而不是限制。另外，图不必按比例，一些特征可以放大以示出特定部件的细节。因此，本文中所描述的具体的结构和功能细节不应理解为限制，而仅仅作为教导本领域技术人员以各种方式采用本说明书的方法和结构的代表性基础。出于此后描述的目的，术语“上部”、“下部”、“顶部”、“底部”、“左边”、“右边”及其衍生词应与所描述的结构相关，如它们在附图中的取向。各种附图中相同编号可以是指相同的结构部件或其部分。
如本文所使用的，元件或部件之前的冠词“一”旨在对于元件或部件的实例(即出现)的个数不进行限制。因此，“一”应该理解为包括一个或至少一个，但是元件或部件的单数形式还包含复数，除非该数目明显意味着单数。
如本文所使用的，术语“发明”或“本发明”是非限制性术语，并且不旨在于指代特定发明的任何单个方面，而是涵盖了如在说明书和权利要求中描述的所有可能的方面。
关于半导体器件和集成电路(IC)制造的常规技术可以或者可能不会在本文中详细描述。此外，本文中所描述的各种任务和工艺步骤可以并入更全面的进程或工艺中，其具有未在本文中详细描述的附加的步骤或功能。特别地，制造半导体器件和基于半导体的IC的各种步骤是众所周知的，所以为了简洁起见，在没有提供众所周知的工艺细节的情况下，许多常规步骤将在本文中仅简单地提及或整个省略。
将理解的是，附图中所示的各种层和/或区域不是按比例描绘，并且在给定的附图中可以或可能不会明确示出共同用于以下的类型的一个或多个层和/或区域：互补金属氧化物半导体(CMOS)制造技术、fin场效应晶体管(finFET)器件、金属氧化物半导体场效应晶体管(MOSFET)器件、和/或其他半导体制造技术和器件。这不意味着从实际器件中省略未明确示出的层和/或区域。此外，当说明不必聚焦省略的元件时，为了清楚和/或简单起见，某些元件可以被排出在特定视图之外，此外，贯穿附图所使用的相同或相似的附图标记用于指示相同或相似的特征、元件或结构，并且因此相同或相似的特征、元件或结构的详细解释将不会针对附图的每一个而重复。
根据本发明的实施例的半导体器件和形成其的方法可以用在应用、硬件和/或电子系统中。实现本发明的实施例的合适的硬件和系统可以包含但不限于个人计算机、通信网络、电子商务系统、便携式通信装置(例如移动电话和智能手机)、固态介质储存装置、功能电路等。并入半导体器件的系统和硬件为本发明的预期实施例。考虑到在本文中所提供的发明的实施例的教导，本领域普通技术人员之一将能够预期本发明的实施例的其他实现方式和应用。
本发明的实施例可以与可能需要例如CMOS、MOSFET和/或FinFET的半导体器件结合起来来使用。通过非限制性示例，半导体器件可以包含但不限于CMOS、MOSFET和FinFET器件，和/或使用CMOS、MOSFET和/或FinFET技术的半导体器件。
以下限定和缩写用于理解权利要求书和说明书。如本文所使用的，术语“包括”、“包含”、“具有”或“含有”或者它们的其他任何变体，旨在覆盖非排他性内含物。例如，包括一列元件的组合物、混合物、工艺、方法、物品或设备不必限于仅仅那些元件，而是可以包含没有明确列出的其他元件或这样的组合物、混合物、工艺、方法、物品或设备所固有的。
如本文所使用的，修改了发明采用的组成部分、部件或反应物的数量的术语“大约”指代在数值数量上例如通过用于制备浓缩物或溶液的典型测量进程和液体处理进程可能发生的变化。此外，变化可能由如下发生：测量进程中无意的误差，用于制备组合物的组成部分或者执行方法的制造、原料或纯度的差异，等等。一方面，术语“大约”意味着在所报告的数值的10％内。另一方面，术语“大约”意味着在所报告的数值的5％内。然而，另一方面，术语“大约”意味着在所报告的数值的10％、9％、8％、7％、6％、5％、4％、3％、2％或1％内。
还将理解的是，当诸如层、区域或基板的元件称为在另一个元件“上”或“之上”时，它可以直接在其他元件上或者还可以存在介于中间的元件。相比之下，当元件称为“直接在”另一个元件“上”或“之上”时，没有介于中间的元件存在，并且元件与另一个元件接触。
如本文所使用的，术语“基板”可以包含半导体晶片，诸如IV族的半导体晶片(例如硅晶片)，或是诸如化合物半导体的III-V族半导体晶片(例如砷化镓半导体晶片)。在一个或多个实施例中，多个电介质层和半导体材料层可以布置有基板以提供微电子器件或较小器件，其可以包含半导体器件，诸如场效应晶体管(FET)、fin类型场效应晶体管(finFET)、双极结型晶体管(BJT)及其组合。至少一个器件层还可以包含存储器件，诸如动态随机存取存储器(DRAM)、嵌入式动态随机存取存储器(EDRAM)、闪速存储器及其组合。至少一个器件层还可以包含诸如电阻器和电容器的无源器件，以及至至少一个器件层内包含的器件的电连接件。
还应该注意的是，没有全部示出掩模、图案化和光刻工艺，因为本领域普通技术人员将认识到掩模化和图案化用于形成标识层和开口，并且进行标识的选择性蚀刻工艺，如本文所描述的。
参考相关的附图在本文中描述发明的各种实施例。在不偏离本发明的范围的情况下，可以设计本发明的替代实施例。在以下描述和附图中提出了元件之间的各种连接和定位关系(例如在...之上、在...下方、相邻等)。除非另外指定，否则这些连接和/或定位关系可以是直接或间接的，并且本发明不旨在限制该方面。因此，实体的耦接可以指直接或间接地耦接，并且实体之间的位置关系可以是直接或间接的位置关系。此外，本文中所描述的各种任务和工艺步骤可以并入更全面的进程或工艺中，其具有未在本文中详细描述的附加的步骤或功能。
现在转向更具体地与本发明的方面相关的技术的概览，后段制程(BEOL)工艺总体上致力于在集成电路的不同器件之间形成金属互连体，然而在前段制程(FEOL)工艺期间总体上完成对构成集成电路的不同器件的制造。
本发明可以应用的示例性应用/用途包含但不限于互补金属氧化物半导体(CMOS)器件、逻辑器件(例如NAND门、NOR门、XOR门等)、存储器器件(例如DRAM、SRAM、触发器等)、以及复杂的(例如VLSI、ULSI等)专用集成电路(ASICS)和处理器。
在各种实施例中，可以由物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、分子束外延(MBE)、或其各种变型中的任何一种来沉积材料和层，各种变型例如为等离子体增强化学气相沉积(PECVD)，金属有机化学气相沉积(MOCVD)，低压化学气相沉积(LPCVD)，电子束物理气相沉积(EB-PVD)和等离子体增强原子层沉积(PEALD)。沉积可以是外延工艺，并且沉积的材料可以是晶体。在各种实施例中，层可以由一个或多个沉积工艺来形成，其中例如共形层可以由第一工艺(例如ALD、PEALD等)来形成，并且填充可以由第二工艺(例如CVD、电沉积、PVD等)来形成。
将理解的是，还将在给定说明性架构的方面描述本发明，然而其他架构、结构、基板材料和工艺特征以及步骤可以在本发明的范围内变化。
现在参考相同的数字表示相同或相似元件的附图并且首先参考图1，根据本发明的一个或多个实施例，总体上示出了包含具有介于中间的金属化和层间电介质层的多层级金属化方案的半导体器件10。
半导体器件10包含第一互连层级12(即第一金属化层)、第二互连层级14(即第二金属化层)和在基板(未示出)上配备的第三互连层级16(即第三金属化层)。如在本文中将更详细地描述，根据本发明的一个或多个实施例的跳跃通孔结构在由至少一个其他互连层级分离的两个互连层级之间(例如在第三金属化层和第一互连层级之间)提供互连，其中第二互连层级可以称为介于中间的互连层级并且与跳跃通孔结构电隔离。尽管参考了第一、第二、第三互连层级，应显而易见的是术语第一、第二、第三是相对的并且本文中描述的跳跃通孔结构不旨在限于这些特定的互连层级，因为典型的集成电路封装体可以包含七个或更多个金属化层级。
第一互连层级12包含在基板(未示出)上设置的电介质材料20内光刻地形成的金属导体22(即导电互连线)。金属导体22可以是铜、铝、它们的组合物或者诸如此类。金属导体还可以包含阻挡层26以防止导体扩散到电介质材料20中。电介质氮化物覆盖层24配备在第一互连层级上。适合于形成覆盖层和/或阻挡层的材料包含但不限于(例如，阻挡层可以由以下来形成)：钽(Ta)、氮化钽(TaN)、钴(Co)、钌(Ru)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)或其组合。覆盖层可以由以下来形成：氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、碳硼化硅(SiBC)、碳硼氮化硅(SiBCN)、碳化硼(BC)、氮化硼(BN)、碳氧化硅(SiOC)、氢化碳化硅、二氧化硅、有机硅酸盐玻璃和其他低k电介质或其组合。覆盖层24和/或阻挡层26可以由PVD、CVD或ALD工艺沉积。第一互连层级12还可以包含由金属导体构成的覆盖对准标记物(未示出全部，示出了其中一个)，在将随后的图案定位到第一图案时该覆盖对称标记物为用作参考的高精度特征。
第二互连层级14配备在第一互连层级12上，并且包含在电介质氮化物覆盖层24上的层间电介质30内光刻形成的金属导体32。金属导体32还可以包含如前文所述的阻挡层35以阻止导体扩散到电介质材料30和覆盖层34中，如前文所述，条件是该覆盖层34具有不同材料并且具有与覆盖层24不同的蚀刻选择性。
第三互连层级16配备在第二互连层级14上，并且包含层间电介质40。
第一、第二和第三电介质材料20、30、40可以由相同或不同的电介质材料来形成。层间电介质可以是包含无机电介质或有机电介质的电介质材料。电介质材料可以是多孔的或无孔的。可以用作电介质材料的合适的电介质的一些示例包含但不限于：SiO2，倍半硅氧烷，包含Si、C、O和H原子的碳掺杂的氧化物(即有机硅酸盐)，热固性聚芳基醚(polyaryleneethers)或其多层。术语“聚芳基”用于表示通过键、稠环或惰性连接组(诸如氧、硫、砜、亚砜、羰基等)连接在一起的芳基基团或惰性取代的芳基基团。层间电介质可以由如本领域公知的PECVD进程来沉积。
现在参考图2，通孔开口50在电介质材料20、30和40中形成，并且可以总体上自对准于第二互连层级14的金属导体32。通孔开口50跨越第三互连层级到第一互连层级12的阻挡层24，并且暴露部分的覆盖层34和如所示的第二互连层级14的金属导体32上的阻挡层36。通孔开口50可以由选择性定向蚀刻(例如反应离子蚀刻(RIE))来形成。
图3中，移除阻挡层36的暴露的部分(即，金属导体32的侧壁上的阻挡层)。暴露的部分可以通过对阻挡层有选择性的干法或湿法蚀刻来移除。可选地，可以使金属导体的暴露的侧壁凹陷。
图4中，相对于第二互连层级14中的顶部覆盖层34选择性地移除通孔开口50的底部处的暴露的阻挡层24。如注意到的，覆盖层24由不同材料形成并且具有与覆盖层34不同的蚀刻选择性。作为示例，覆盖层24可以由NBLoK(SiCNH)形成，并且覆盖层34可以由SiN(A1)形成。可以由RIE来移除在通孔开口50的底部处暴露的NBLoK(SiCNH)。
图5中，然后，间隔体材料的共形层52被沉积到半导体器件10上，并且经受诸如RIE的选择性定向蚀刻工艺，以便从该水平表面移除间隔体材料，由此在限定通孔开口的表面的侧壁上提供间隔体材料。间隔体材料可以是诸如但不限于Si3N4、SiC、SiC(N、H)等的低k材料，其可以通过例如化学气相沉积来沉积。
图6中，将层间电介质40光刻图案化并且蚀刻以形成一个或多个开口(示出了其中一个)。在层间电介质40中形成一个或多个开口的光刻工艺一般包含将光刻胶沉积到表面上。光刻胶对例如为极紫外(EUV)辐射的辐射敏感，并且根据所使用的光刻胶，光刻胶暴露于辐射的部分可以通过显影工艺来移除(或保留)。然后通过在已经移除光刻胶的区域中蚀刻或以其他方式修改层间电介质来形成一个或多个开口。例如，反应离子蚀刻工艺可以用于各向异性地移除层间电介质40的部分以形成一个或多个开口。特定图案不旨在被限制，并且可以包含沟槽特征、通孔特征及其组合等。
衬垫层44(即扩散阻挡层)共形地沉积到图案化的层间电介质40上。衬例如，钽、氮化钽、钴、钌、钛、氮化钛、氮化钨和多于一种材料的组合(例如氮化钽/钽或氮化钽/钴)可以用于形成衬垫层。如前所述，例如，诸如氮化钛的衬垫层的存在确保了诸如铜的金属(在随后的退火工艺期间可以参与相互扩散)将不再扩散到层间电介质中。衬垫层44可以由PVD、CVD或ALD工艺来沉积。
接下来，可选的共形种子层(未示出)被沉积。种子层的功能为提供其上可以沉积金属导体的基部。可以由本领域技术人员已知的一个或多个方法形成种子层。例如，可以由化学气相沉积(CVD)、物理气相沉积(PVD)、或这样的两个沉积工艺的一些变型来形成种子层。可以电化学地或由无电镀工艺形成种子层。在PVD的情况下，种子层可以通过离子溅射由多个靶或通过非反应溅射由单个合金靶来沉积。
沉积的种子层中的一个或多个金属的成分典型地为从1个原子百分比到大约10个原子百分比。实施例中，沉积的种子层将包含从约1个原子百分比到大约7个原子百分比。种子层的示例是铜、铜锰等。
在沉积种子层之后，然后沉积金属的层。金属可以是铜，但可以是任何合适的导体，其包含但不限于Cu、Co、Al、AlCu、Ti、TiN、Ta、TaN、W、WN、MoN、Pt、Pd、Os、Ru、IrO2、ReO2、ReO3、它们的合金、以及其混合物。在一些结构中，可以使用铜金属层，并且铜金属层可以包含诸如C、N、O、Cl或S的合金元素，已经展示出这些来改进铜导体的可靠性。铜合金中的合金元素的数量典型地在大约0.001重量百分比(wt.％)到大约10wt.％的范围中。
金属层可以由CVD、溅射、电化学沉积或类似的工艺来形成。例如，由诸如电镀或无电镀的电化学沉积可以进行铜的沉积。
在形成金属层之后，基板经受平坦化工艺以移除任何金属覆盖层(包含种子层和衬垫层移除)，使得金属的顶表面实质上与低k电介质层共面，如所示的。例如，使用电抛光工艺可以平坦化表面。在电抛光工艺中，通过电蚀刻的或电化学蚀刻来蚀刻少量的金属，以提供具有与电介质的顶表面总体上共面的顶部金属表面的金属互连件。这样的结构常称为凹陷的结构。在另一个实施例中，由化学机械抛光(CMP)形成平坦表面。CMP工艺使用本领域已知的非选择性浆料成分，通过化学和机械力的组合来平坦化互连结构的表面。浆料成分含有硅石研磨材料，其以基本相同的速率移除不同的金属层。替代地，平坦的表面可以由非选择性等离子体蚀刻工艺来形成。等离子体蚀刻工艺可以包含沉积到金属层上的附加的平坦化层。例如，在进行非选择性的蚀刻工艺之前，光刻胶的层可以沉积到金属层上。
如此，在开口中形成金属导体42，并且同样填充通孔50以便提供从第三互连层级16到第一互连层级12的电连接件，而电隔离第二互连层级14。由于顶部覆盖层34和金属导体的侧壁上的间隔体层52的出现，而与在第二互连层级14中的金属导体32电隔离。通孔开口50中的阻挡层44(即衬垫层)的存在允许顶部覆盖层34和间隔体层52的厚度相对较薄。
现在参考图7-10，示意性示出了根据一个或多个其他实施例、形成包含跳跃通孔结构的半导体器件的工艺流程。如图7所示，半导体器件100包含第一互连层级112(即第一金属化层)、第二互连层级114(即第二金属化层)和在基板(未示出)上配备的第三互连层级116(即第三金属化层)。通孔开口150形成，并且从第三互连层级116跨越到第一互连层级112。
第一互连层级112包含在基板(未示出)上设置的层间电介质120内光刻地形成的金属导体122。金属导体122可以是铜、铝、它们的组合或者诸如此类。金属导体还可以包含阻挡层126，以防止导体扩散到电介质材料120中。电介质氮化物覆盖层124配备在第一互连层级上。
第二互连层级114配备在第一互连层级112上，并且包含在电介质氮化物覆盖层124上的层间电介质130内光刻形成的金属导体132。金属导体132还可以包含如前文所述的阻挡层136，以阻止导体扩散到电介质材料130和覆盖层134中，如前文所述，条件是该覆盖层134具有不同材料并且具有与覆盖层124不同的蚀刻选择性。
第三互连层级116配备在第二互连层级114上，并且包含层间电介质140。如前文所述，第一、第二和第三电介质材料20、30、40可以由相同或不同的电介质材料来形成。
通孔开口150暴露了覆盖层134的部分和第二互连层级114的金属导体的侧壁、以及在通孔开口150的底部处的阻挡层124。
图8中，绝缘体138形成或由选择性地沉积到金属导体132的暴露的侧壁上。例如，合金可以选择为包含合金元素，其在退火/固化步骤期间与绝缘材料反应以在暴露的侧壁表面上形成氧化物。作为示例，金属导体可以是铜锰合金，并且绝缘材料可以包含选择性沉积二氧化硅材料。在退火/固化时，铜锰合金将与二氧化硅层间电介质中的氧和硅反应以自形成锰硅氧化物(MnSixOy，其中x∶y＝1∶3至3∶5)，其是有效的阻挡层以便阻止铜扩散。合适的铜合金包含但不限于CuMn、CuAl、CuTi、CuSn、CuGe、CuMg、CuNi等。
在一个或多个实施例中，铜合金中合金元素的数量一般为从大约0.1个原子百分比到大约60个原子百分比。在一个或多个其他实施例中，铜合金中合金元素的数量一般为从大约0.5个原子百分比到大约40个原子百分比；并且仍然在一个或多个其他实施例中，铜合金中合金元素的数量一般为从大约1个原子百分比到大约30个原子百分比。在一个或多个实施例中，铜合金厚度在和之间。铜合金层可以由等离子体气相沉积(PVD)、化学气相沉积(CVD)、溅射原子层沉积(ALD)等来沉积。
绝缘体138可以选自任何合适的绝缘体材料，其包含但不限于氧化物-氮化物-氧化物、SiO2、TaO5、PSiNx、Si3N4、SiON、SiC、TaO2、ZrO2、HfO2、Al2O3、它们的混合物等等.
图9中，相对于第二互连层级114中的顶部覆盖层134的暴露的部分，在通孔开口150的底部处的暴露的阻挡层124被选择性地移除。如上文提到的，覆盖层124由不同材料形成且具有与覆盖层134不同的蚀刻选择性，并且可以由RIE来选择性地移除。
图10中，将第三互连层级116中的层间电介质140光刻图案化并且蚀刻，以形成的一个或多个开口(示出了其中一个)。衬垫层144(即扩散阻挡层)共形地沉积到图案化的层间电介质140上。例如，钽、氮化钽、钴、钌、钛、氮化钛、氮化钨和多于一个材料的组合(例如氮化钽/钽或氮化钽/钴)可以用于形成衬垫层。如前所述，诸如氮化钛的衬垫层的存在确保了诸如铜的金属(在随后的退火工艺期间可以参与相互扩散)将不再扩散到层间电介质中。衬垫层144可以由PVD、CVD或ALD工艺来沉积。
以下，可选的共形种子层(未示出)被沉积。在沉积种子层之后，然后沉积金属的层。金属可以是铜，但也可以是任何合适的导体，其包含但不限于Cu、Co、Al、AlCu、Ti、TiN、Ta、TaN、W、WN、MoN、Pt、Pd、Os、Ru、IrO2、ReO2、ReO3、它们的合金、以及其混合物。在一些结构中，可以使用铜金属层，并且铜金属层可以包含诸如C、N、O、Cl或S的合金元素，已经展示出这些来改进铜导体的可靠性。铜合金中的合金元素的数量典型地在大约0.001重量百分比(wt.％)到大约10wt.％的范围中。金属层可以由CVD、溅射、电化学沉积或类似的工艺来形成。
在形成金属层之后，基板经受平坦化工艺以移除任何金属覆盖层(包含种子层和衬垫层移除)，使得金属的顶表面实质上与低k电介质层共面，如所示的。如此，形成金属导体142和填充的金属通孔154。填充的金属通孔(即跳跃通孔)提供从第三互连层级116到第一互连层级112的电连接件，而电隔离第二互连层级114。
图11示意性示出了根据本发明的一个或多个其他实施例的半导体器件200的横截面视图，该半导体器件200包含如图7-10总体上描述的跳跃通孔结构，并且还包含如图5总体上描述的间隔体层。半导体器件200包含第一互连层级212、第二互连层级214和第三互连层级216。
第一互连层级212包含在基板(未示出)上设置的层间电介质220内光刻地形成的金属导体222。金属导体222还可以包含阻挡层226，以防止导体扩散到电介质材料220中。电介质氮化物覆盖层224配备在第一互连层级上。
第二互连层级214配备在第一互连层级212上，并且包含在电介质氮化物覆盖层224上的层间电介质230内光刻形成的金属导体232。金属导体232还可以包含如前文所述的阻挡层236以阻止导体扩散到电介质材料240和覆盖层234中，如前文所述，条件是该覆盖层234具有不同材料并且具有与覆盖层224不同的蚀刻选择性。
第三互连层级216配备在第二互连层级214上，并且包含层间电介质240、金属导体242和从第三互连层级216延伸到第一互连层级212的、填充的金属通孔254。金属导体242还可以包含如前文所述的阻挡层244，以防止导体电迁移扩散到电介质材料240中。
形成金属填充的通孔154的通孔开口暴露了覆盖层234的部分和金属导体232的侧壁。绝缘体238可以选择性地沉积到金属导体232的暴露的侧壁表面上，或者如上所述绝缘体238是自形成的。在沉积衬垫层244之前，则可以在通孔开口的侧壁上形成共形间隔体层252。
有利地，如本文所述的跳跃通孔在底部提供增加的通孔面积，因为在介于中间的互连层级中的金属导体可以位于从上部互连层级延伸到下部互连层级的通孔的路径中并且被电隔离。
尽管已经关于优选的实施例特别地示出且描述了本发明，本领域技术人员应该理解的是，在不脱离发明的精神和范围的情况下，可以在形式和细节上进行前述的和其他的改变。因此预期的是，本发明不限于所描述和所图示的确切形式和细节，而是落入所附的权利要求的范围内。

Claims (20)

1.一种在半导体器件中形成跳跃通孔结构的方法，所述方法包括：
形成第一互连层级(Mx)，其包括在包含一个或多个半导体器件的基板上沉积第一电介质层，在所述第一电介质层中形成至少一个第一金属导体，其中所述至少一个金属导体和所述第一电介质具有共面表面，以及在所述共面表面上沉积第一覆盖层；
形成第二互连层级(Mx+1)，其包括在所述第一覆盖层上沉积第二电介质层，在所述第二电介质层中形成至少一个第二金属导体，其中所述第二金属导体包括其顶部表面上的第二覆盖层以及共同地包封所述第二金属导体的衬垫层；
形成第三互连层级(Mx+2)，其包括在所述第二互连层级上沉积第三电介质层；
在所述第二电介质层和第三电介质层中形成到所述第一金属导体的通孔开口，其中所述通孔开口暴露所述第二覆盖层的部分、所述第二金属导体的侧壁以及所述第一覆盖层的部分；
在所述通孔开口的底部处移除所述第一覆盖层，以暴露所述第一金属导体的表面；
在包含所述第二金属导体的侧壁的所述通孔开口的侧壁上沉积间隔体层；以及
用金属导体填充所述通孔开口，其中在所述第二互连层级中的所述第二金属导体与从所述第三互连层级延伸到所述第一互连层级的所述第一金属导体的填充的通孔开口电隔离，并且其中所述第一覆盖层和第二覆盖层具有不同的蚀刻选择性。
2.根据权利要求1所述的方法，其中形成所述通孔开口包括在所述通孔开口的底部处选择性蚀刻所述第一覆盖层，而不移除所述第二覆盖层。
3.根据权利要求1所述的方法，其中用所述金属导体填充所述通孔开口包括在用所述金属导体填充所述通孔开口之前，在限定所述通孔开口的所述侧壁上沉积阻挡层。
4.根据权利要求1所述的方法，其中形成所述通孔开口还包括在所述第三电介质层中形成一个或多个开口以及在填充所述通孔开口时用所述金属填充所述一个或多个开口。
5.根据权利要求1所述的方法，其中所述一个或多个开口包括沟槽、通孔、或其组合。
6.根据权利要求1所述的方法，其中所述一个或多个开口在所述第三互连层级中限定第三金属导体。
7.根据权利要求1所述的方法，还包括在所述第二金属导体的侧壁上自形成绝缘体，其中自形成所述绝缘体包括在所述第二金属导体中的合金元素至少与所述间隔体层中的氧反应，以在所述第二金属导体的侧壁上形成所述合金元素的氧化物。
8.一种半导体器件，包括：
第一互连层级(Mx)，其包括第一电介质层、第一金属导体和覆盖所述第一金属导体的第一覆盖层；
所述第一互连层级上的第二互连层级(Mx+1)，其包括第二电介质层、第二金属导体和覆盖所述第二金属导体的第二覆盖层，其中所述第二覆盖层相对于所述第一覆盖层具有不同的蚀刻选择性；
所述第二互连层级上的第三互连层级(Mx+2)，其包括第三电介质层和第三金属导体；以及
用金属填充的跳跃通孔开口，其从所述第三互连层级延伸到所述第一互连层级，其中在第二互连层级中的所述第二金属导体包含其侧壁的部分位于所述跳跃通孔开口的路径中并且与所述填充的金属通孔开口电隔离。
9.根据权利要求8所述的半导体器件，其中所述跳跃通孔开口还包括在限定所述填充的金属通孔开口的竖直侧壁上的间隔绝缘体。
10.根据权利要求8所述的半导体器件，其中在所述第二互连层级中的所述第二金属导体的暴露的侧壁还包括其上自形成的阻挡层。
11.根据权利要求10所述的半导体器件，其中所述自形成的阻挡层包括在所述第二金属导体中的合金元素和间隔绝缘体中至少氧之间的反应产物。
12.根据权利要求10所述的半导体器件，其中所述自形成的阻挡层包括MnSixOy，其中x∶y＝1∶3至3∶5。
13.根据权利要求8的半导体器件，其中所述第一、第二和第三金属半导体和所述金属填充的通孔开口包括Cu、Co、Al、AlCu、Ti、TiN、Ta、TaN、W、WN、MoN、Pt、Pd、Os、Ru、IrO2、ReO2、ReO3、它们的合金，或其混合物。
14.根据权利要求8所述的半导体器件，其中所述跳跃通孔开口还包括在限定所述跳跃通孔开口的侧壁上的衬垫。
15.根据权利要求8所述的半导体器件，其中所述跳跃通孔开口还包括在限定所述跳跃通孔开口的侧壁上的间隔体材料以及所述间隔体材料上的衬垫层。
16.一种半导体器件，包括：
第一互连层级(Mx)，其包括第一电介质层、第一金属导体以及覆盖所述第一金属导体的第一覆盖层和包封所述第一金属导体的第一衬垫层；
所述第一互连层级上的第二互连层级(Mx+1)，其包括第二电介质层、第二金属导体以及覆盖所述第二金属导体的第二覆盖层和包封所述第二金属导体的第二衬垫层，其中所述第二覆盖层相对于所述第一覆盖层具有不同的蚀刻选择性；
所述第二互连层级上的第三互连层级(Mx+2)，其包括第三电介质层和第三金属导体；以及
包含金属的跳跃通孔，其从所述第三互连层级延伸到所述第一互连层级，其中在形成所述跳跃通孔期间，在所述第二互连层级中的所述第二金属导体包含所述第二覆盖层和其侧壁的部分位于所述跳跃通孔的路径中，其中所述侧壁包括与覆盖层有效组合的自形成的阻挡层以与所述跳跃通孔电隔离。
17.根据权利要求16所述的半导体器件，其中所述跳跃通孔开口在限定所述跳跃通孔开口的侧壁上的间隔体材料以及所述间隔体材料上的衬垫层。
18.根据权利要求16所述的半导体器件，其中所述自形成的阻挡层包括MnSixOy，其中x∶y＝1∶3至3∶5。
19.根据权利要求16的半导体器件，其中所述第一、第二和第三金属导体和所述金属填充的通孔开口包括Cu、Co、Al、AlCu、Ti、TiN、Ta、TaN、W、WN、MoN、Pt、Pd、Os、Ru、IrO2、ReO2、ReO3、它们的合金，或其混合物。
20.根据权利要求16所述的半导体器件，其中所述自形成的阻挡层包括在所述第二金属导体中的合金元素和间隔绝缘体中至少氧之间的反应产物。
CN201910382708.0A 2018-05-08 2019-05-08 在半导体器件中形成跳跃通孔结构的方法和半导体器件 Active CN110459502B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/973,630 US10319629B1 (en) 2018-05-08 2018-05-08 Skip via for metal interconnects
US15/973,630 2018-05-08

Publications (2)

Publication Number Publication Date
CN110459502A true CN110459502A (zh) 2019-11-15
CN110459502B CN110459502B (zh) 2023-05-09

Family

ID=66767616

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910382708.0A Active CN110459502B (zh) 2018-05-08 2019-05-08 在半导体器件中形成跳跃通孔结构的方法和半导体器件

Country Status (2)

Country Link
US (1) US10319629B1 (zh)
CN (1) CN110459502B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113363201A (zh) * 2020-03-05 2021-09-07 中芯国际集成电路制造（天津）有限公司 半导体器件及超级通孔的形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911623B2 (en) * 2015-12-15 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Via connection to a partially filled trench
US10586012B2 (en) * 2018-04-25 2020-03-10 International Business Machines Corporation Semiconductor process modeling to enable skip via in place and route flow
US11557509B1 (en) * 2018-12-21 2023-01-17 Applied Materials, Inc. Self-alignment etching of interconnect layers
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11658069B2 (en) * 2020-03-26 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device having an interconnect structure over a substrate
CN114725059A (zh) * 2021-01-06 2022-07-08 联华电子股份有限公司 具有超通孔的半导体结构以及其制作方法
US11876047B2 (en) * 2021-09-14 2024-01-16 International Business Machines Corporation Decoupled interconnect structures
US11848273B2 (en) 2021-11-17 2023-12-19 International Business Machines Corporation Bridge chip with through via
US20230343698A1 (en) * 2022-04-26 2023-10-26 Samsung Electronics Co, Ltd. Interconnect structure of semiconductor device including metal pattern or via structure with sidewall spacer structure

Citations (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079492A (ja) * 1996-07-12 1998-03-24 Toshiba Corp 半導体装置及びその製造方法
JPH10214894A (ja) * 1997-01-29 1998-08-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2002141500A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 半導体装置及びその製造方法
US6524926B1 (en) * 2000-11-27 2003-02-25 Lsi Logic Corporation Metal-insulator-metal capacitor formed by damascene processes between metal interconnect layers and method of forming same
US20030190829A1 (en) * 2002-04-05 2003-10-09 Brennan Kenneth D. Dual damascene barrier structures and preferential etching method
US20040099957A1 (en) * 2002-11-22 2004-05-27 Jin Beom-Jun Integrated circuit devices including low dielectric side wall spacers and methods of forming same
US20040178505A1 (en) * 2003-02-17 2004-09-16 Park Hee-Sook Integrated circuit devices having self-aligned contact structures and methods of fabricating same
US20040232558A1 (en) * 2003-01-20 2004-11-25 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2005005577A (ja) * 2003-06-13 2005-01-06 Oki Electric Ind Co Ltd Ｓｏｉ半導体装置の製造方法及びｓｏｉ半導体装置
US20050067673A1 (en) * 2003-09-30 2005-03-31 International Business Machines Corporation Adjustable self-aligned air gap dielectric for low capacitance wiring
CN1623228A (zh) * 2002-05-03 2005-06-01 英特尔公司 导电无电镀沉积刻蚀停止层、衬垫层及通孔插塞在互连结构中的使用
CN1996597A (zh) * 2006-01-04 2007-07-11 国际商业机器公司 集成电路及其制造方法
CN101159257A (zh) * 2006-10-03 2008-04-09 国际商业机器公司 具有高密度三维电阻器的互连结构及其制造方法
US20080142974A1 (en) * 2005-11-21 2008-06-19 Shinichi Arakawa Semiconductor device and method for manufacturing same
CN101211824A (zh) * 2006-12-27 2008-07-02 东部高科股份有限公司 半导体器件的金属互连的形成方法及半导体器件
US20080251934A1 (en) * 2007-04-13 2008-10-16 Jack Allan Mandelman Semiconductor Device Structures and Methods of Fabricating Semiconductor Device Structures for Use in SRAM Devices
TW200921845A (en) * 2007-11-08 2009-05-16 Nanya Technology Corp Method for fabricating conductive plug
US20090273089A1 (en) * 2008-04-07 2009-11-05 Nec Electronics Corporation Method for manufacturing semiconductor device and semiconductor device
US20110117745A1 (en) * 2009-11-17 2011-05-19 Koichi Sato Method of manufacturing semiconductor device
JP2011204985A (ja) * 2010-03-26 2011-10-13 Panasonic Corp 半導体装置の製造方法
CN102427040A (zh) * 2011-07-01 2012-04-25 上海华力微电子有限公司 一种在层间介质层中自形成含锰硅氧化合物阻挡层的方法
US20120104622A1 (en) * 2010-10-27 2012-05-03 Kim Sunoo Through Level Vias and Methods of Formation Thereof
CN102623437A (zh) * 2012-04-06 2012-08-01 上海集成电路研发中心有限公司 硅通孔结构及其制造方法
CN103022062A (zh) * 2011-07-19 2013-04-03 索尼公司 固体摄像器件和半导体装置及它们的制造方法和电子设备
US20140264908A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene gap filling process
US20150262860A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Semiconductor Integrated Circuit Fabrication
US20170179021A1 (en) * 2015-12-21 2017-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9911651B1 (en) * 2016-10-26 2018-03-06 International Business Machines Corporation Skip-vias bypassing a metallization level at minimum pitch

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050041405A1 (en) 2003-08-22 2005-02-24 Intel Corporation Stacked via structure that includes a skip via
US7071097B2 (en) 2004-07-09 2006-07-04 International Business Machines Corporation Method for improved process latitude by elongated via integration
US7620926B1 (en) 2007-03-20 2009-11-17 Xilinx, Inc. Methods and structures for flexible power management in integrated circuits
US9064717B2 (en) 2008-09-26 2015-06-23 International Business Machines Corporation Lock and key through-via method for wafer level 3D integration and structures produced thereby
US8093099B2 (en) 2008-09-26 2012-01-10 International Business Machines Corporation Lock and key through-via method for wafer level 3D integration and structures produced
US7825024B2 (en) 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
US8242604B2 (en) 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
US8906801B2 (en) 2012-03-12 2014-12-09 GlobalFoundries, Inc. Processes for forming integrated circuits and integrated circuits formed thereby
US9508640B2 (en) * 2013-07-12 2016-11-29 GlobalFoundries, Inc. Multiple via structure and method
US9786557B1 (en) 2016-04-12 2017-10-10 International Business Machines Corporation Two-dimensional self-aligned super via integration on self-aligned gate contact
US9805972B1 (en) * 2017-02-20 2017-10-31 Globalfoundries Inc. Skip via structures

Patent Citations (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079492A (ja) * 1996-07-12 1998-03-24 Toshiba Corp 半導体装置及びその製造方法
JPH10214894A (ja) * 1997-01-29 1998-08-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2002141500A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 半導体装置及びその製造方法
US6524926B1 (en) * 2000-11-27 2003-02-25 Lsi Logic Corporation Metal-insulator-metal capacitor formed by damascene processes between metal interconnect layers and method of forming same
US20030190829A1 (en) * 2002-04-05 2003-10-09 Brennan Kenneth D. Dual damascene barrier structures and preferential etching method
CN1623228A (zh) * 2002-05-03 2005-06-01 英特尔公司 导电无电镀沉积刻蚀停止层、衬垫层及通孔插塞在互连结构中的使用
US20040099957A1 (en) * 2002-11-22 2004-05-27 Jin Beom-Jun Integrated circuit devices including low dielectric side wall spacers and methods of forming same
US20040232558A1 (en) * 2003-01-20 2004-11-25 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US20040178505A1 (en) * 2003-02-17 2004-09-16 Park Hee-Sook Integrated circuit devices having self-aligned contact structures and methods of fabricating same
JP2005005577A (ja) * 2003-06-13 2005-01-06 Oki Electric Ind Co Ltd Ｓｏｉ半導体装置の製造方法及びｓｏｉ半導体装置
US20050067673A1 (en) * 2003-09-30 2005-03-31 International Business Machines Corporation Adjustable self-aligned air gap dielectric for low capacitance wiring
US20080142974A1 (en) * 2005-11-21 2008-06-19 Shinichi Arakawa Semiconductor device and method for manufacturing same
CN1996597A (zh) * 2006-01-04 2007-07-11 国际商业机器公司 集成电路及其制造方法
CN101159257A (zh) * 2006-10-03 2008-04-09 国际商业机器公司 具有高密度三维电阻器的互连结构及其制造方法
CN101211824A (zh) * 2006-12-27 2008-07-02 东部高科股份有限公司 半导体器件的金属互连的形成方法及半导体器件
US20080251934A1 (en) * 2007-04-13 2008-10-16 Jack Allan Mandelman Semiconductor Device Structures and Methods of Fabricating Semiconductor Device Structures for Use in SRAM Devices
TW200921845A (en) * 2007-11-08 2009-05-16 Nanya Technology Corp Method for fabricating conductive plug
US20090273089A1 (en) * 2008-04-07 2009-11-05 Nec Electronics Corporation Method for manufacturing semiconductor device and semiconductor device
US20110117745A1 (en) * 2009-11-17 2011-05-19 Koichi Sato Method of manufacturing semiconductor device
JP2011204985A (ja) * 2010-03-26 2011-10-13 Panasonic Corp 半導体装置の製造方法
US20120104622A1 (en) * 2010-10-27 2012-05-03 Kim Sunoo Through Level Vias and Methods of Formation Thereof
CN102427040A (zh) * 2011-07-01 2012-04-25 上海华力微电子有限公司 一种在层间介质层中自形成含锰硅氧化合物阻挡层的方法
CN103022062A (zh) * 2011-07-19 2013-04-03 索尼公司 固体摄像器件和半导体装置及它们的制造方法和电子设备
CN102623437A (zh) * 2012-04-06 2012-08-01 上海集成电路研发中心有限公司 硅通孔结构及其制造方法
US20140264908A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene gap filling process
US20150262860A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Semiconductor Integrated Circuit Fabrication
US20170179021A1 (en) * 2015-12-21 2017-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9911651B1 (en) * 2016-10-26 2018-03-06 International Business Machines Corporation Skip-vias bypassing a metallization level at minimum pitch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113363201A (zh) * 2020-03-05 2021-09-07 中芯国际集成电路制造（天津）有限公司 半导体器件及超级通孔的形成方法

Also Published As

Publication number Publication date
CN110459502B (zh) 2023-05-09
US10319629B1 (en) 2019-06-11

Similar Documents

Publication Publication Date Title
CN110459502A (zh) 在半导体器件中形成跳跃通孔结构的方法和半导体器件
US20230013937A1 (en) Semiconductor device with reduced via resistance
US10686126B2 (en) Back end of line metallization structures
EP1869700B1 (en) Interconnect structure and method of fabrication of same
CN102341903B (zh) 用于互连应用的冗余金属阻挡结构
US9059257B2 (en) Self-aligned vias formed using sacrificial metal caps
JP5385610B2 (ja) 相互接続構造体の形成方法
US8039966B2 (en) Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects
KR101857915B1 (ko) 상호접속 구조물 및 상호접속 구조물의 형성 방법
US10978388B2 (en) Skip via for metal interconnects
US20080197500A1 (en) Interconnect structure with bi-layer metal cap
US11164779B2 (en) Bamboo tall via interconnect structures
US20200083169A1 (en) Metal interconnects
US20090096103A1 (en) Semiconductor device and method for forming barrier metal layer thereof
US20070023868A1 (en) Method of forming copper metal line and semiconductor device including the same
KR20140112380A (ko) Cu 상호접속을 위한 전기 이동 장벽
US10903161B2 (en) Back end of line metallization structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant