TWI544575B - 半導體結構及其製造方法 - Google Patents

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TWI544575B TW103128319A TW103128319A TWI544575B TW I544575 B TWI544575 B TW I544575B TW 103128319 A TW103128319 A TW 103128319A TW 103128319 A TW103128319 A TW 103128319A TW I544575 B TWI544575 B TW I544575B
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紀志堅
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Description

半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具有鑲嵌覆蓋層之半導體結構及其製造方法。
半導體積體電路(IC)產業經歷了快速增長。現代的積體電路是由數百萬個諸如電晶體和電容器等主動元件所組成。在積體電路材料和設計技術的進步產生了數個世代的晶片，其中每一世代的晶片具有比前一世代晶片更小、更複雜的電路。晶片中這些元件初期是相互絕緣的，但在後續製程中這些元件經由多個金屬層而互相連接在一起，並形成具有功能的電路。隨著積體電路變得越來越複雜，互連結構也變得更加複雜，從而導致金屬層的數量增加。典型的互連結構包含諸如金屬線(佈線)等橫向互連結構以及諸如導電通孔及接觸點等垂直互連結構。不可靠的互連結構將會限制了現代積體電路的性能和密度。
根據本發明的數個實施方式，提出一種製造半導體結構的方法，此方法能夠形成鑲嵌在導電線路上的蓋帽阻擋層。此方法包含：形成一介電層覆蓋一基材；在介電層中形成一溝槽；形成一第一阻擋層覆蓋於介電層上並襯裏溝槽；形成一導電層覆蓋於第一阻擋層上；形成一第二阻擋層覆蓋於導電層上，其中第二阻擋層具有一底部部分位於溝槽中；形成一金屬犧牲層，覆蓋第二阻擋層，並填充在溝槽中；以及進行一研磨處理，以移除金屬犧牲層以及部分之第二阻擋層、部分之導電層、部分之第一阻擋層和部分之介電層，而暴露出第二阻擋層的底部部分。
在多個實施方式中，形成第二阻擋層包含：沈積與第一阻擋層相同的一材料，且此材料係選自鈦、氮化鈦、鉭、氮化鉭及其組合所組成之群組。
在多個實施方式中，第二阻擋層的底部部分之厚度為第一阻擋層之厚度的約0.5倍至約3倍，且其中形成導電層包含：在溝槽中形成一銅線路，且銅路線之厚度為溝槽之深度的約20%至約60%。
在多個實施方式中，金屬犧牲層的一部分位於溝槽外，並位於介電層上方，而且金屬犧牲層的此部分之厚度大於溝槽之深度，上述厚度為約3000埃(angstroms)至約10000埃。
在多個實施方式中，進行研磨處理包含：進行一第一研磨，以移除金屬犧牲層的一部分，其中以第二阻擋層 作為研磨停止層；進行一第二研磨，以移除一部分之第二阻擋層、一部分之導電層和一部分之第一阻擋層，其中以介電層作為研磨停止層，且其中第二研磨使用的漿料與第一研磨使用的漿料不同；以及進行一第三研磨，以減少介電層之厚度，並移除溝槽中之金屬犧牲層的剩餘部分，使第二阻擋層的底部部分暴露出。
根據本發明的數個實施方式，提出一種半導體結構。此半導體結構包含一介電層、一溝槽、一第一阻擋層、一導電線路以及一第二阻擋層。介電層位於一基材上方，溝槽從介電層的上表面延伸到介電層內，溝槽具有一側壁部和一底部。第一阻擋層襯裏溝槽之側壁部和底部。導電線路設置在溝槽中。第二阻擋層鑲入導電線路中，且第二阻擋層與第一阻擋層間隔開。
在多個實施方式中，第二阻擋層具有一底面以及一上表面，底面低於介電層之上表面，且第二阻擋層的上表面與介電層之上表面在同一平面上延伸。
在多個實施方式中，第一阻擋層和第二阻擋層是由相同的材料所製成，且此材料係選自鈦、氮化鈦、鉭、氮化鉭及其組合所組成之群組。
在多個實施方式中，第二阻擋層之厚度為第一阻擋層之厚度的約1.5倍至約約3倍。
根據本發明的數個實施方式，提出一種半導體結構。此半導體結構包含一介電層、一溝槽、一第一阻擋層、一導電線路以及一第二阻擋層。介電層位於一基材上方， 溝槽從介電層的上表面延伸到介電層內。溝槽具有一側壁部和一底部。第一阻擋層襯裏溝槽之側壁部和底部。導電線路設置在溝槽中，且具有一凸緣。第二阻擋層鑲入導電線路中，且第二阻擋層與第一阻擋層間隔開。導電線路的凸緣夾置在第二阻擋層與第一阻擋層之間。第二阻擋層具有一上表面，且此上表面與凸緣之一頂部邊緣齊平。
102‧‧‧基材
110‧‧‧介電層
110a‧‧‧上表面
110b‧‧‧上表面
120‧‧‧溝槽
120b‧‧‧底部
120s‧‧‧側壁部
130‧‧‧第一阻擋層
140‧‧‧導電層
142‧‧‧導電線路
142f‧‧‧凸緣
150‧‧‧第二阻擋層
152‧‧‧底部部分
153‧‧‧底面
154‧‧‧上表面
160‧‧‧金屬犧牲層
162‧‧‧晶種層
200‧‧‧半導體結構
B1‧‧‧厚度
B2‧‧‧厚度
D‧‧‧厚度
H‧‧‧深度
W‧‧‧寬度
第1-5圖繪示本發明各種實施方式之半導體結構之製造方法中各製程階段的剖面示意圖。
第6A及6B圖繪示本發明各種實施方式之研磨步驟的剖面示意圖。
在下文的詳細敘述中，為便於解釋，闡述許多特定的細節，以便全面性地理解本發明的各種實施方式。但是，本發明之一或多個實施方式可以在沒有這些特定細節的情況下實施。在附圖中，為了圖示的清晰度，層結構及區域的厚度和寬度示意性的放大表示。圖示中，相似的標號表示相似的元件。圖中所示的元件和區域本質上是示意性的，因此在圖中所示的相對大小或間隔不得用以限制本發明的範圍。
本發明大致上是有關於一種具有鑲嵌覆蓋層的半 導體結構以及一種製造半導體結構的方法。下文描述許多具體實施方式的元件及其配置，以簡化本發明的內容。這些具體實施方式僅是例示性的實施方式，並非用以限制本發明。舉例而言，說明書中敘述形成第一特徵於第二特徵上(或上方)，這包括第一特徵及第二特徵直接接觸的實施方式，也包括在第一特徵與第二特徵之間形成額外特徵的實施方式，而使第一特徵不直接接觸第二特徵。此外，在本發明各種實施方式中可能使用重複的標號及/或字母。這種重複是為了簡化和清楚的目的，並非在敘述所討論的各種實施方式及/或配置之間的關係。
另外，本文中使用空間相對用語，如「下方」、「之下」、「上方」、「上面」及類似用語，以便於描述圖中所示的一個元件或特徵與另一個元件或特徵之間的關係。除了在圖中繪示的方位之外，空間相對用語旨在涵蓋裝置在使用或操作中的不同方位。例如，如果將圖中的裝置翻轉，則被描述為在其它元件或特徵「下方」或「之下」的元件將變成在其它元件或特徵的「上方」。因此，「下方」的例示性用語可以包括上方和下方兩種方位。
可以理解的是，本文中雖然使用「第一」、「第二」等用語來描述各種元件，但這些元件不受這些用語的限制。這些用語僅用來區分一元件與另一元件。例如，第一元件可以被稱為第二元件，類似地第二元件可以被稱為第一元件，而不脫離本發明之實施方式的範圍。另外，本文中「及/或」的用語包括一或多個所列舉之相關項目的任意 及所有組合。
可以理解的是，當本文敘述一元件「連接」或「耦接」另一元件時，這可以是直接連接或耦接到另一元件；或者兩元件之間可以插置額外的元件。相反地，當本文敘述一元件「直接連接」或「直接耦接」到另一元件時，則兩元件之間不存在其他的元件。
隨著半導體元件尺寸的不斷地縮小，在多層金屬化製程中欲符合導電率及可靠性的要求已變得更加困難。例如，半導體結構中所使用的銅互連佈線。銅互連佈線通常是使用鑲嵌式製程(damascene processes)來形成，而不是藉由直接蝕刻形成。鑲嵌式製程包含藉由圖案化及刻蝕介電層而形成開口，然後在開口中填入銅。因為銅很容易擴散到某些介電材料中(也稱為電子遷移(electromigration))，所以在形成銅佈線之前，通常會先在開口的內壁上沈積一層擴散阻擋層。
根據本發明的各種實施方式，是揭露一種具有鑲入的阻擋層之半導體結構的製造方法。根據本發明之各種實施方式，此方法以第1圖至第6B圖繪示的剖視圖進行說明，第1圖至第6B圖繪示不同製造階段下的半導體結構的一部分。為了簡要起見，第1圖至第6B圖僅繪示半導體結構的一部分，並且所繪示的半導體結構部分與基材102之間的所有中間層結構被省略。
請參考第1圖，形成介電層110於基材102上方。在某些實施方式中，基材102是摻雜諸如硼等之P型摻雜 劑或摻雜有諸如磷或砷等之N型摻雜劑的矽基材。或者，基材102可以包含其他元素型的半導體，例如鍺和鑽石。基材102可以選擇性地包含化合物型態的半導體(compound semiconductor)及/或合金型態半導體(alloy semiconductor)。另外，基材102可以包含磊晶層，為提升性能基材可被施加應變，並且基材可包含一個絕緣體上矽層(SOI)的結構。介電層110可以是單層或多層結構。介電層110可藉由任何各種沈積技術形成，例如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、遠端電漿輔助化學氣相沈積(RPECVD)、旋轉塗佈或其他能夠在基板上形成薄層的製程方法。在本發明各種的實施方式中，介電層110可以是內金屬介電層(IMD)或層間介電層(ILD)。在某些實施方式中，介電層110可為例如SiO2或摻雜碳的SiO2所形成。在另外某些實施方式中，介電層110是含氮的膜層、含碳的膜層、或是含碳及氮的膜層，用以提高電子遷移阻抗。
如第1圖所示，在介電層110中形成溝槽120。溝槽120可以例如是線狀溝槽，其是為了形成導電線路。舉例而言，溝槽120可以藉由在介電層110上形成圖案化光阻層(未繪示)，並使用乾式(或濕式)蝕刻去除一部分的介電層110而形成溝槽120。可使用各種合適的乾蝕刻技術形成來溝槽120。進行乾式蝕刻步驟之後，圖案化光阻層(未繪示)可藉由例如微影移除製程被移除。溝槽120從介電層110的上表面110a延伸進入介電層110中，介電層110包含側 壁部120s以及底部120b。在某些實施方式中，溝槽120的寬度W為小於約60奈米，且深度H大約數十奈米至約數百奈米，取決於半導體結構的要需求及應用。根據本發明各種的實施方式，可在介電層110中形成多個溝槽120，雖然第1圖僅繪示出一個溝槽120。
請參照第2圖，在溝槽120以及介電層110上形成第一阻擋層130，可藉由例如物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)、上述之組合等沉積技術或其他適合的技術來形成第一阻擋層130。第一阻擋層130襯裹在溝槽120的側壁部120s及底部120b上。在數個實施例中，第一阻擋層130是保形地形成，以覆蓋溝槽120及介電層110的上表面110a。在本文的全部敘述中，第一阻擋層130也可稱為「擴散阻擋層」或「襯墊阻擋層」。在某些實施方式中，第一阻擋層130包含鈦、氮化鈦、鉭、氮化鉭或其他替代的材料。阻擋層130的厚度可為例如約10埃(angstrom)至約200埃之間。本領域的技術人員能夠瞭解本說明書中舉例的尺寸只是為了說明的目的，以進一步解釋一些實施方式的應用，而非以任何方式限制本發明。
如第2圖所示，在第一阻擋層130上形成導電層140。根據本發明之各種實施方式，形成導電層140的製程或操作包含形成導電線路142，例如位於溝槽120底部的銅線路。在某些實施方式中，溝槽120中的導電線路142之厚度D為溝槽120之深度H(繪示於第1圖)的約20%至約60%。根據本發明的某些實施方式，當導電線路142的厚 度D大於某一值時，在沈積過程及/或隨後的研磨製程會出現複雜的製程問題。反之，當導電線路142的厚度D小於某一值時，導電線路142的導電性可能太低。在一些實施例中，厚度D為溝槽120深度H的約30%至約50%。在另外某些實施方式中，導電線路142的厚度D大於位在介電層110之上表面110a的導電層140之厚度。在本發明的各式實施方式中，導電層140可以是金屬合金層，其包含至少一種諸如銅之主金屬元素以及諸如錳(Mn)或鋁(Al)等之添加元素。在某些實施方式中，導電層140是銅-錳(CuMn)層。在其他實施方式中，鈦、鋁、鈮、鉻、釩、釔或其相似材料可作為添加之金屬，以形成導電層140。導電層140可藉由利用物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)、低壓化學氣相沈積(LPCVD)等沈積技術或者其他習知的沈積技術而形成。
請參照第3圖，在導電層140上形成第二阻擋層150。第二阻擋層150具有底部部分152，位在溝槽120內之導電線路142的上方。在某些實施方式中，第二阻擋層150的底部部分152之厚度B2大約是第一阻擋層130之厚度B1的0.5倍至3倍。例如，底部部分152的厚度B2可為約10埃至約50埃。在本文中，第二阻擋層150也可稱為「擴散阻擋層」或「蓋帽阻擋層」。在某些實施方式中，第二阻擋層150的材料與第一阻擋層130的材料相同。舉例而言，第二阻擋層150可由鈦、氮化鈦、鉭、氮化鉭或其相似材料所製成。在另外某些實施方式中，可藉由諸如 物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)、上述之組合或其他合適的製程方法來形成第二阻擋層150。根據本發明之各種實施方式，第二阻擋層150不包含鈷，因為鈷需要昂貴的沈積設備。
請參照第4圖，形成金屬犧牲層160覆蓋第二阻擋層150，並且填滿溝槽120。金屬犧牲層160有一部分位於介電層110之上表面110a上方。金屬犧牲層160作為後續研磨處理或研磨製程的研磨襯墊，以提高研磨的均勻性。在一些實施方式中，位在介電層110的上表面110a上方這一部分的金屬犧牲層160的厚度T大於溝槽120的深度H。在數個實施例中，金屬犧牲層160的厚度T為約3000埃至約10000埃。此外，可以利用電化學電鍍(electrochemical plating)技術、化學鍍技術或其他合適的方法用來形成金屬犧牲層160。在某些實施方式中，金屬犧牲層160和導電層140包含一種相同材料，例如銅。在另外某些實施方式中，金屬犧牲層160可包含各種材料，例如鎢、鋁、金、銀或其相似材料。
在某些實施方式中，在形成金屬犧牲層160之前，可非必要性地在第二阻擋層150上形成晶種層162。在某些實施方式中，晶種層162包含例如CuMn之銅合金。在其他某些實施方式中，可使用鋁、鉻、鈮、釩、釔、鎝、鈦或其類似材料作為晶種層162中的金屬添加物。晶種層162可藉由化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)、低壓化學氣相沈積(LPCVD)、物理氣相沈積(PVD) 或其他合適的沈積技術來形成。
在形成金屬犧牲層160之後，進行研磨處理，以移除金屬犧牲層160以及位於第二阻擋層150之底部部分152上方的材料，而形成第5圖繪示的半導體結構200。詳細地說，研磨處理的製程或操作包含移除位於介電層110之上表面110a上方的第二阻擋層150、導電層140及第一阻擋層130。此外，在研磨處理中一部分的介電層110也被移除，從而暴露出第二阻擋層150的底部部分152。在本發明的各種實施方式，在進行研磨處理的操作或製程中，包含藉由化學機械研磨(CMP)技術完全地移除金屬犧牲層160，並且減少介電層110的厚度。
在某些實施方式中，研磨處理包含第一研磨階段，其利用第二阻擋層150作為研磨停止層，如第6A圖所示，一部分的金屬犧牲層160在第一研磨製程中被移除。在一些實施例中，當金屬犧牲層160的厚度小於某一值時，例如小於3000埃，研磨表面的均勻性是不能被接受的。另一方面，當金屬犧牲層160的厚度大於某一值時，例如大於10000埃，將會無端地浪費材料以及浪費研磨處理所須的時間。因此，在一些實施方式中，金屬犧牲層160的厚度T(繪示於第4圖)為約3000-6000埃。
在另外某些實施方式中，研磨處理包含第二研磨階段，如第6B圖所示。第二研磨製程移除一部分的第二阻擋層150、一部分的導電層140以及一部分的第一阻擋層130，而暴露出介電層110。在某些實施方式中，第二研磨 製程所使用的漿料不同於第一研磨製程所使用的漿料。
在其他某些實施方式中，研磨處理包含第三研磨階段，並以第二阻擋層150的底部部分152作為研磨停止層，如第5圖所示。進行第三研磨步驟是減少介電層110的厚度，並移除溝槽120中剩餘的金屬犧牲層160，從而暴露出第二阻擋層150的底部部分152。在第三研磨步驟中，第二阻擋層150的底部部分152可能部分地被移除。因此，根據本發明的某些實施方式，第二阻擋層150的厚度B2為第一阻擋層130的厚度B1的約0.5-3.0倍。
本發明的另一態樣係提供一種半導體結構。如第5圖所示，半導體結構200包含介電層110、第一阻擋層130、導電線路142和第二阻擋層150。介電層110配置在基材102上方。此外，介電層110具有溝槽120，溝槽120從介電層110的上表面110b延伸入介電層110中。溝槽120具有側壁部120s和底部120b，第一阻擋層130襯裹側壁部120s和底部120b。導電線路142設置在溝槽120中。第二阻擋層150鑲嵌在導電線路142上，並作為導電線路142上的蓋帽阻擋層(capping barrier layer)。第二阻擋層150與第一阻擋層130間隔開。第一阻擋層130和第二阻擋層150是配置以防止導電線路142的材料擴散到溝槽120的外面。
在某些實施方式中，第二阻擋層150具有底面153，底面153的位置低於介電層110的上表面110b。另外，第二阻擋層150的上表面154與介電層110之上表面110b在相同的平面上延伸。在另外某些實施方式中，第二阻擋 層150並未延伸超出溝槽120。
在另外某些實施方式中，第一阻擋層130和第二阻擋層150由相同的材料所製成，例如鈦、氮化鈦、鉭、氮化鉭或上述之組合。
在另外某些實施方式中，第二阻擋層150之厚度B2大約是第一阻擋層130之厚度B1的1.5倍至3倍。
在又某些實施方式中，導電線路142具有凸緣142f，其夾置在第二阻擋層150與第一阻擋層130之間。在數個實施例中，凸緣142f之高度為第一阻擋層130之厚度B1的約1.5-3.0倍。
根據本發明某些實施方式的另一樣態，係提供一種半導體結構包含：位於基材上的介電層、從介電層上表面延伸入介電層的溝槽、襯裹在溝槽中的第一阻擋層、導電線路以及第二阻擋層。溝槽具有側壁部和底部，第一阻擋層襯裹側壁部和底部。導電線路設置在溝槽中，並且具有凸緣。第二阻擋層鑲嵌在導電線路上，而且與第一阻擋層間隔開。導電線路的凸緣夾置在第二阻擋層與第一阻擋層之間。此外，第二阻擋層的上表面與凸緣之頂部邊緣齊平。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基材
110‧‧‧介電層
110b‧‧‧上表面
120‧‧‧溝槽
120b‧‧‧底部
120s‧‧‧側壁部
130‧‧‧第一阻擋層
142‧‧‧導電線路
142f‧‧‧凸緣
152‧‧‧底部部分
150‧‧‧第二阻擋層
154‧‧‧上表面
153‧‧‧底面
200‧‧‧半導體結構
B1‧‧‧厚度
B2‧‧‧厚度

Claims (9)

  1. 一種製造半導體結構的方法，包含：形成一介電層覆蓋一基材；在該介電層中形成一溝槽；形成一第一阻擋層覆蓋於該介電層上並襯裏該溝槽；形成一導電層覆蓋於該第一阻擋層上，其中形成該導電層包含在溝槽中形成一導電線路，且該導電路線之一厚度為該溝槽之一深度的約20%至約60%；形成一第二阻擋層覆蓋於該導電層上，其中該第二阻擋層具有一底部部分位於該溝槽中；形成一金屬犧牲層，覆蓋該第二阻擋層，並填充在該溝槽中；以及進行一研磨處理，以移除該金屬犧牲層以及部分之該第二阻擋層、部分之該導電層、部分之該第一阻擋層和部分之該介電層，而暴露出該第二阻擋層的該底部部分。
  2. 如請求項1所述之方法，其中形成該第二阻擋層包含：沈積與該第一阻擋層相同的一材料，且該材料係選自鈦、氮化鈦、鉭、氮化鉭及其組合所組成之群組。
  3. 如請求項1所述之方法，其中該第二阻擋層的該底部部分之一厚度為該第一阻擋層之一厚度的約0.5倍至約3倍。
  4. 如請求項1所述之方法，其中該金屬犧牲層的一部分位於該溝槽外，並位於該介電層上方，且該金屬犧牲層的該部分之一厚度大於該溝槽之一深度，該厚度為約3000埃(angstroms)至約10000埃。
  5. 如請求項1所述之方法，其中進行該研磨處理包含：進行一第一研磨，以移除該金屬犧牲層的一部分，其中以該第二阻擋層作為一研磨停止層；進行一第二研磨，以移除一部分之第二阻擋層、一部分之該導電層和一部分之該第一阻擋層，其中以該介電層作為一研磨停止層，且其中該第二研磨使用的漿料與該第一研磨使用的漿料不同；以及進行一第三研磨，以減少該介電層之一厚度，並移除該溝槽中之該金屬犧牲層的剩餘部分，使該第二阻擋層的該底部部分暴露出。
  6. 一種半導體結構，包含：一介電層，位於一基材上方；一溝槽，從該介電層的一上表面延伸到該介電層內，其中該溝槽具有一側壁部和一底部；一第一阻擋層，襯裏該溝槽之該側壁部和該底部；一導電線路，設置在該溝槽中；以及一第二阻擋層，鑲入該導電線路中，且該第二阻擋層與該第一阻擋層間隔開，其中該第二阻擋層之一厚度為該 第一阻擋層之一厚度的約1.5倍至約3倍。
  7. 如請求項6所述之半導體結構，其中該第二阻擋層具有一底面以及一上表面，該底面低於該介電層之該上表面，且該第二阻擋層的該上表面與該介電層之該上表面在同一平面上延伸。
  8. 如請求項6所述之半導體結構，其中該第一阻擋層和該第二阻擋層是由相同的一材料所製成，且該材料係選自鈦、氮化鈦、鉭、氮化鉭及其組合所組成之群組。
  9. 一種半導體結構，包含：一介電層，位於一基材上方；一溝槽，從該介電層的一上表面延伸到該介電層內，其中該溝槽具有一側壁部和一底部；一第一阻擋層，襯裏該溝槽之該側壁部和該底部；一導電線路，設置在該溝槽中，且具有一凸緣；以及一第二阻擋層，鑲入該導電線路中，且與該第一阻擋層間隔開，其中該導電線路的該凸緣夾置在該第二阻擋層與該第一阻擋層之間，其中該第二阻擋層具有一上表面，且該上表面與該凸緣之一頂部邊緣齊平，其中該第二阻擋層之一厚度為該第一阻擋層之一厚度的約1.5倍至約3倍。
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