CN101038905A - 具有阻挡层冗余特征的互连结构 - Google Patents

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Abstract

提供一种包括阻挡层冗余特征的互连结构及其形成方法，所述阻挡层冗余特征能够避免电迁移(EM)失效后的电路突然开路。根据本发明，所述阻挡层冗余特征位于所述互连结构内的预选位置内，包括在宽线路区域、窄线路区域或它们的任何组合中。所述阻挡层冗余特征包括导电材料，所述导电材料位于导电线路的导电线路扩散阻挡层与上覆过孔的过孔扩散阻挡层之间并与它们接触。本发明的阻挡层冗余特征的存在在沿着所述过孔的侧壁的所述过孔扩散阻挡层与沿着所述导电线路的侧壁的所述导电线路扩散阻挡层之间产生电通路。通过本发明的阻挡层冗余特征所产生的该电通路可以避免由在过孔底部处的EM失效所导致的电路突然开路。在互连结构内的本发明的阻挡层冗余特征的存在为芯片替换或者系统操作提供了充足的时间。

Description

具有阻挡层冗余特征的互连结构
技术领域
本发明涉及一种半导体结构及其制造方法。更具体而言，本发明涉及一种包括阻挡层冗余(barrier-redundancy)特征的互连结构，所述阻挡层冗余特征避免了通过监测设备探测到电迁移失效之后的电路突然开路。本发明也涉及一种制造包括上述特征的互连结构的方法。
背景技术
通常，半导体器件包括制作在半导体衬底上的形成集成电路的多个电路。通常将信号通路的复杂网络的路线选择为连接分布在衬底表面上的电路元件。这些信号在器件内的高效路线选择需要形成多级或者多层的结构，例如，单或者双镶嵌布线结构。该布线结构典型地包括铜，Cu，因为与铝，Al基互连相比，Cu基互连提供了在复杂半导体芯片上的大量晶体管之间更高速度的信号传输。
在典型的互连结构内部，金属过孔垂直于半导体衬底延伸并且金属线路平行于半导体衬底延伸。在当今的IC产品芯片中通过将金属线路和金属过孔(例如，导电特征)埋入具有比二氧化硅的介电常数小的介电常数的电介质材料中，实现信号速度的进一步提高和相邻金属线路中的信号(即“串扰”)的降低。
在典型的互连结构中，在工作中的半导体器件内部经常观察到接触过孔之下的空隙累积(void accumulation)。该空隙累积是不合需要的，因为它增加了电阻率因此将减慢信号传输速度，并且最终一旦空隙的尺寸覆盖了整个接触面积，其就可造成电路开路。图1示出了该空隙累积的问题，具体而言，图1是示例了该特定问题的现有技术互连结构的截面SEM(扫描电子显微镜)图像。
上面所提及的失效是由在接触区域处的电流密度发散造成的，并且归因于在导电互连内部的电迁移(EM)失效现象。随着当前半导体器件特征尺寸的按比例缩小，EM变差，并且在发生电路开路之前的累积时间也变得越来越短。
现在参考图2、3A以及3B来进一步描述前面所提及的问题。具体而言，在上覆接触过孔和下伏金属线路具有可比的临界尺寸的情况下，在过孔侧壁周围的扩散阻挡层113与下伏金属线路的侧壁上的扩散阻挡层114相接触，如图2中的区域112处所示。当电迁移失效发生时，阻挡层与阻挡层的接触，即阻挡层冗余提供了电通路，并且其避免了电路的突然的完全开路。然而，在另外的情况下，在图2中区域111处，当接触过孔的尺寸比下伏金属线路的尺寸小时，通过正规工艺不能实现阻挡层冗余特征。在这种情况下，一旦电迁移失效发生，电路就失效了。区域111与112之间的顶视图比较分别示于图3A与3B中。如图所示，对于互连结构的宽线路，而不是对于窄线路，存在前面所提及的EM失效。术语“宽线路”用于描述其中线路的尺寸比上覆过孔接触的尺寸宽，即图3A中D/d＞1的情况。该情况示于图2中的区域111处。术语“窄线路”用于描述其中金属线路的尺寸与上覆过孔接触的尺寸基本上相同或者比其窄，即图3B中D/d≤1的情况。该情况示于图2中的区域112处。
大量的研究努力致力于提供改善互连结构的抗EM性的方法。这些努力包括美国专利6,515,368、6,365,503、6,096,637以及5,770,519。尽管已知改善抗EM性的方法，但之前并没有认识到前面所提及的互连结构的宽线路中的空隙问题，因此在现有技术中没有用于减轻此问题的充分的解决方案是已知的。
考虑到上述情况，持续地需要提供一种包括这样的特征的互连结构，该特征能够避免由EM失效所导致的电路突然开路。
发明内容
本发明提供一种包括阻挡层冗余特征的互连结构及其形成方法，所述阻挡层冗余特征能够避免电迁移(EM)失效后的电路突然开路。根据本发明，所述阻挡层冗余特征位于所述互连结构的预选位置内，包括例如在宽线路区域、窄线路区域、或它们的任何组合中。当其仅存在于宽线路区域中时，所述阻挡层冗余特征能够避免在临界宏观(critical macros)处的金属-金属短路。
根据本发明，所述阻挡层冗余特征包括导电材料，其位于导电线路的扩散阻挡层与上覆过孔的扩散阻挡层之间并与它们接触。本发明的阻挡层冗余特征的存在在沿着所述过孔的侧壁的过孔扩散阻挡层与沿着所述下伏导电线路的侧壁的导电线路扩散阻挡层之间产生电通路。通过本发明的阻挡层冗余特征所产生的该电通路可避免由过孔底部处的EM失效所导致的电路突然开路。在已探测到EM失效之后，在互连结构内的本发明的阻挡层冗余特征的存在为芯片替换或者系统操作调整提供了充足的时间。名称为“ON-CHIP ELECTROMIGRATION MONITORING SYSTEMS”，美国序列号为11/306,985，于2006年1月18日提交的单独的发明正在美国专利商标局内待审，并且在先进半导体产品中可以与本发明一起被采用。
一般而言，本发明的互连结构包括：
导电填充的过孔，位于上互连层内，所述导电填充的过孔具有以过孔扩散阻挡层作为衬里的侧壁；
导电线路，位于下互连层内并连接到所述导电填充的过孔，所述导电线路具有以导电线路扩散阻挡层作为衬里的侧壁，所述过孔扩散阻挡层不与所述导电线路扩散阻挡层直接接触；以及
导电材料，位于所述导电线路扩散阻挡层与所述过孔扩散阻挡层之间并与它们接触，由此在沿着所述导电填充的过孔的侧壁的所述过孔扩散阻挡层与沿着所述导电线路的侧壁的所述导电线路扩散阻挡层之间产生电通路。
根据本发明，电介质覆盖层位于所述上互连层与下互连层之间。与其中该电介质覆盖层典型地与过孔接触的侧壁相接触并从而延伸到下互连层的一些导电线路的顶上的现有技术的互连结构不同，本发明的互连结构中的所述电介质覆盖层不与所述导电材料位于其中的所述导电线路接触，也不延伸到所述导电材料位于其中的所述导电线路之上。还应注意，在存在有所述导电材料的区域中所述电介质覆盖层不与所述过孔接触的侧壁接触。
在本发明的一个实施例中，提供一种互连结构，其包括：
导电填充的过孔，位于上互连层中，所述导电填充的过孔具有以过孔扩散阻挡层作为衬里的侧壁；
Cu导电线路，位于下互连层中并连接到所述导电填充的过孔，所述Cu导电线路具有以导电线路扩散阻挡层作为衬里的侧壁，所述过孔扩散阻挡层不与所述导电线路扩散阻挡层直接接触；以及
导电材料，位于所述导电线路扩散阻挡层与所述过孔扩散阻挡层之间并与它们接触，由此在沿着所述导电填充的过孔的侧壁的所述过孔扩散阻挡层与沿着所述导电线路的侧壁的所述导电线路扩散阻挡层之间产生电通路。
如前文所述，本发明还提供一种制造上述互连结构的方法，其中在所述互连结构中选择性地引入阻挡层冗余特征以沿着所述过孔与导电线路的侧壁提供电通路。
一般而言，本发明的方法包括以下步骤：
提供包括电介质覆盖层的结构，所述电介质覆盖层位于其中掩埋有至少一条导电线路的下互连电介质的表面上，所述至少一条导电线路通过导电线路扩散阻挡层与所述下互连电介质隔离；
从所述至少一条导电线路的表面选择性地去除所述电介质覆盖层，从而提供露出的表面；
在所述至少一条导电线路的所述露出的表面上形成导电材料；以及
形成具有至少一个导电填充的过孔的上互连电介质，所述至少一个导电填充的过孔位于所述至少一条导电线路上方，所述至少一个导电填充的过孔具有覆盖其侧壁的阻挡层材料，其中所述导电材料位于所述导电线路扩散阻挡层与所述过孔扩散阻挡层之间并与它们接触，由此在沿着所述导电填充的过孔的侧壁的所述过孔扩散阻挡层与沿着所述导电线路的侧壁的所述导电线路扩散阻挡层之间产生电通路。
附图说明
图1是现有技术互连结构的截面SEM图像，示出了在过孔底部处空隙的形成。
图2是(通过截面图)示例了现有技术的互连结构的图示。
图3A和3B分别是示于图2中的区域111和112的自顶向下视图。
图4A-4F是(通过截面)示例了本发明的基本工艺步骤的图示。
图5是示于图4F中的区域211的自顶向下视图。
具体实施方式
本发明提供一种包括阻挡层冗余特征的互连结构及其制造方法，所述阻挡层冗余特征可以避免在监测设备探测出电迁移失效之后的电路突然开路，现在将通过参考下面的说明以及本申请的附图更详细地描述本发明。
本申请的在这下面被更详细参考的附图是为说明性目的而提供的，因此，附图没有按比例绘制。
在描述基本工艺流程之前，注意下面的说明示例了本发明的优选实施例，在该优选实施例中阻挡层冗余特征在互连结构的宽线路内。
本发明的工艺流程开始于提供示于图4A中的初始互连结构10。具体而言，示于图4A中的初始互连结构10包括其上设置有电介质覆盖层14的下互连层12。可以位于包括一个或多个半导体器件的半导体衬底上方的下互连层12包括具有至少一条导电线路20的第一电介质材料18，该至少一条导电线路20通过导电线路扩散阻挡层22与第一电介质材料18隔离。
利用本领域公知的标准互连工艺来制造示于图4A中的初始互连结构10。例如，初始互连结构10可通过对衬底(未示出)的表面首先施加第一电介质材料18来形成。未示出的衬底可以包括半导体材料、绝缘材料、导电材料或者它们的任何组合。当衬底由半导体材料构成时，可以使用任何半导体，例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP，以及其它的III/V或者II/VI族化合物半导体。除这些列出的半导体材料类型外，本发明也预期其中半导体衬底是分层的半导体，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或者绝缘体上硅锗(SGOI)的情况。
当衬底是绝缘材料时，该绝缘材料可以是有机绝缘体、无机绝缘体或者包括多层的它们的组合。当衬底是导电材料时，衬底可以包括例如多晶Si、元素金属、元素金属的合金、金属硅化物、金属氮化物或者包括多层的它们的组合。当衬底包括半导体材料时，可以在其上制造一个或多个半导体器件例如互补金属氧化物半导体(CMOS)器件。
下互连层12的第一电介质材料18可以包括任何层间或层内电介质，该层间或层内电介质包括无机电介质或者有机电介质。第一电介质材料18可以是多孔的或者非多孔的。可用作第一电介质材料18的适宜的电介质的一些实例包括但不局限于：SiO2、硅倍半氧烷(silsesquioxane)、包括Si、C、O和H原子的掺C氧化物(即有机硅酸盐)、热固性聚亚芳基醚，或者它们的多层。本申请中使用术语“聚亚芳基”表示通过化学键、稠环、或者惰性连接基团例如氧、硫、砜、亚砜、羰基等连接在一起的芳基部分或者惰性取代芳基部分。
第一电介质材料18典型地具有约为4.0或更小的介电常数，其中约为2.8或者更小的介电常数更典型。与介电常数高于4.0的电介质材料相比，这些电介质通常具有较低的寄生串扰。第一电介质材料18的厚度可以根据所采用的电介质材料以及在下互连层12内的电介质的确切数目而变化。典型地，并且对于标准的互连结构，第一电介质材料18具有约200nm至约450nm的厚度。
下互连层12还具有至少一条导电线路20，该至少一条导电线路20埋入在第一电介质材料18中(即位于第一电介质材料18内)。导电线路20包括导电区域，该导电区域通过导电线路扩散阻挡层(即导电线路内的扩散阻挡层)22与第一电介质材料18隔离。所形成的导电线路20的宽度可以如此变化，以使一些导电线路20比其它导电线路宽。通过光刻(即对第一电介质材料18的表面施加光致抗蚀剂，将光致抗蚀剂曝光成希望的辐照图形，并利用常规的抗蚀剂显影剂显影曝光的抗蚀剂)、在第一电介质材料18中蚀刻(干法蚀刻或者湿法蚀刻)开口，并采用导电线路扩散阻挡层22然后采用形成导电区域的导电材料填充已蚀刻的区域，形成导电线路20。通过淀积工艺例如原子层淀积(ALD)、化学气相淀积(CVD)、等离子体增强化学气相淀积(PECVD)、物理气相淀积(PVD)、溅射、化学溶液淀积或者镀敷，形成导电线路扩散阻挡层22，该导电线路扩散阻挡层22可以包括Ta、TaN、Ti、TiN、Ru、RuN、W、WN、CoWP或者任何其它可以用作阻挡层以防止导电材料扩散穿过其的材料。
导电线路扩散阻挡层22的厚度可以根据淀积工艺的确切方法以及所采用的材料而变化。典型地，导电线路扩散阻挡层22具有约4nm至约40nm的厚度，其中约7至约20nm的厚度更典型。
在导电线路扩散阻挡层22形成之后，用形成导电线路20的导电材料填充在第一电介质材料18内的开口的剩余区域。用于形成导电线路20的导电材料包括例如多晶Si、导电金属、包括至少一种导电金属的合金、导电金属硅化物或者它们的组合。优选地，用于形成导电线路20的导电材料是导电金属例如Cu、W或者Al，其中在本发明中非常优选Cu或者Cu合金(例如AlCu)。利用常规的淀积工艺包括但不局限于：CVD、PECVD、溅射、化学溶液淀积或者镀敷，在第一电介质材料18中的剩余开口中填充导电材料。在淀积之后，可使用常规的平面化工艺例如化学机械抛光(CMP)以提供这样的结构，在该结构中，各导电线路扩散阻挡层22和导电线路20均具有与第一电介质材料18的上表面基本上共面的上表面。
在形成至少一条导电线路20之后，利用常规的淀积工艺例如CVD、PECVD、化学溶液淀积、或者蒸发，在下互连层12的表面上(包括在第一电介质层18和导电线路20的顶部上)形成电介质覆盖层14。电介质覆盖层14包括任何适宜的电介质覆盖材料例如SiC、Si4NH3、SiO2、掺碳氧化物、掺氮和氢的碳化硅SiC(N，H)或者它们的多层。电介质覆盖层14的厚度根据用于形成其的技术以及层的材料构成而变化。典型地，电介质覆盖层14具有约15至约55nm的厚度，其中约25至约45nm的厚度更典型。
接下来，在图4A中示例出的结构上设置具有至少一个开口52的已构图的光致抗蚀剂50。该结构包括例如图4B中示出的已构图的光致抗蚀剂50。通过对示于图4A中的初始结构10首先施加均厚的(blanket)光致抗蚀剂层，形成已构图的光致抗蚀剂50。均厚的光致抗蚀剂层包括任何常规的光致抗蚀剂材料(正性、负性，或者混合类型)并且其通过利用任何常规的淀积方法包括例如旋涂、化学气相淀积(CVD)和物理气相淀积来形成。在常规的范围内的所施加的光致抗蚀剂层的厚度对于实施所要求的发明来说是不重要的。在对初始结构10施加光致抗蚀剂的均厚层之后，对均厚的光致抗蚀剂层进行光刻工艺，该光刻工艺包括将抗蚀剂曝光为希望的辐照图形，并利用常规的抗蚀剂显影剂显影已曝光的抗蚀剂。如图4B所示，形成在光致抗蚀剂层中的至少一个开口52位于相对宽的导电线路20的顶上。宽导电线路位于示于图4B中的结构的区域211处。
在设置已构图的光致抗蚀剂50之后，利用对电介质覆盖层14的材料具有选择性的蚀刻工艺去除在至少一个开口52内的电介质覆盖层14的暴露部分，在导电线路20的表面的顶上停止。典型地利用干法蚀刻工艺例如反应离子蚀刻。对至少一个开口52内的暴露的电介质覆盖层14的开口也可以通过利用化学湿法蚀刻工艺进行。可以观察到，现在在区域211处的导电线路20的一部分暴露了出来。
图4C示出了在从结构中去除了已构图的光致抗蚀剂50之后的图4B的结构。可使用任何常规的抗蚀剂剥离工艺从该结构中去除已构图的光致抗蚀剂50。图4C也示出了在区域211处的导电线路20的顶上的导电材料54的选择性淀积。在本发明的该实施例中所采用的选择性淀积的导电材料54包括具有抗电迁移(即扩散阻挡层)特性的任何材料。由于导电材料20和电介质覆盖材料14之间的选择性，所以可以仅仅在暴露出的导电线路20的表面上，而不在电介质覆盖材料14的表面上淀积可以由Co、含Co的合金例如Co(W，P，B，Mo，Re)或者其它材料构成的导电材料54。在本发明的该实施例中的淀积工艺可以通过电镀、无电镀或其它类似的淀积方法来执行。在该实施例中的导电材料54的厚度可根据淀积工艺的确切方法以及所采用的材料而变化。典型地，导电材料54具有约4至约40nm的淀积厚度，其中约7至约20nm的厚度更典型。如图4C所示，导电材料54位于区域211处的导电线路20的暴露出的表面的顶上。在本发明的这点，导电材料54典型地但不总是具有基本上比电介质覆盖层14的上表面低的上表面。
进行导电材料淀积的一个可选的方法是如图4D所示的“非选择性的”方法。具体而言，图4D示出了在区域211处的导电线路20的暴露出的表面的顶上以及在电介质覆盖层14的剩余部分的顶上形成导电材料54之后的结构。本发明的该实施例中所采用的导电材料54包括具有抗电迁移(即扩散阻挡层)特性的任何材料。用于本发明的该实施例的导电材料54的适宜的材料包括与导电线路扩散阻挡层22相同或者不同的材料。通过非选择性淀积工艺例如原子层淀积(ALD)、化学气相淀积(CVD)、等离子体增强化学气相淀积(PECVD)、物理气相淀积(PVD)、溅射、化学溶液淀积或者镀敷，形成导电材料54，该导电材料54可以包括Ta、TaN、Ti、TiN、Ru、RuN、W、WN、CoWP或者任何其它可以用作阻挡层以防止导电材料扩散穿过其的材料。在各种非选择性方法中，PVD是优选的。导电材料54的厚度可以根据非选择性淀积工艺的确切方法以及所采用的材料而变化。典型地，并且对于本发明的该非选择性的实施例，导电材料54具有约20至约60nm的淀积厚度，其中约30至约50nm的厚度更典型。
图4E示出了采用电介质覆盖层14作为蚀刻停止层对其进行了平面化工艺之后的图4D的结构。如图4E所示，剩余的导电材料54位于区域211处的导电线路20的暴露出的表面的顶上。在本发明的这点，剩余的导电材料54典型地但不总是具有与电介质覆盖层14的上表面基本上共面的上表面。
接下来，通过首先对示于图4C或者图4E中的结构的暴露出的上表面(即，覆盖层12以及剩余的导电材料54的顶上)施加第二电介质材料24，形成上互连层16。第二电介质材料24可以包括与下互连层12的第一电介质材料18相同或者不同，优选相同的电介质材料。用于第一电介质材料18的工艺技术和厚度范围在这里也可应用于第二电介质材料24。接下来，利用如上所述的光刻和蚀刻在第二电介质材料24中形成至少一个开口。蚀刻可以包括干法蚀刻工艺、湿法蚀刻工艺或者其组合。术语“干法蚀刻”在这里用于表示蚀刻技术例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或者激光烧蚀。
典型地，至少一个开口包括过孔开口和线路开口。过孔开口位于第二互连层16中的线路开口的下方，但在第一互连层12中的导电线路20的上方。在形成过孔开口以及线路开口的情况下，蚀刻步骤还去除了位于导电线路20的顶上的电介质覆盖层14和导电材料54的部分，以在互连层12与层16之间形成电接触。
接下来，通过在第二电介质材料24上的暴露出的表面(包括开口内的壁表面)上形成过孔扩散阻挡层30，提供具有扩散阻挡层特性的过孔扩散阻挡层30。过孔扩散阻挡层30包括与导电线路扩散阻挡层22的材料相同或者不同的材料。因此，过孔扩散阻挡层30可以包括Ta、TaN、Ti、TiN、Ru、RuN、W、WN、CoWP或者任何其它可以用作阻挡层以防止导电材料扩散穿过其的材料。这些材料的组合也预期形成多层层叠的扩散阻挡层。利用淀积工艺例如原子层淀积(ALD)、化学气相淀积(CVD)、等离子体增强化学气相淀积(PECVD)、物理气相淀积(PVD)、溅射、化学溶液淀积或者镀敷，形成过孔扩散阻挡层30。
过孔扩散阻挡层30的厚度可以根据在阻挡层内的材料层的数目、用于形成其的技术以及扩散阻挡层自身的材料而变化。典型地，过孔扩散阻挡层30具有约4至约40nm的厚度，其中约7至约20nm的厚度更典型。
在形成过孔扩散阻挡层30之后，可以可选地形成镀敷籽晶层(未示出)。尽管是可选的，但优选在该结构内包括镀敷籽晶层以有助于导电材料的生长。在随后将要在至少一个开口内形成导电金属或者金属合金的情况下尤其如此。当存在有镀敷籽晶层时，镀敷籽晶层可以包括导电金属或者金属合金例如用于形成在这下面将更详细描述的导电材料38的导电金属或者金属合金。典型地，并且当导电材料38包括Cu时，镀敷籽晶层包括Cu、CuAl、CuIr、CuTa、CuRh、TaRu、或者Cu的其它合金，即含Cu的合金。
通过常规淀积工艺包括例如ALD、CVD、PECVD、PVD、化学溶液淀积以及其它类似的淀积工艺，形成镀敷籽晶层。镀敷籽晶层的厚度可以变化，并且在本领域的技术人员公知的范围内。典型地，镀敷籽晶层具有约2至约80nm的厚度。
接下来，在至少一个开口内形成互连导电材料38。互连导电材料38可以包括与导电线路20的材料相同或者不同，优选相同的导电材料。优选地，采用Cu、Al、W或者其合金，其中Cu或者AlCu是最优选的。利用与上文所描述的形成导电线路20相同的淀积工艺，随后淀积导电材料，形成导电材料38，并对该结构进行平面化。平面化工艺去除了扩散阻挡层30、镀敷籽晶层以及存在于上互连层16的水平上表面上方的导电材料38，提供了示于图4F中的结构。
具体而言，图4F示出了本发明的互连结构的截面图。如图所示，导电材料54在导电线路扩散阻挡层22与过孔扩散阻挡层30之间提供电通路。因此，在示例的结构中结合使用导电材料54、导电线路扩散阻挡层22以及过孔扩散阻挡层30，以在其中形成阻挡层冗余特征。由阻挡层冗余特征所提供的该电通路可以避免由过孔底部处的EM失效所导致的电路突然开路。因此，阻挡层冗余特征被提供给互连结构，该互连结构在通过监测设备探测到EM失效之后提供用于芯片替换或者系统运行调整的足够时间。图5示出了在图4F的区域211处的自顶向下视图。
在本发明的一些实施例中，上述工艺步骤可以被用于将该相同的阻挡层冗余特征提供给示于上面的实例中的窄线路。在这种情况下，阻挡层冗余特征可以避免在互连结构的这些区域处的可能的金属-金属短路。
应该注意，可以重复上述基本工艺步骤以在图4F中所示出的最上互连层上方形成一个或多个互连层。
图4F中所示出的结构代表本发明的一个可能的实施例，其中形成了封闭过孔(closed-via)底部结构。在封闭过孔底部结构中，过孔扩散阻挡层30存在于导电线路20的部分上。开放过孔(Open-via)底部结构以及锚定过孔(anchored-via)底部结构也是可能的。通过在淀积上互连层的其它元件之前利用离子轰击或者另一类似的定向蚀刻工艺从过孔的底部去除过孔扩散阻挡层30，形成开放过孔结构。通过首先利用选择性蚀刻工艺在导电线路20中蚀刻出凹陷并产生表面切割(gouging)特征，形成锚定过孔底部结构。然后，通过利用前文所提及的技术中的一种用导电材料38填充上述第二互连层16。
虽然根据本发明的优选实施例具体地示出并描述了本发明，本领域的技术人员将理解，在不背离本发明的精神和范围的情况下可以进行前述以及其它在形式和细节上的改变。因此本发明旨在不局限于所描述和示例的确切的形式和细节，而是落入所附权利要求的范围内。

Claims (20)

1.一种互连结构，包括：
导电填充的过孔，位于上互连层内，所述导电填充的过孔具有以过孔扩散阻挡层作为衬里的侧壁；
导电线路，位于下互连层内并连接到所述导电填充的过孔，所述导电线路具有以导电线路扩散阻挡层作为衬里的侧壁，所述过孔扩散阻挡层不与所述导电线路扩散阻挡层直接接触；以及
导电材料，位于所述导电线路扩散阻挡层与所述过孔扩散阻挡层之间并与它们接触，由此在沿着所述导电填充的过孔的侧壁的所述过孔扩散阻挡层与沿着所述导电线路的侧壁的所述导电线路扩散阻挡层之间产生电通路。
2.根据权利要求1的互连结构，还包括电介质覆盖层，其部分地位于所述上互连层与所述下互连层之间，所述电介质覆盖层不与所述导电材料位于其中的所速导电线路接触，也不延伸到所述导电材料位于其中的所述导电线路之上。
3.根据权利要求2的互连结构，其中所述电介质覆盖层包括SiC、Si4NH3、SiO2、掺碳氧化物、掺氮和氢的碳化硅SiC(N，H)或者它们的多层。
4.根据权利要求1的互连结构，其中所述导电填充的过孔和所述导电线路包括相同或者不同的导电材料，所述导电材料包括多晶Si、导电金属、包括至少一种导电金属的合金、导电金属硅化物或者它们的组合。
5.根据权利要求4的互连结构，其中所述导电填充的过孔和所述导电线路都由Cu或者含Cu的合金构成。
6.根据权利要求1的互连结构，其中所述导电线路扩散阻挡层、所述过孔扩散阻挡层以及所述导电材料包括选自Ta、TaN、Ti、TiN、Ru、RuN、W、WN、或者CoWP的相同或者不同的材料。
7.根据权利要求1的互连结构，其中所述导电填充的过孔在所述下伏导电线路与上覆导电线路之间提供接触。
8.根据权利要求1的互连结构，其中所述下互连层与所述上互连层包括介电常数为约4.0或更小的电介质。
9.根据权利要求1的互连结构，其中所述导电材料的上表面与电介质覆盖层的上表面基本上共面。
10.根据权利要求1的互连结构，其中所述导电材料的上表面基本上低于电介质覆盖层的上表面。
11.根据权利要求1的互连结构，其中所述至少一条导电线路是宽线路，所述宽线路的宽度大于所述上覆导电填充的过孔的宽度。
12.根据权利要求1的互连结构，其中所述至少一条导电线路是窄线路，所述窄线路的宽度与所述上覆导电填充的过孔的宽度基本上相同。
13.一种互连结构，包括：
导电填充的过孔，位于上互连层内，所述导电填充的过孔具有以过孔扩散阻挡层作为衬里的侧壁；
Cu导电线路，位于下互连层内并连接到所述导电填充的过孔，所述Cu导电线路具有以导电线路扩散阻挡层作为衬里的侧壁，所述过孔扩散阻挡层不与所述导电线路扩散阻挡层直接接触；以及
导电材料，位于所述导电线路扩散阻挡层与所述过孔扩散阻挡层之间并与它们接触，由此在沿着所述导电填充的过孔的侧壁的所述过孔扩散阻挡层与沿着所述导电线路的侧壁的所述导电线路扩散阻挡层之间产生电通路。
14.一种形成互连结构的方法，包括以下步骤：
提供包括电介质覆盖层的结构，所述电介质覆盖层位于其中掩埋有至少一条导电线路的下互连电介质的表面上，所述至少一条导电线路通过导电线路扩散阻挡层与所述下互连电介质隔离；
从所述至少一条导电线路的表面选择性地去除所述电介质覆盖层，从而提供露出的表面；
在所述至少一条导电线路的所述露出的表面上形成导电材料；以及
形成具有至少一个导电填充的过孔的上互连电介质，所述至少一个导电填充的过孔位于所述至少一条导电线路上方，所述至少一个导电填充的过孔具有覆盖其侧壁的阻挡层材料，其中所述导电材料位于所述导电线路扩散阻挡层与所述过孔扩散阻挡层之间并与它们接触，由此在沿着所述导电填充的过孔的侧壁的所述过孔扩散阻挡层与沿着所述导电线路的侧壁的所述导电线路扩散阻挡层之间产生电通路。
15.根据权利要求14的方法，其中所述选择性地去除所述电介质覆盖层包括在所述电介质覆盖层上形成已构图的光致抗蚀剂层，所述已构图的光致抗蚀剂层包括设置在所述导电线路的顶上的至少一个开口，以及蚀刻所述电介质覆盖层的露出的部分，在所述导电线路的表面上停止。
16.根据权利要求14的方法，其中所述形成导电材料包括选择性淀积或者非选择性淀积方法。
17.根据权利要求14的方法，其中在形成所述导电材料之后，所述电介质覆盖层不与所述导电材料位于其中的所述导电线路接触，也不延伸到所述导电材料位于其中的所述导电线路之上。
18.根据权利要求14的方法，其中所述过孔扩散阻挡层和所述导电线路扩散阻挡层由与所述导电材料相同或者不同的材料构成。
19.根据权利要求18的方法，其中所述过孔扩散阻挡层和所述导电线路扩散阻挡层由Ta、TaN、Ti、TiN、Ru、RuN、W、WN或者CoWP中的一种构成。
20.根据权利要求14的方法，其中所述导电线路和所述导电填充的过孔都由Cu构成。
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