CN1957464A - 半导体器件、配线基板及其制造方法 - Google Patents

半导体器件、配线基板及其制造方法 Download PDF

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Abstract

配线基板(20)包括具有多个配线层(1)和多个外部连接突起(5)的第一配线部分(10)，以及在厚度方向上与第一配线部分集成的第二配线部分(15)。将第二配线部分的热膨胀系数制作得小于第一配线部分的热膨胀系数，并等于在配线基板上安装的半导体芯片(30)的热膨胀系数。这抑制了由半导体芯片和配线基板之间的热膨胀系数差值导致的内部应力，并增加了通过将半导体芯片安装到配线基板上获得的半导体器件(50)的可靠性。也可将第一和第二配线部分的相对表面的尺寸制作成相同。即使当通过将多个半导体芯片安装到配线基板上来提高半导体器件性能时，这也仅需要形成一个第二配线部分，从而能够以低成本提高性能。

Description

半导体器件、配线基板及其制造方法
技术领域
本发明涉及一种半导体器件、配线基板以及其制造方法，尤其涉及一种具有其中将半导体芯片安装到配线基板上的结构的半导体器件(以下将简单地称作“半导体器件”)、在该半导体器件中使用的配线基板及其制造方法。
背景技术
为了降低尺寸并提高电子设备的性能，近些年正在增加半导体芯片或半导体器件的安装密度。在很多情况下，通过使用无线接合(bonding)尤其是倒装芯片接合(flip chip bonding)将半导体芯片安装在配线基板上，来增加半导体芯片的安装密度。通常，通过使用表面安装将半导体器件安装在配线基板(其与形成半导体器件的配线基板不同。在以下将这一配线基板称作“母板”)上，来增加半导体器件的安装密度。对于半导体器件，已经开发了适合于表面安装各种封装方法，比如球栅阵列半导体封装。倒装芯片接合和表面安装在减小半导体芯片和半导体器件的尺寸和对其进行微构图(micropattern)以及增加管脚数目方面是有利的。此外，倒装芯片接合和表面安装在增加形成于半导体芯片或半导体器件中的集成电路的运行速度方面也是有利的，这是由于可将配线电阻制作得小于配线接合的电阻。
可以通过在一个半导体芯片上安装多个LSI和无源部件来提高性能并增加例如系统大尺寸集成电路(系统LSI)的运行速度，而不是通过由一个LSI来改善性能和增加运行速度。由于这个原因，该类型的LSI(芯片上的系统)开始广泛使用。
当通过在所需配板上安装具有大量管脚的高集成半导体芯片来形成半导体器件时，如果半导体芯片和配线基板的热膨胀系数之间差别很大，将电流提供给半导体芯片时产生的热会增加半导体器件的内部应力。这导致例如在半导体器件之中的半导体芯片和配线基板之间的结合部分中、或者是半导体器件和母板之间的连接部分中的应力集中，因此容易发生断开连接等。结果，半导体器件或使用该半导体器件的电子设备的可靠性降低了。为了获得高可靠性的半导体器件或电子设备，通常将树脂填充在半导体器件的半导体芯片和配线基板之间的结合部分中、在半导体器件和母板之间的结合部分中和在这些结合部分的周围部分中，从而强化这些结合部分。
日本专利特开No.64-32662(参考文献1)描述了一种半导体封装结构(半导体器件)，其通过在半导体芯片和配线基板(母板)之间插入具有指定热膨胀系数的小基板、即与半导体芯片的热膨胀系数差别小于与配线基板(大基板)的热膨胀系数差别的小基板来增加可靠性。将半导体芯片安装于小基板上，并将每一个都具有半导体芯片的多个小基板安装在配线基板(大基板)上。
尽管不是本发明的半导体器件，但是日本专利特开No.8-167630(参考文献2)描述了一种芯片连接结构，其中集成电路芯片和配线基板通过插入到集成电路芯片和配线基板之间的粘着层，用直接通孔连接来连接，并使得配线基板的热膨胀系数基本上等于集成电路的热膨胀系数。
发明内容
本发明所要解决的技术问题
如参考文献1中所描述的，为了抑制半导体器件的内部应力，插入具有在配线基板(大基板)和半导体芯片之间的指定热膨胀系数的小基板是有用的。
然而遗憾的是，总是需要改善半导体器件的性能，因此要使得安装在配线基板上的半导体芯片数保持增加。还必须安装除了在配线基板上的半导体芯片之外的元件，如电容器和电阻器等无源部件。
因此，如果如参考文献1中所述，将小基板与半导体芯片一一对应地安装在配线基板(大基板)上，则难以以低成本制造高性能的半导体器件。
而且，仅通过插入指定小基板，很难在提高配线基板(大基板)上的性能的同时，将微构图化且多管脚的半导体芯片安装到配线基板(大基板)。
本发明已经考虑到上述情况，且其目的是提高性能并降低半导体器件成本，同时保持其高可靠性。
解决该问题的技术手段
为了实现上述目的，本发明的半导体器件特征在于包括配线基板，其包括在厚度方向上的一侧表面上设置的多个连接端子和在厚度方向上的另一侧表面上设置的多个外部连接突起；和连接到所述连接端子的至少一个半导体芯片。其中，所述配线基板包括第一配线部分和第二配线部分，其中第一配线部分包括多个配线层和外部连接突起，第二配线部分与第一配线部分电连接并在厚度方向上与第一配线部分集成。所述连接端子由在厚度方向上贯穿第二配线部分延伸的通孔中形成的接触插塞构成，第一配线部分和第二配线部分相对表面的尺寸相同，且第二配线部分的热膨胀系数小于第一配线部分的热膨胀系数，并等于半导体芯片的热膨胀系数。
而且，本发明的配线基板特征在于包括第一配线部分和第二配线部分，其中第一配线部分包括多个配线层和多个外部连接突起，第二配线部分包括被构成为连接到至少一个半导体芯片的多个连接端子，其中第二配线部分与第一配线部分电连接且在厚度方向上与第一配线部分集成，该连接端子由在厚度方向上贯穿第二配线部分延伸的通孔中形成的接触插塞构成，第一配线部分和第二配线部分的相对表面的尺寸相等，且第二配线部分的热膨胀系数小于第一配线部分的热膨胀系数并等于半导体芯片的热膨胀系数。
而且，本发明配线基板制造方法特征在于包括步骤：形成包括多个配线层和多个外部连接突起的第一配线部分，并形成包括多个被构成为连接到至少一个半导体芯片的多个连接端子的第二配线部分，并且第二配线部分在厚度方向上与第一配线部分集成，其中连接端子由在厚度方向上贯穿第二配线部分延伸的通孔中形成的接触插塞构成，第一配线部分和第二配线部分的相对表面的尺寸相同，且第二配线基板的热膨胀系数小于第一配线部分的热膨胀系数，并等于半导体芯片的热膨胀系数。
本发明的技术效果
在本发明中，配线基板具有包括多个配线层等的第一配线部分和在厚度方向上与第一配线部分集成的第二配线部分。第二配线部分的热膨胀系数小于第一配线部分的热膨胀系数，并等于半导体芯片的热膨胀系数。这抑制了由安装在第二配线部分上的半导体芯片和配线基板之间的热膨胀系数差值导致的内部应力。因此，可增加通过将半导体芯片安装在配线基板上获得的半导体器件的可靠性。
而且，当将该半导体器件表面安装到母板上时，第一和第二配线部分存在于半导体芯片和母板之间。这降低了由半导体芯片和母板之间的热膨胀系数差导致的内部应力。因此，可增加其中将半导体器件安装于母板上的电子设备的可靠性。
而且，配线基板的第一和第二配线部分的相对表面的尺寸相同。因此，即使当通过将多个半导体芯片安装到配线基板上来提高半导体器件性能时也仅需要形成一个第二配线部分。结果，可以以低成本提高半导体器件的性能。
而且，本发明的第一配线部分使得可以延长端子管脚间距并能够实现多个所安装的半导体芯片的最佳配线连接，从而提高性能并降低成本。
如上所述，本发明能够提供高可靠性的半导体器件，该半导体器件能够以低成本提高性能。使用该半导体器件利于提供高可靠性、高性能电子设备。
附图说明
图1是概略示出本发明半导体器件和配线基板的第一实施例的局部剖面侧视图；
图2是概略地示出本发明半导体器件和配线基板的第二实施例的局部剖面侧视图；
图3是概略示出本发明半导体器件的第三实施例的局部剖面侧视图；
图4是概略示出本发明半导体器件和配线基板的改进的局部剖面侧视图；
图5A是用于说明本发明配线基板制造方法的第一实施例的预定步骤的图；
图5B是示出图5A之后步骤的图；
图5C是示出图5B之后步骤的图；
图5D是示出图5C之后步骤的图；
图6A是用于说明在第二配线部分中的接触插塞上形成岛部的方法的截面图；
图6B是示出图6A之后步骤的图；
图7A是用于说明本发明配线基板制造方法的第二实施例的预定步骤的图；
图7B是示出图7A之后步骤的图；
图7C是示出图7B之后步骤的图；
图7D是示出图7C之后步骤的图；
图8是用于说明在第二配线部分的接触插塞上形成岛部时形成所述岛部的另一方法的截面图。
具体实施方式
以下将参考附图，说明本发明半导体器件、配线基板及其制造方法的实施例。
<半导体器件和配线基板(第一实施例)>
图1中示出的半导体器件50对应于本发明半导体器件的第一实施例，其中通过倒装芯片接合将多个半导体芯片30安装到配线基板20上。然而，图1仅示出了一个半导体芯片30。
配线基板20对应于本发明配线基板的第一实施例，其包括第一配线部分10，和电连接到第一配线部分10并在厚度方向上与第一配线部分10集成(即，叠置在第一配线部分10上)的第二配线部分15。在第一配线部分10中形成了多个配线层1(图1中示出了两层)，并在配线层1周围形成了层间绝缘膜3。而且，在第一配线部分10的厚度方向上的一个表面上形成了多个外部连接突起5，以使得外部连接突起5电连接到预定配线层1。
另一方面，第二配线部分15具有基板12，和在厚度方向上穿过基板12延伸的连接端子14。连接端子14的总数目与形成于半导体芯片30中的电极端子25的数目相同。每个连接端子14都由在厚度方向上贯穿第二配线部分15(基板14)延伸的通孔中形成的接触插塞(以下称为“接触插塞14”)制成。每个接触插塞14具有在第一配线部分10侧面上的薄岛(thin land)部14a。第二配线部分15在厚度方向上与第一配线部分10集成，以使每个接触插塞14中的岛部14a分别与预定的配线层1直接接触。第二配线层15的平面尺寸等于第一配线层的平面尺寸。即，第一配线部分10和第二配线部分15的相对表面的尺寸相同。
“第二配线部分15的平面尺寸等于第一配线部分10的平面尺寸”意思是第二配线部分15的平面面积与第一配线部分10的平面面积之间的差别、即第二配线部分15和第一配线部分10的相对表面面积之间的差别约为1,500mm2或更少。
每个半导体芯片30都是通过例如在硅板23上形成的集成电路(如LSI)来获得的，且内部连接突起35将形成于半导体芯片30中的每个电极端子25连接到预定接触插塞14。如果必要的话，如图1中所示，通过将树脂40填充到半导体芯片30和第二配线部分15之间的间隙中以及该间隙周围，可强化半导体芯片30和第二配线部分15之间的结合部分。有利的是，可适当地选择在半导体芯片30和第二配线部分15之间的结合部分中不产生多余应力的树脂(例如环氧树脂)，来作为所述树脂40。此外，还可以仅仅用树脂40封装半导体芯片30的周围。
在具有上述设置的半导体器件50中，第二配线部分15的基板12的材料被选择为使第二配线部分15的热膨胀系数小于第一配线部分10的热膨胀系数，并等于每个半导体芯片30的热膨胀系数。例如，当每个半导体芯片30是硅芯片时，硅、陶瓷或光敏玻璃都能用作基板12的材料。这些材料都利于使得第二配线部分15的热膨胀系数等于半导体芯片30的热膨胀系数。
“第二配线部分15的热膨胀系数小于第一配线部分10的热膨胀系数”意思是整个第二配线部分15的热膨系数小于整个第一配线部分10的热膨胀系数。而且，“第二配线基板15的热膨胀系数等于半导体30的热膨胀系数”意思是整个第二配线基板15的热膨胀系数与整个半导体芯片30的热膨胀系数之间的差值为约10ppm/℃或更少。
由于第二配线部分15的热膨胀系数等于每个半导体芯片30的热膨胀系数，因此可以在半导体器件50中抑制由半导体芯片30和配线基板20之间的热膨胀系数差值引起的内部应力。而且，当将半导体器件50表面安装到母板上时，第一配线部分10和第二配线部分15介于半导体芯片30和母板之间，这降低了由半导体芯片30和母板之间的热膨胀系数差值导致的内部应力。
此外，由于第二配线部分15的平面尺寸等于第一配线部分10的平面尺寸，因此即使在通过在配线基板20上除了半导体芯片30之外还安装其它元件来提高半导体器件50的性能的情形中，也仅仅需要形成一个第二配线部分15，且可容易地将所述其它元件安装在第二配线部分15上。稍后将描述其中安装了其他元件的实施例。
因此，不只可以提高半导体器件50的性能，而且还能提高半导体器件50的可靠性。而且，通过将半导体器件50安装在母板上，可容易获得高可靠性、高性能的电子设备。
<半导体器件和配线基板(第二实施例)>
图2中示出的半导体器件120对应于本发明半导体器件的第二实施例，其中，除了多个半导体芯片30(图2仅示出了一个半导体芯片30)之外，第二半导体芯片80和无源部件100也安装在配线基板70上。
配线基板70对应于本发明配线基板的第二实施例。在配线基板70中，选择第一配线部分60中的配线层(未示出)的数目和每一配线层的形状、以及第一配线部分60中的外部连接突起55的数目和设置，并且还选择第二配线部分65的基板64中形成的接触插塞64的数目和设置，以安装多个半导体芯片30、第二半导体芯片80和无源部件100。图2中的参考数字“64a”表示在接触插塞64的一个端部处形成的岛部。
半导体芯片30的设置与图1中示出的第一实施例的半导体器件50中的半导体芯片30相同，因此用与图1中所使用的相同的参考数字表示半导体芯片30以及其构成部件，并且省略其说明。通过内部连接突起35，将形成于半导体芯片30中的每个电极端子25分别连接到预定接触插塞64。
第二半导体芯片80通过例如在硅板73上形成集成电路、并且通过倒装芯片接合而不使用任何焊料突起来将该第2半导体芯片80安装到第二配线部分65上来获得。因此，将形成于第二半导体芯片80中的每个电极端子75分别直接连接到预定接触插塞64。如果必要的话，如图2中所示，可通过将树脂85填充到半导体芯片80和第二配线部分65之间的间隙中以及该间隙附近，来强化在半导体芯片80和第二配线部分65之间的结合部分。
无源部分100例如是功能元件，如电容器或电阻器，且形成于无源部件100中的每个电极端子95都通过焊料突起105连接到预定接触插塞64。如果必要的话，如图2中所示，通过将树脂110填充到无源部件100和第二配线部分65之间的间隙中以及该间隙周围，来强化无源部件100和第二配线部分65之间的结合部分。
在具有上述设置的半导体器件120中，与图1中示出的第一实施例的半导体器件50相同，第二配线部分65的平面尺寸等于第一配线部分60的平面尺寸。而且，第二配线部分65的基板62的材料被选择为使第二配线部分65的热膨胀系数小于第一配线部分60的热膨胀系数，并等于每个半导体芯片30的热膨胀系数。
因此，可以在半导体器件120中抑制由半导体芯片30和配线基板70之间的热膨胀系数差值导致的内部应力。还可以抑制由第二半导体芯片80和无源部件100中的每一个与配线基板70的之间的热膨胀系数差值导致的内部应力。当将所述半导体器件120表面安装到母板上时，第一配线部分60和第二配线部分65介于半导体芯片30、第二半导体芯片80和无源部件100中的每一个与母板之间，因此，这降低了由半导体芯片30、第二半导体芯片80和无源部件100中的每一个与母板之间的热膨胀系数差值所导致的内部应力。而且，由于第二配线部分65的平面尺寸等于第一配线部分60的平面尺寸，因此仅需要形成一个第二配线部分65。
因此，不只可以半导体器件120的提高性能，还能增加半导体器件120的可靠性。而且，可通过将半导体器件120安装到母板上来容易地获得高可靠性、高性能的电子设备。
<半导体器件(第三实施例)>
图3中示出的半导体器件140对应于本发明半导体器件的第三实施例，其中除了多个半导体芯片30(图3仅示出了一个半导体芯片30)之外，还将无源部件100和第三半导体芯片130安装于配线基板70上。
配线基板70的设置与图2中示出的第二实施例的半导体器件120中的配线基板70相同，因此，用与图2中所使用的相同的参考数字表示配线基板70及其构成部件，并且省略了其说明。相似地，无源部件100的设置与图2中示出的第二实施例的半导体器件120中的无源部件100相同，因此用与图2中所使用的相同的参考数字表示无源部件100以及其构成部件，并且省略了其说明。
通过在如硅板123上形成集成电路、并通过使用金属细线127的引线接合来将其安装在第二配线部分65上，获得第三半导体芯片130。通过该金属细线127，将在第三半导体芯片130中形成的的每个电极端子125连接到预定接触插塞64。
具有上述设置的半导体器件130实现与上述的第二实施例的半导体器件120相同的技术效果。
<半导体器件(改进)>
尽管在上述的半导体器件中，通过倒装芯片接合将多个半导体芯片安装到配线基板上，但是也可通过倒装芯片接合将一个半导体芯片安装到配线基板上。可以适当地选择是否将除了所述至少一个半导体芯片之外的元件安装到配线基板上。当将除了半导体芯片之外的元件安装到配线基板上时，根据例如所要制造的半导体器件的功能和性能来适当地选择安装什么样的元件。
而且，当将除了半导体芯片之外的元件安装到配线基板上时，安装形式可以是无引线接合或是引线接合。无引线接合对于增加安装密度是有利的。从半导体器件的生产率角度考虑，优选的是与半导体芯片相类似地通过倒装芯片接合来安装元件。
如果必要的话，可将所需数目的增强框架部件(刚性元件)设置在第二配线部分上。还可以设置多个增强框架部件，并在这些增强框架部件上形成散热器，以便覆盖安装部分，如半导体芯片。
<配线基板(改进)>
上述的配线基板的第一和第二配线部分通过例如在形成第二配线部分2的基板上形成第一配线部分、然后形成第二配线部分，来进行集成。还可以通过相互分离地形成第一配线部分和第二配线部分、然后通过使用粘合树脂将其接合，来集成第一和第二配线部分。而且，当通过树脂来形成构成第一配线部分的层间绝缘膜时，也可在通过相互分离地形成第一和第二配线部分之后将第二配线部分设置在第一配线部分上、必要时将第二配线部分压向第一配线部分、同时在通过加热来软化所述层间绝缘膜之后冷却层间绝缘膜，来集成第一和第二配线部分。
当相互分离地形成第一和第二配线部分之后将两者集成起来时，可通过例焊料突起等导电材料来电连接第一和第二配线部分。在这种情况下，必要的话，可通过将树脂填充在第一和第二配线部分之间的间隙中以及该间隙周围，来强化第一和第二配线部分之间的结合部分。
如图4中所示，如果必要的话，能在第一配线部分10中、或在第二配线部分15中的与第一配线部分10相对一侧的表面上，形成至少一个功能元件160。功能元件160例如是电容器、解耦电容器、电阻器和电感器等。
可通过考虑在所述第二配线部分上安装的至少一个半导体芯片中的各自电极端子的总数、以及在还安装了除上述半导体芯片之外的元件时所述元件中的电极端子的总数，来适当选择在第二配线部分中形成的接触插塞的数目。
对于至少一个半导体芯片，优选的是与各半导体芯片中形成的电极端子一一对应地，在第二配线部分中形成接触插塞。尽管为了缓和内部应力而形成了缓和层，但是，即使在添加了一个这样的层的时候，通过形成上述接触插塞，也可不必相对于半导体芯片在第二配线部分中布置配线，因此可容易地抑制内部应力，同时保持每个半导体芯片的设计特性或接近于半导体芯片设计值的特性。当在第一和第二配线部分之间形成功能元件如解耦电容器时，希望将该功能元件设置在尽可能接近半导体芯片的电极的位置处。然而，即使如上文所述地添加一层作为内部应力缓和层，如果在第二配线部分中不必布置配线的话，则也能将功能元件160容易地设置在半导体芯片的电极的接近位置中。
第二配电线部分中的每个接触插塞的形状可以是在纵向方向上的端部处不具有岛部的形状、或者是在纵向方向上的两个端部中的一个或两个处都具有岛部的形状。可适当地选择是否在接触插塞中形成岛部。
<配线基板制造方法>
以下将说明配线基板制造方法。该配线基板制造方法包括：形成具有多个配线层、和具有多个外部连接突出(bump)的第一配线部分的步骤，和在第一配线层的厚度方向上集成具有设置成与至少一个半导体芯片相连接的多个连接端子的第二配线部分的步骤。注意，连接端子由在厚度方向上贯穿第二配线层延伸的通孔中形成的接触插塞制成，以使第一和第二配线部分的相对表面的尺寸相同，并且第二配线部分的热膨胀系数小于第一配线部分的热膨胀系数并等于半导体芯片的热膨胀系数，如前所述。
<配线基板制造方法(第一实施例)>
配线基板制造方法的第一实施例包括：在第二配线基板的基板的厚度方向上的一个表面中形成多个凹槽、并将导电材料埋入到所述多个凹槽中的第一步骤；在第二配线部分的基板的一侧表面上形成第一配线部分的至少一部分的第二步骤；和在第二配线部分的基板的厚度方向上的另一侧表面上减薄第二配线部分的基板、以暴露出埋入到凹槽中的导电材料、从而形成接触插塞来获得第二配线部分的第三步骤。注意，第二步骤属于形成第一配线部分的步骤，且第一和第三步骤属于形成第二配线部分的步骤。
以下将参考附图详细说明每一步骤。通过将使用薄板状硅基板(例如，硅晶片)作为第二配线部分的基板的情况作为实例进行以下说明。然而，当要被安装到所要制造的配线基板上的多个半导体芯片是硅芯片时，还可以使用例如陶瓷或光敏玻璃作为第二配线部分的基板。
(第一步骤)
第一步骤在第二配线部分的硅基板(以下将被简称作“基板”)的厚度方向上的一侧表面中形成了多个凹槽，并将导电材料埋入到所述多个凹槽中。该基板的厚度可从例如约100到750μm的范围内适当选择。
如图5A中所示，为了在基板200的厚度方向上的一侧表面中形成多个凹槽205(图5A仅示出一个凹槽)，首先通过使用例如二氧化硅、氮化硅、碳化硅、氟掺杂氧化硅或碳氧化硅在基板200的厚度方向上的一侧表面上形成电绝缘层203，并通过光刻对其图形化以在预定部分处形成孔，且之后通过反应离子蚀刻(RIE)从这些孔开始蚀刻基板200直到达到所需深度。以这种方式，可将凹槽205形成于基板200的预定部分。凹槽205的深度可从例如约50到500μm范围内适当选择。而且，当凹槽205的水平截面形状为圆形时，该圆形的直径可从例如约10至150μm范围内适当选择。
可用如下的导电材料填充凹槽205。首先，如图5B中所示，通过将例如TEOS(Si(OC2H5)4)气体用作原料气体之一的等离子体CVD沉积氧化硅，来将电绝缘膜形成在凹槽205的内表面上以及电绝缘层203的表面上，并且例如通过溅射法将铜沉积在该电绝缘膜上。参考图5B，用一个层207来表示通过等离子体CVD法形成的电绝缘膜(氧化硅膜)和通过溅射法沉积的铜。
通过将TEOS(Si(OC2H5)4)气体用作源气体之一的等离子体CVD法，能形成具有高覆盖率的电绝缘膜，因此即使当凹槽205深度很深时，仍能容易地形成所需的电绝缘膜。而且，当通过镶嵌(damascene)方法(一种电镀类型)进行铜电镀时，沉积在电绝缘膜上的铜起到籽晶的作用。
然后通过镶嵌方法进行铜电镀，以用通电镀层填充凹槽205，并使用化学机械抛光(CMP)使通过所述镶嵌方法形成的该铜电镀层平坦化，并通过蚀刻除去铜电镀层的不必要部分，从而如在图5B中所示，在凹槽205中和该凹槽205的周围留下铜电镀层210。在凹槽205的周围留下的铜电镀层210a起到接触插塞的岛部(稍后将描述)的作用。
也可通过用化学气相沉积(CVD)沉积导电材料填充凹槽205，来代替通过镶嵌方法的铜电镀填充凹槽205。还可以使用除了铜之外的金属材料或导电树脂作为导电材料。
如果必要的话，通过薄膜工艺，在基板200的厚度方向上的一侧表面形成功能元件160，如电容器、电阻器或电感器。由于基板200由硅制成，因此能够通过使用各种半导体扩散工艺，来精确地形成功能元件160。还可以容易地降低成本，如设备成本。
(第二步骤)
第二步骤在基板200的所述的一侧表面上形成了第一配线部分的至少一部分。第一配线部分例如可通过所谓的堆建(build up)方法来形成。
在该堆建方法中，例如按照如下顺序重复执行如下步骤达所需次数：(1)形成用作层间绝缘膜的电绝缘膜的第一子步骤，(2)在所述电绝缘膜中形成预定数目的通孔，并且当通过激光处理形成通孔时如果必要的话进行desmea处理的第二子步骤，(3)形成用作配线层的导电膜的第三子步骤，和(4)通过图形化导电膜来形成配线层的第四子步骤；然后，用聚酰亚胺(polyimide)等焊料抗蚀剂覆盖除了最上部配线层的所需区域即用作岛部的区域R之外的区域，并在区域R上形成外部连接突起，从而获得第一配线部分。注意，外部连接突起优选在第三步骤之后形成(稍后将描述)。
图5C是概略地示出通过堆建方法在已经进行了第一步骤的基板200上形成的第一配线部分220(除了外部连接突起之外)的截面图。图5C中示出的第一配线部分220具有三个层间绝缘膜217a、217b和217c，和三个配线层215a、215b和215c。而且，在配线层215c上形成了在预定部分中具有孔218a的焊料抗蚀剂层218。将配线层215c之中的从孔218a暴露出来的区域R用作岛部。
在形成配线层215a、215b和215c时，如果需要的话，也可形成功能元件160，如电容器、电阻器和电感器。形成该功能元件160利于制造能够获得在运行速度等方面有所提高的半导体器件的配线基板。例如，通过在形成使用铁电材料形成层间绝缘膜217b、并将该层间绝缘膜217b夹在配线层215a和215b中的电源线和地线之间的结构而获得的平行板电容器，可被用作解耦电容器。
(第三步骤)
在第三步骤中，从已进行完第二步骤的基板200的厚度方向的另一侧表面开始，减薄该基板200(参看图5C)，以暴露出用于填充在第一步骤中在基板200上形成的凹槽205的导电材料(铜电镀层210)，从而形成接触插塞，并获得第二配线部分。
图5D是示意性示出由此形成的第二配线部分230的截面图。如下形成所述第二配线部分230。首先，为了保护在第二步骤中形成的焊料抗蚀剂层218以及区域R，形成覆盖该三个部分的支持体219。然后，从基板200的厚度方向上的另一侧表面开始，通过机械抛光将该基板200减薄到所需厚度，随后通过RIE对其进行进一步减薄，从而暴露出形成在凹槽205底部表面上的暴露层207。之后，通过CMP进一步抛光基板200，直到暴露出形成在凹槽205中的铜电镀层210。以这种方式，可获得第二配线部分230。暴露出的铜电镀层210用作接触插塞(以下称作“接触插塞210A”，还可通过图5D中的参考数字“210A”表示)。
这时，在机械抛光后的表面上通常形成具有变形的层，并且这可能依据条件而导致发生微破裂以及可靠性降低，因此必须很好地考虑通过机械抛光除去的量以及切割速度等条件。而且，只要不影响可靠性，就可全部用机械抛光来执行减薄。注意，在图5D中，参考数字“200A”表示减薄后的基板200。
如果需要的话，可在接触插塞210A上形成岛部。例如，该岛部可如下形成。
首先，如图6A中所示，通过氧化硅等在第二配线部分230上形成第一电绝缘膜240，并通过光刻法堆该第一电绝缘膜240进行图形化，以在接触插塞210A上形成孔240a。然后，如图6B中所示，形成具有所需形状的导电膜242以填充孔240a，通过氧化硅、氮化硅、碳化硅、氟掺杂氧化硅或碳氧化硅等来形成覆盖导电膜242的保护膜244，并且在所述保护膜244中除去设置在接触插塞210A上方的区域，以形成孔244a。将导电膜242中的在孔244a中暴露出的区域用作上述的岛部210b。
通过在形成了所需的第一配线部分220(除了外部连接突起之外)和第二配线部分230之后剥除支持体219，来获得目标配线基板，然后形成外部连接突起。
<配线基板制造方法(第二实施例)>
配线基板制造方法的第二实施例包括：在第二配线部分的基板的厚度方向上的一侧表面上形成第一配线部分的至少一部分的第一步骤，和从所述第二配线部分的基板的厚度方向上的另一侧表面开始形成贯穿第二配线部分的基板延伸的多个通孔的第二步骤，和将导电材料埋入到所述多个通孔中、并将埋入到所述多个通孔中的导电材料成形为接触插塞，从而获得第二配线部分的第三步骤。注意，第一步骤属于形成第一配线部分的步骤，而第二及第三步骤属于形成第二配线部分的步骤。
以下将参考附图详细说明每一步骤。将通过采用使用薄板状硅基板(例如硅晶片)作为第二配线部分的基板的情况作为实例来进行以下说明。然而，当被安装到所要制造的配线基板上的多个半导体芯片是硅芯片时，也可以使用例如陶瓷或光敏玻璃作为第二配线部分的基板。
(第一步骤)
在第一步骤中，在第二配线基板的基板的厚度方向上的一侧表面上形成了第一配线部分的至少一部分。当使用硅基板(以下将简称作“基板”)作为第二配线基板的基板时，优选的是预先在形成第一配线部分一侧的表面上设置电绝缘层。
如图7A中所示，在上述的在基板300上设置的电绝缘层303上形成第一配线部分330。可根据上面说明的第一实施例的制造方法的第二步骤来形成所述第一配线部分330。图7A中示出的第一配线部分330具有与图5C中示出的第一配线部分220相同的设置，只除了作为与接触插塞(稍后将描述)相连接的连接部分的导电层310是在电绝缘膜303的预定部分中形成的。因此通过在图5C中示出的第一配线部分220中使用的相同参考数字的数值再加上“100”，来为各构成部件设置参考数字，且将省略其说明。在该实施例中，并非在第一步骤中、而是在第三步骤之后(稍后将描述)之后形成外部连接突起。图7A中的参考数字“319”表示用于保护焊料抗蚀剂层318和在配线层315c中的预定区域R(用作岛部的区域)的支持体。
(第二步骤)
在第二步骤中，从已经进行了第一步骤的基板300的厚度方向上的另一侧表面开始形成贯穿该基板300延伸的多个通孔。在形成所述通孔之前，如果需要的话，可减薄基板300。在形成第一配线部分330的上述第一步骤中，需要使用具有相对高硬度的基板300。然而，由于在第二步骤中形成的通孔是用于形成接触插塞(稍后将描述)的，因此基板300优选是薄的，以精确地形成这些接触插塞。以下将作为实例说明堆第一步骤中使用的基板300进行减薄以形成通孔的方法。
注意，基板300的减薄，可通过用机械抛光将其减薄至所需厚度、然后通过RIE使至少形成通孔的所需区域及其附近进一步减薄来执行。可通过由RIE进一步减薄形成通孔的区域及其附近，而不在其他区域上进行RIE，将减薄后的基板的硬度保持得相对高。
如下，如图7B中所示地形成所述通孔。首先，例如用氧化硅、氮化硅、碳化硅、氟掺杂氧化硅或碳氧化硅等在减薄基板300A上形成电绝缘层340，并通过光刻法对电绝缘层340执行图形化，以在预定部分处形成孔。接下来，从所述孔开始，在基板300A的厚度方向上的整个长度上，通过RIE来蚀刻基板300A。以这种方式，如图7B中所示，形成通孔345。
(第三步骤)
在第三步骤中，在第二步骤中形成的多个通孔345中分别埋入导电材料，并将埋入到通孔345中的导电材料成形为接触插塞，从而获得第二配线部分。
如下，将导电材料埋入到通孔345中。例如，与前述的第一实施例的制造方法中的第一步骤相对应，在通孔345的内表面上和电绝缘膜340的表面上形成在镶嵌方法中用作籽晶的铜层348。然后，如图7C中所示，通过镶嵌方法进行铜电镀，以将铜电镀层350埋入到通孔345中。在这种情况下，在电绝缘层340上也形成铜电镀层350。
之后，通过例如CMP使铜电镀层350平坦化，并通过对所述铜电镀层350以及其下面的层348进行蚀刻来实施图形化，如图7D中所示，形成了具有所需形状的接触插塞355。以这种方式，在获得第二配线部分360的同时，还获得了配线基板400。
如图7D中所示，可将在通孔345周围残留的铜电镀层350a用作岛部。在这种情况下，如图8中所示，优选的是用电绝缘层370覆盖在通孔345周围的铜电镀层350a的边缘以及电绝缘层340。接触插塞350的上表面中的未被电绝缘层370覆盖的区域用作岛部。例如，通过将电绝缘层形成为所述母板、并在该电绝缘层的预定部分处形成孔370a(图8)，来获得电绝缘层370。
通过在形成所需的第一配线部分330(除了外部连接突起之外)和第二配线部分360之后剥除支持体319，然后形成外部连接突起，来获得目标配线基板。
<配线基板制造方法(改进)>
上述的第一和第二实施例中的每一个的制造方法都是在形成第一配线部分(除了外部连接突起之外)之后形成了第二配线部分，但是也可在形成第二配线部分之后形成第一配线部分。
也可通过在相互分离地形成第一和第二配线部分之后，使用粘合性树脂将它们接合起来，来获得配线基板。此外，当通过树脂来形成构成第一配线部分的层间绝缘膜时，通过在相互分离地形成第一和第二配线部分之后将第二配线部分设置在第一配线部分上、如果必要的话将第二配线部分压向第一配线部分、同时通过加热来软化所述层间绝缘膜、然后使其冷却，来集成第一配线部分和第二配线部分。
在相互分离地形成了第一配线部分和第二配线部分之后将它们集成起来集成的情况中，可通过区别准备的导电材料(例如焊料突起)来电连接第一和第二配线部分。在这种情况下，必要时可通过将树脂填充在第一和第二配线部分之间的间隙中以及该间隙周围，来强化第一和第二配线部分之间的结合部分。
无论是用何种方法来制造配线基板，必要的话，都可在第二配线部分上形成所需数量的强化框架部件(刚性部件)。
已经通过几个实施例说明了本发明的半导体器件、配线基板及其制造方法，但是本发明不限于这些实施例。可以进行各种改变、改进和组合等。

Claims (17)

1.一种半导体器件，其特征在于包括：
配线基板，其包括在厚度方向上的一侧表面上设置的多个连接端子，和在厚度方向上的另一侧表面上设置的多个外部连接突起；和
连接到所述连接端子的至少一个半导体芯片，
其中所述配线基板包括：
第一配线部分，其包括多个配线层和所述外部连接突起；和
第二配线部分，其与所述第一配线部分电连接，并在厚度方向上与所述第一配线部分集成，
所述连接端子由在厚度方向上贯穿所述第二配线部分延伸的通孔中形成的接触插塞构成；
所述第一配线部分和所述第二配线部分的相对表面的尺寸相同，和
所述第二配线部分的热膨胀系数小于所述第一配线部分的热膨胀系数，并等于所述半导体芯片的热膨胀系数。
2.根据权利要求1的半导体器件，其特征在于通过倒装芯片接合将所述半导体芯片安装在所述配线基板上。
3.根据权利要求1的半导体器件，其特征在于：
所述半导体芯片是硅芯片，
所述第二配线部分包括由硅、陶瓷和光敏玻璃中的一种制成的基板，和
所述接触插塞是在所述基板中形成的。
4.根据权利要求1的半导体器件，其特征在于：
所述半导体芯片包括电极端子，和
所述接触插塞与所述电极端子一一对应地形成。
5.根据权利要求1的半导体器件，其特征在于进一步包括在所述第一配线部分中形成的、以及在所述第二配线部分的与所述第一配线部分相对一侧的表面上形成的功能元件中的一个。
6.根据权利要求1的半导体器件，其特征在于进一步包括在所述第二配线部分上安装的、并通过接触插塞连接到所述第一配线部分的功能元件。
7.一种配线基板，其特征在于包括：
第一配线部分，其包括多个配线层和多个外部连接突起；和
第二配线部分，其包括能够连接到至少一个半导体芯片的多个连接端子，
其中所述第二配线部分与所述第一配线部分电连接，并在厚度方向上与所述第一配线部分集成，
所述连接端子由在厚度方向上贯穿所述第二配线部分延伸的通孔中形成的接触插塞构成，
所述第一配线部分和所述第二配线部分的相对表面的尺寸相同，和
所述第二配线部分的热膨胀系数小于所述第一配线部分的热膨胀系数，并等于所述半导体芯片的热膨胀系数。
8.根据权利要求7的配线基板，其特征在于，所述接触插塞被构成为通过倒装芯片接合来安装所述半导体芯片。
9.根据权利要求7的配线基板，其特征在于：
所述第二配线部分包括由硅、陶瓷和光敏玻璃中的一种制成的基板；和
所述接触插塞是所述基板中形成的。
10.根据权利要求7的配线基板，其特征在于
所述半导体芯片包括电极端子，和
所述接触插塞与所述电极端子一一对应地形成。
11.根据权利要求7的配线基板，其特征在于其进一步包括在所述第一配线部分中形成的、以及在所述第二配线部分的与所述第一配线部分相对一侧的表面上形成的功能元件中的一个。
12.根据权利要求7的配线基板，其特征在于所述接触插塞被构成为除了所述半导体芯片之外还将功能元件安装到所述第二配线部分上。
13.一种配线基板制造方法，其特征在于包括步骤：
形成第一配线部分，该第一配线部分包括多个配线层和多个外部连接突起；和
形成包括被构成为与少一个半导体芯片连接的多个连接端子的第二配线部分，并使该第二配线部分在所述第一配线部分的厚度方向上，与所述第一配线部分相集成，
其中所述连接端子由在厚度方向上贯穿第二配线部分延伸的通孔中形成的接触插塞来构成，
所述第一配线层和第二配线层的相对表面的尺寸相同，和
第二配线部分的热膨胀系数小于第一配线部分的热膨胀系数，并等于半导体芯片的热膨胀系数。
14.根据权利要求13的配线基板制造方法，其特征在于将所述接触插塞构成为通过倒装芯片接合来安装半导体芯片。
15.根据权利要求13的配线基板制造方法，其特征在于
形成所述第一配线部分的步骤，包括在用于所述第二配线部分的基板的厚度方向上的一侧表面上形成所述第一配线部分的至少一部分的步骤，和
形成第二配线部分的步骤包括以下步骤：
在所述基板的所述一侧表面中形成多个凹槽；
在所述凹槽中埋入导电材料；和
在所述形成第一配线部分的至少一部分的步骤之后，从所述基板的厚度方向上的另一侧表面开始减薄所述基板，以暴露出在凹槽中埋入的导电材料，从而形成接触插塞，并获得第二配线部分。
16.根据权利要求13的配线基板制造方法，其特征在于
形成所述第一配线部分的步骤包括在用于所述第二配线部分的基板的厚度方向上的一侧表面上形成所述第一配线部分的至少一部分的步骤，和
形成所述第二配线部分的步骤包括以下步骤：
从所述基板的厚度方向上的另一侧表面开始形成贯穿所述基板延伸的多个通孔；和
将导电材料埋入所述通孔中，并将所述导电材料成形为接触插塞，从而获得第二配线部分。
17.根据权利要求13的配线基板制造方法，其特征在于形成所述第一配线部分的步骤包括形成至少一个功能元件的步骤。
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