CN1118098C - 半导体集成电路器件 - Google Patents

半导体集成电路器件 Download PDF

Info

Publication number
CN1118098C
CN1118098C CN97114374A CN97114374A CN1118098C CN 1118098 C CN1118098 C CN 1118098C CN 97114374 A CN97114374 A CN 97114374A CN 97114374 A CN97114374 A CN 97114374A CN 1118098 C CN1118098 C CN 1118098C
Authority
CN
China
Prior art keywords
insulating body
chip
semiconductor device
closed
expansion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN97114374A
Other languages
English (en)
Other versions
CN1201253A (zh
Inventor
村木健志
汤山崇之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1201253A publication Critical patent/CN1201253A/zh
Application granted granted Critical
Publication of CN1118098C publication Critical patent/CN1118098C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明提供一种薄型和小型化的半导体集成电路器件，该半导体集成电路器件可免除制作通孔并使通孔导通的需要，并使用比半导体芯片的热膨胀系数小的载体基板。半导体集成电路器件使用具有多个电路导电层3的载体基板作为单独层形成在热膨胀系数为4×10-6℃-1到16×10-6℃-1的绝缘基体11上，该半导体集成电路器件包括多个闭端式孔15中的多个球形外连接端7，到达外连接部分4，每个外连接端7的直径大于每个闭端式孔15的深度。

Description

半导体集成电路器件
本发明涉及如具有称做CSP(芯片尺寸封装)封装结构的半导体集成电路器件，具体涉及小型化和薄型的半导体集成电路器件。
近些年来，随着电子设备的小型化和减薄的半导体集成电路器件，对小型化和减薄的的严格要求也日益增加。为满足这些要求，提出一些新的小型化和薄型封装结构以代替传统的半导体集成电路器件的封装结构的扁平封装，其中之一是称做CSP结构的封装结构。
CSP结构为一种可进行如半导体集成电路器件的老化实验等的可靠性担保实验的封装结构，它的尺寸几乎压缩为半导体芯片的尺寸；主要地是该结构中半导体芯片直接连接到几乎芯片尺寸的载体基板上，而不是用常规的引线键合连接半导体芯片和引线框架。
这种结构介绍在“Hyoumen jissou gijyutu”的1995年11月的第35-38页。图12为现有技术的半导体集成电路器件的剖面图。图13为载体基板。半导体集成电路器件使用聚酰亚胺膜作为载体基板的基底材料18，由外连接部分4和芯片连接部分5组成电路导电层形成在膜的表面，作为载体基板。此外，形成在芯片1上的导电焊盘8连接到芯片连接部分5，半导体芯片1和载体基板之间的表面的空间填充橡胶材料的弹性体2(elastomer)作为热膨胀系数降低材料。外连接端7放置在基底材料18的外连接部分4的背面上。因此，半导体集成电路器的整个尺寸几乎等于芯片尺寸。
在“Hyoumen jissou gijyutu”的1995年11月的第22-25页介绍了另一个例子。图14为现有技术的半导体集成电路器件的剖面图。图15为载体基板。半导体集成电路器件包括放置在背表面的外连接部分4和放置在表面上的芯片连接部分5，并使用陶瓷基板10做载体基板，陶瓷基板10带有连接外连接部分4和芯片连接部分5的通孔9。芯片连接部分5和半导体芯片1的导电焊盘8通过芯片连接端14连接。每个外连接部分4提供有外连接端7。载体基板和半导体芯片1的表面之间的空间用通常的热固树脂制成的密封树脂12填充。因此，半导体集成电路器件的整个尺寸几乎等于芯片尺寸。
然而，图12所示的半导体集成电路器件使用聚酰亚胺膜作载体基板的基底材料18。聚酰亚胺膜的热膨胀系数为60×10-6℃-1，与硅半导体芯片1的4×10-6℃-1差别极大。图12所示的半导体集成电路器件使用弹性体2作为释放热膨胀系数不同产生的应力。使用弹性体2产生半导体芯片1的抗潮气能力降低、由于安装新设备成本增加、密封树脂成本增加等等问题。此外，为释放热应力，到载体基板的连接部分的导电焊盘8需要放置在如半导体芯片1的中心处。
图14所示的半导体集成电路器件包括由陶瓷的矾土(热膨胀系数＝8×10-6℃-1)制成的载体基板10；载体基板10与半导体芯片1之间的热膨胀系数差别较小。因此，不需要专门的热应力释放材料，载体基板10和半导体芯片1之间的空间用通常的热固树脂等制成的密封树脂12填充，对应于芯片连接端14的半导体芯片1的导电焊盘8设置在半导体芯片1的周围。然而，通孔9需要制作在陶瓷制成的载体基板10内，并要求进行如镀通孔9的内壁或用导电材料填充通孔的导电处理。此外，和膜材料相比，陶瓷材料坚硬并易碎等等，因此需要适当的厚度以确保可靠性；从封装的整体厚度来看，陶瓷材料也存在缺点。
因此本发明的目的是提供一种小型化和薄型的半导体集成电路器件，该器件容易制造，并可使用通常的热固树脂作为密封树脂填充载体基板和半导体芯片之间的空间，具体提供一种半导体集成电路器件，该器件不需要在绝缘基体中制做通孔并使通孔导电，并使用与半导体芯片的热膨胀系数相差很小的薄膜形绝缘基板作为绝缘基体。
根据本发明，提供一种半导体集成电路器件，包括：
由半导体衬底和形成在半导体衬底的一个主表面上的多个导电焊盘构成的半导体芯片；
由绝缘材料的绝缘基体和多个电路导电层构成的载体基板，该绝缘材料的热膨胀系数介于半导体衬底和支撑半导体集成电路器件的印制电路板的热膨胀系数之间，多个电路导电层作为单独层(single layer)形成在绝缘基体上，并与半导体芯片的导电焊盘和暴露到绝缘基体表面的芯片连接部分一一对应，每个芯片连接部分电连接到对应的导电焊盘，外连接部分暴露到绝缘基体的背表面，载体基板带有多个闭端式孔(closed-end hole)，与电路导电层的外连接部分一一对应，每个闭端式孔从绝缘基体的背表面到达对应的外连接部分；
密封树脂放置在绝缘基板和半导体芯片之间；以及
多个外连接端，由球形导电材料制成，并与绝缘基板中的闭端式孔一一对应，每个外连接端皆放置在对应的闭端式孔中，并连接到对应的外连接部分用于电连接，其中
绝缘基板中的每个闭端式孔的深度小于每个外连接端的直径。
最好绝缘基体由热膨胀系数为4×10-6℃-1到16×10-6℃-1的绝缘材料制成。
形成电路导电层的单独层形成在绝缘基底材料的表面，每个导电焊盘和对应于导电焊盘的电路导电层的芯片连接部分由导电材料制成的芯片连接端进行电连接。
形成电路导电层的单独层形成在绝缘基体内，每个导电焊盘和对应于导电焊盘的电路导电层的芯片连接部分由球形导电材料制成的芯片连接端进行电连接，这些球形导电材料放置在第二闭端式孔中，由绝缘基体的表面到达对应的芯片连接部分。
至少电路导电层中的一个的外连接部分和芯片连接部分形成在相同位置的表面和背面。
放置密封树脂覆盖整个半导体芯片。
外连接端以阵列形式设置在绝缘基体中。
在绝缘基板中的每个闭端式孔的形状为锥形，入口大于底部。
绝缘基体由纤维增强塑料制成。
纤维增强塑料为芳族聚酰胺(Aramid)纤维增强塑料。
纤维增强塑料为玻璃(glass)纤维增强塑料。
在附图中：
图1为本发明的第一实施例的半导体集成电路器件的剖面图；
图2为本发明的第一实施例的载体基板13的平面图；
图3为本发明的第二实施例的半导体集成电路器件的剖面图；
图4为本发明的第三实施例的半导体集成电路器件的剖面图；
图5为一般的半导体芯片1的平面图；
图6为本发明的第四实施例的半导体集成电路器件的剖面图；
图7为本发明的第五实施例的半导体集成电路器件的剖面图；
图8为本发明的第五实施例的绝缘基板13的平面图；
图9为本发明的第六实施例的半导体集成电路器件的剖面图；
图10为由本发明的激光束加工制作的闭端式孔15的剖面图；
图11为由焊料球制成的外连接端7放置在本发明的激光束装置制作的闭端式孔15中的状态剖面图；
图12为常规半导体集成电路器件的剖面图；
图13为常规半导体集成电路器件中的载体基板的平面图；
图14为另一个常规半导体集成电路器件的剖面图；
图15为图14中的常规半导体集成电路器件的载体基板的平面图。
下面参考附图，介绍本发明的优选实施例。在图中，相同或类似的部分用相同的参考数字表示。
实施例1：
图1和2中显示了根据本发明的第一实施例的半导体集成电路器件的配置；图1为半导体集成电路器件的剖面图，图2为载体基板13的平面图。
在图1中，数字1为具有半导体衬底和形成在半导体衬底一个主表面上的多个导电焊盘8的半导体芯片，所需的电路形成在半导体衬底一个主表面上。数字3为作为单独层形成在绝缘基体11的表面上的电路导电层，绝缘基体11的热膨胀系数为4×10-6℃-1到16×10-6℃-1，以后称做低热膨胀绝缘基体；电路导电层3与半导体芯片1的导电焊盘8一一对应。每个电路导电层3由外连接部分4、芯片连接部分5，和连接这两个部分的连线部分6组成。低热膨胀绝缘基体11和电路导电层3组成载体基板13。
数字14为芯片连接端，与半导体芯片1的导电焊盘8一一对应。每个芯片连接端14放置在对应的半导体芯片1的导电焊盘8和暴露到低热膨胀绝缘基体11表面的对应的半导体芯片连接部分5之间，用于导电和物理连接导电焊盘8和芯片连接部分5。数字12为热固树脂制成的密封树脂，用于填充并保护半导体芯片1的一个主表面和载体基板13的表面之间的空间。数字15为与电路导电层一一对应的闭端式孔。每个闭端式孔15制作在载体基板13的背面，以到达对应的外连接部分4，并穿过低热膨胀绝缘基体11，底部形成对应的外连接部分4。数字7为球形导电材料制成的外连接端，与闭端式孔一一对应，每个外连接端放置在对应的闭端式孔15中，并连接到对应的外连接部分4，用于电连接。
下面更详细地介绍第一实施例中的特征部件。载体基板13：
形成载体基板13的一部分的低热膨胀绝缘基体11由热膨胀系数为以上介绍的4×10-6℃-1到16×10-6℃-1的绝缘物质制成。因此，虽然载体基板13的低热膨胀绝缘基体11通过芯片连接部分5、导电焊盘8和芯片连接端14连接到半导体芯片1，但问题仅由低热膨胀绝缘基体11和半导体芯片1之间不同的热膨胀系数引起。
使用热膨胀系数为16×10-6℃-1或更大的绝缘物质做为低热膨胀绝缘基体11，低热膨胀绝缘基体11和硅制成的半导体芯片1之间产生的热应力变大到不能忽略的程度，在一些半导体芯片1上发生芯片破裂等问题。要使用热膨胀系数低于4×10-6℃-1的绝缘物质做低热膨胀绝缘基体11，在作为载体基板的载体基板13和半导体芯片1之间产生的热应力很小，如芯片破裂等问题不会发生在半导体芯片1上，但在载体基板13和其上安装半导体集成电路器件的布线电路板之间产生大的热应力，有时在外连接端上发生龟裂等问题。
使用0.01-0.2mm厚的绝缘膜做低热膨胀绝缘基体11。使用这种薄绝缘膜，封装结构可以做得很薄。
薄于0.01mm的绝缘膜的强度可靠性降低，不实用。
在第一实施例中，使用纤维增强塑料基体材料做形成低热膨胀绝缘基体11的特定例子。
具有优良机械强度和硬度由无机或有机化合物形成的增强纤维通过热塑或热固塑料固定，因而形成纤维增强塑料(FRP)。
由长纤维的E玻璃平纤维布(plain cloth)和热固塑料的环氧树脂制成的玻璃纤维用做纤维增强塑料的特定例子。要使用这些材料，优选热膨胀系数为10×10-6℃-1到16×10-6℃-1的纤维增强塑料。
纤维增强塑料的热膨胀系数接近于硅半导体芯片1的热膨胀系数4×10-6℃-1。因此，要将纤维增强塑料施加到载体基板13的低热膨胀绝缘基体11，热应力仅由低热膨胀绝缘基体11和半导体芯片1之间的不同的热膨胀系数引起，在半导体芯片1上不会发生龟裂等问题。为在印制线路板上安装这种的半导体集成电路器件，由半导体集成电路器件和印制线路板之间不同的热膨胀系数引起的热应力作用在外连接端7上，但没有在其上产生龟裂。
将纤维增强塑料基体材料的热膨胀系数的下限设置为10×10-6℃-1或更大的原因是，如果尝试将热膨胀系数的下限设置低于该值，那么树脂部件必须大量减少，纤维增强塑料基体材料自身的强度下降，半导体集成电路器件和印制线路板之间的热膨胀系数引起的热应力在低热膨胀绝缘基体11上产生龟裂等问题发生。
由长纤维的芳族聚酰胺平纤维布和环氧树脂制成的芳族聚酰胺纤维用做纤维增强塑料的另一个特定例子。要使用这些材料，优选热膨胀系数为4×10-6℃-1到10×10-6℃-1的纤维增强塑料。
纤维增强塑料的热膨胀系数接近于硅半导体芯片1的热膨胀系数。因此，热应力仅发生在低热膨胀绝缘基体11和半导体芯片1之间，在半导体芯片1上不会发生龟裂等问题。为在印制线路板上安装这样构成的半导体集成电路器件，由半导体集成电路器件和印制线路板之间的热膨胀系数引起的热应力作用在外连接端7上，但没有在其上产生龟裂。
由于使用低热膨胀系数-1×10-6℃-1的长芳族聚酰胺纤维做纤维增强塑料基底材料，和用玻璃纤维的基底材料相比，可形成低热膨胀系数的基底材料。然而，如果与纤维增强塑料一样设定热膨胀系数小于4×10-6℃-1，那么树脂部件必须大量减少，纤维增强塑料基体材料自身的强度下降。如果热膨胀系数设定小于4×10-6℃-1，和半导体集成电路器件和印制线路板之间的热膨胀系数差别过大，在外连接端7上发生龟裂。
纤维增强塑料基底材料并不限于以上给出的例子；例如，它们可以是如遮光玻璃碎块(glass chop)或芳族聚酰胺纤维碎块的短纤维的纤维增强塑料。另外在这种情况下，纤维和树脂的混合比例需要调节，以将纤维增强塑料基底材料的热膨胀系数设定在以上介绍的4×10-6℃-1到16×10-6℃-1范围内。
环氧树脂可用做纤维增强塑料基底材料的树脂；不饱和的聚脂、环氧树脂等的热固树脂，或聚脂等的热塑化树脂等通常可完整地(intact)使用。然而，从抗热、抗潮气等的角度来看，优选环氧树脂。
使用0.01-0.2mm厚的薄膜作为以上介绍的纤维增强塑料基底材料；与陶瓷基板相比，很坚硬，足以用做载体基板。载体基板13中的闭端式孔15：
载体基板13中的每个闭端式孔15穿过低热膨胀绝缘基体11，并在底部形成对应的外连接部分4。通过通常的钻孔制成闭端式孔15；在第一实施例中，使用激光器形成入口大于底部的锥形闭端式孔15。
例如，使用0.1mm厚的玻璃纤维增强塑料基底材料作为低热膨胀绝缘基体11，由脉冲能量为12.3-12.8mJ和脉冲宽度为16μsec的CO2激光辐射六次形成由激光束加工制作的闭端式孔15。此时，变为闭端式孔15底部的外连接部分4由如铜或金的导电金属制成，因此，CO2激光在外连接部分4上反射。结果，外连接部分4未破裂，深度方向的控制已不必要，可以制成具有良好内壁工作面的闭端式孔。
此外，由激光束加工制作的载体基板13中的闭端式孔15具有为激光束加工所特有的形状，即，如图10所示，与外连接部分的底部或暴露面相比入口敞开的锥形。
如图11所示，当球形导电材料制成的外连接端7放置在闭端式孔15中，然后连接到如印制电路板岛(land)的外连接部分时，这种形状产生气泡很难留在闭端式孔15中的效果。球形导电材料制成的外连接端7需要直径大于闭端式孔15的深度，以将外连接端7有效地连接到外连接部分。电路导电层3：
电路导电层3与半导体芯片1的导电焊盘8一一对应地形成，并形成在低热膨胀绝缘基体11的表面，为如铜或金的导电金属制成的等同层。
如图2所示，每个电路导电层3由外连接部分4、芯片连接部分5，和连接两部分的连线部分6组成。如图5所示，通过对应的芯片连接端14，电路导电层3的芯片连接部分5连接到设置在半导体芯片1主表面的周边部分的相应导电焊盘8。
如图11所示，电路导电层3的外连接部分4电连接到闭端式孔15中球形导电材料制成的外连接端7，最好，外连接部分4由焊料球制成，在以后的工序中可靠地安装到印制电路板上。
这样，半导体芯片1的每个导电焊盘8通过芯片连接端14和电路导电层3的芯片连接部分5、连线部分6、和外连接部分4电连接到外连接端7。
根据外连接端7的间距设计原则等等，电路导电层3的外连接部分4放置在低热膨胀绝缘基体11的背面最有效；如图2所示，设置的外连接部分4类似于阵列，即，交叉点类似于栅格，因而半导体集成电路器件可以小型化。
对于电路导电层3，通过通常的已知腐蚀工艺，同时在低热膨胀绝缘基体11的表面上形成电路导电层。即，导电金属箔敷在低热膨胀绝缘基体11的表面，然后通过光刻工艺在导电金属箔上形成抗蚀剂的预定图形，然后进行腐蚀。腐蚀后，除去抗蚀剂形成所需的电路导电层3。代替施加导电金属箔，可以通过电镀、气相淀积、或溅射直接形成图形，用于形成电路导电层3。芯片连接端14：
芯片连接端14由球形导电材料制成，用于电气和物理地连接半导体芯片1的导电焊盘8和芯片连接部分5。在第一实施例中，芯片连接端14由焊料或金形成。密封树脂12：
密封树脂12由热固化树脂，特别是环氧树脂，改形的环氧树脂，硅树脂，或改性的硅酮制成。
这样配置的半导体集成电路器件产生以下效果：
第一，热膨胀系数为4×10-6℃-1到16×10-6℃-1的绝缘基体11，特别是由纤维增强塑料制成的0.01-0.2mm厚的绝缘膜作为载体基板13，其功能相当于载体基板，因此半导体集成电路器件可以变薄和小型化。
第二，在绝缘基体11内制成具有形成电路导电层3的外连接部分4的底部的闭端式孔15，以电连接半导体芯片1的导电焊盘8和外连接端7，因此可免除在绝缘基体内制作通孔并使通孔导通的需要，简化并易于制造半导体集成电路器件。
第三，由于形成载体基板13一部分的绝缘基体11和半导体芯片1之间的热膨胀系数之差很小，因此如环氧树脂等的热固化树脂可作为密封树脂12放在载体基板13的表面和半导体芯片1的一个主表面之间；因此可形成便宜且抗潮性优良的半导体芯片1的半导体集成电路器件。
第四，形成载体基板13一部分的绝缘基体11由纤维增强塑料制成的绝缘膜形成，因而形成坚固的绝缘基体11；当其安装在印制电路板上时，由绝缘基体11和印制线路板之间的热膨胀系数不同引起的热应力不会在绝缘基体11上产生龟裂。
第五，载体基板13中制作的每个闭端式孔15为锥形，入口大于底部。因此，当球形导电材料制成的外连接端7放置在闭端式孔15中，然后连接到如印制电路板岛的外连接部分时，气泡很难留在闭端式孔15中，改善了电路导电层3的外连接部分4和外连接端7的电连接的可靠性。实施例2：
图3为本发明的第二实施例的半导体集成电路器件。
第二实施例的半导体集成电路器件与第一实施例的不同在于在第一实施例中仅在半导体芯片1的一个主表面和载体基板13的表面之间的空间填充密封树脂12；然而，在第二实施例中，半导体芯片1的周围也覆盖密封树脂12。与以前结合图1介绍的第一实施例相同的或类似的部分在图3中用相同的参考数字表示。
除了产生与以上介绍的第一实施例相同的效果外，由于整个半导体芯片1覆盖有密封树脂12，所以这样配置的半导体集成电路器件也具有如半导体集成电路器件的老化实验等的可靠性担保实验的第六效果。
实施例3：
图4为本发明的第三实施例的半导体集成电路器件。
第三实施例的半导体集成电路器件与第一实施例的不同在于，在第一实施例中形成电路导电层3的单独层形成在低热膨胀绝缘基体11的表面上；然而，在第三实施例中，形成电路导电层3的单独层形成在低热膨胀绝缘基体11内。与前面结合图1介绍的第一实施例相同的或类似的部分在图4中用相同的参考数字表示。
即，载体基板13具有热膨胀系数为4×10-6℃-1到16×10-6℃-1的低热膨胀绝缘基体11，在低热膨胀绝缘基体11内形成多个电路导电层3作为单独层，并与半导体芯片1的导电焊盘8一一对应。
每个电路导电层3皆具有电连接到对应的导电焊盘8并暴露到低热膨胀绝缘基体11的表面的芯片连接部分5、暴露到低热膨胀绝缘基体11的背面的外连接部分4，和电连接这两部分的连线部分6。
形成的载体基板13带有与电路导电层3的外连接部分4一一对应的第一闭端式孔，并由低热膨胀绝缘基体11的背面达到对应的外连接部分4，第二闭端式孔16与电路导电层3的芯片连接部分5一一对应，并由低热膨胀绝缘基体11的表面达到对应的芯片连接部分5。
每个外连接端7由放在第一对应的闭端式孔15中球形导电材料制成，并连接到对应的外连接部分4用于电连接。
载体基板13中每个第一闭端式孔15的深度小于每个外连接端7的直径。
每个芯片连接端14由第二对应的闭端式孔16中球形导电材料制成，并连接到对应的芯片连接部分5用于电连接。
形成各芯片连接端14的导电材料与形成各连接端7的导电材料相同。
载体基板13中每个第二闭端式孔16的深度小于芯片连接端14的直径。
载体基板13的制造方法如下：首先，导电金属箔放置在如0.05-0.1mm厚的纤维增强塑料基体的第一低热膨胀绝缘基体11的整个表面上，然后，通过光刻工艺，抗蚀剂的预定图形形成在导电金属箔面上，然后进行腐蚀。腐蚀后，除去抗蚀剂形成所需的电路导电层3。如0.05-0.1mm厚的纤维增强塑料基体的第二低热膨胀绝缘基体重叠在电路导电层3形成其上的第一低热膨胀绝缘基体11的整个表面上，形成载体基板13。
在半导体集成电路器件中，第一和第二低热膨胀绝缘基体组成低热膨胀绝缘基体11，电路导电层3嵌在低热膨胀绝缘基体11中。
除了产生和以上介绍的第一实施例相同的效果外，这样配置的半导体集成电路器件也具有提高可靠性的第七效果，以防止在外连接部分4、芯片连接部分5、或连线部分6连接到半导体芯片1时或填充密封树脂12时中发生剥落、断线等，这是由于具有连线部分6、外连接部分4，和芯片连接部分5的电路导电层3覆盖有第一和第二低热膨胀绝缘基体。
实施例4：
图6为本发明的第四实施例的半导体集成电路器件。
第四实施例的半导体集成电路器件与第三实施例的不同在于，在第三实施例中仅在半导体芯片1的一个主表面和载体基板13的表面之间的空间填充密封树脂12；然而，在第四实施例中，半导体芯片1的周围也覆盖密封树脂12。与前面结合图4介绍的第三实施例相同的或类似的部分在图6中用相同的参考数字表示。
除了产生与以上介绍的第一到第五效果和第三实施例的第七效果外，这样配置的半导体集成电路器件也具有第六效果。
实施例5：
图7和8显示了本发明的第五实施例的半导体集成电路器件。
第五实施例的半导体集成电路器件与第一实施例的不同在于，在第一实施例中，外连接部分4和芯片连接部分5形成在每个电路导电层3中的不同位置处；然而，在第五实施例外连接部分4和芯片连接部分5形成在表面和背面的相同位置。与前面结合图1介绍的第一实施例相同的或类似的部分在图7和8中用相同的参考数字表示。
即，低热膨胀绝缘基体11形成在带有电路导电层17的表面，每个电路导电层17具有外连接部分4和与半导体芯片1的导电焊盘8一一对应的芯片连接部分5。
暴露到低热膨胀绝缘基体11表面的电路导电层17的芯片连接部分通过芯片连接端14电连接到半导体芯片1的对应的导电焊盘8。
载体基板13形成在带有与电路导电层3一一对应的多个闭端式孔15的背面，以到达对应的外连接部分4。每个闭端式孔15穿过低热膨胀绝缘基体11，底部形成对应的外连接部分4。
通过闭端式孔暴露到低热膨胀绝缘基体11背面的电路导电层17的外连接部分4电连接到放置在闭端式孔15中对应的连接端7。
除了产生和以上介绍的第一实施例相同的效果外，这样配置的半导体集成电路器件还具有可减少低热膨胀绝缘基体11中电路导电层3的占用面积的第八效果。
实施例6：
图9为本发明的第六实施例的半导体集成电路器件。
第六实施例的半导体集成电路器件与第一实施例的不同在于，在第一实施例中，形成电路导电层3的单独层形成在低热膨胀绝缘基体11的表面上；然而，在第六实施例中，形成电路导电层3的单独层形成在低热膨胀绝缘基体11内，在第一实施例中，外连接部分4和芯片连接部分5形成在每个电路导电层3中的不同位置处；然而，在第六实施例，外连接部分4和芯片连接部分5形成在一些电路导电层3的表面和背面的相同位置。与前面结合图1的介绍第一实施例相同的或类似的部分在图9中用相同的参考数字表示。
即，和第三实施例一样，在载体基板13中，多个电路导电层作为单独层形成在低热膨胀绝缘基体11内，第一闭端式孔15与电路导电层3的外连接部分4一一对应的制成，并且，第二闭端式孔16与电路导电层3的芯片连接部分5一一对应。
和第一实施例一样，一些电路导电层形成在电路导电层3中，每个电路导电层具有芯片连接部分5、外连接部分4，和连线部分6。其它电路导电层由电路导电层17形成，其中和第五实施例一样，外连接部分4和芯片连接部分5形成在表面和后面的相同位置。
除了产生与以上介绍的第一实施例的相同效果外，这样配置的半导体集成电路器件还具有第七和与第八效果类似的效果。
正如我们已介绍的，本发明产生以下效果：
由于对于半导体芯片功能相当于载体基板的绝缘基板包括低热膨胀绝缘基体和电路导电层，电路导电层具有外连接部分、芯片连接部分，和用于连接这两部分的连线部分，电路导电层作为单独层形成在低热膨胀绝缘基体内，可以形成薄型和小型化的半导体集成电路器件。
要电连接半导体芯片1的导电焊盘8和外连接端7，在绝缘基体11内制作具有形成电路导电层3的外连接部分4的底部的闭端式孔15，因此可免除在绝缘基体内制作通孔并使通孔导通的需要，简化并易于制造半导体集成电路器件。
半导体芯片和绝缘基体之间的热膨胀系数之差很小，热固化树脂可作为密封树脂填充于半导体芯片的一个主表面和绝缘基板表面之间；因此可形成便宜且抗潮性优良的半导体芯片1的半导体集成电路器件。
如果电路导电层作为单独层形成在低热膨胀绝缘基体内，那么在芯片连接时或用密封树脂填充时不会在焊盘或连线部分发生剥落、断线等，提高了可靠性。
如果外连接部分4和芯片连接部分5形成在电路导电层的表面和后面的相同位置，那么可以减小低热膨胀绝缘基体内电路导电层的占用面积。
如果绝缘基体中制作的每个闭端式孔为锥形，入口大于底部，当球形导电材料制成的外连接端放置在闭端式孔中，然后连接到如印制线路板岛的外连接部分时，气泡很难留在闭端式孔中。
如果绝缘基体的表面和半导体芯片的一个主表面之间的空间填充密封树脂，并且半导体芯片的整个面上也覆盖密封树脂，那么可进行如老化实验等的可靠性担保实验。
如果形成绝缘基体的低热膨胀绝缘基体由纤维纤维增强塑料制成，那么在低热膨胀绝缘基体和半导体芯片之间的产生的热应力可以减小，并且载体基板可以变薄。
如果纤维增强塑料为芳族聚酰胺纤维增强塑料，那么在低热膨胀绝缘基体和半导体芯片之间的产生的热应力可以减小。
如果纤维增强塑料为玻璃聚酰胺纤维增强塑料，那么在低热膨胀绝缘基体和半导体芯片之间的产生的热应力可以减小。

Claims (11)

1.一种半导体集成电路器件，包括：
半导体芯片，该芯片包括半导体衬底和形成在半导体衬底的一个主表面上的多个导电焊盘；
载体基板包括
(a)绝缘基体，所述绝缘材料的热膨胀系数介于半导体衬底和支撑半导体集成电路器件的印制线路板的热膨胀系数之间，以及
(b)分别对应于所述多个导电焊盘的多个电路导电层，作为单独层形成在所述绝缘基体上或内部，每个电路导电层具有暴露到所述绝缘基体表面并连接到对应的导电焊盘的芯片连接部分，和暴露到绝缘基体的背面的外连接部分，
其中所述载体基板具有对应于所述多个电路导电层的外连接部分的多个闭端式孔，每个闭端式孔从所述绝缘基体的背面到达相应的外连接部分；
提供在所述载体基板和所述半导体芯片之间的密封树脂；以及
多个对应于所述多个闭端式孔的球形外导电端，每个球形外导电端放置在对应的闭端式孔中，电连接到对应的电路导电层外连接部分，使每个球形外导电端都与对应的电路导电层直接接触；
其中每个所述闭端式孔的深度小于每个所述外连接端的直径。
2.根据权利要求1的半导体集成电路器件，其中绝缘基体的热膨胀系数为4×10-6℃-1到16×10-6℃-1。
3.根据权利要求1的半导体集成电路器件，其中形成所述多个电路导电层的单独层形成在所述绝缘基底材料的表面，通过由导电材料制成的芯片连接端，电连接每个导电焊盘和对应于导电焊盘的所述电路导电层的所述芯片连接部分。
4.根据权利要求1的半导体集成电路器件，其中所述多个电路导电层的单独层形成在所述绝缘基体的表面，所述电路导电层的所述芯片连接部分和对应的所述导电焊盘通过球形导电芯片连接端电连接，所述球形芯片连接导电端放置在第二闭端式孔中，由所述绝缘基体的表面到达对应的芯片连接部分。
5.根据权利要求1的半导体集成电路器件，其中至少所述电路导电层中的一个的所述外连接部分和所述芯片连接部分形成在相同位置的表面和背面。
6.根据权利要求1的半导体集成电路器件，其中放置所述密封树脂覆盖整个所述半导体芯片表面。
7.根据权利要求1的半导体集成电路器件，其中所述多个球形外导电端以阵列形式放置在所述绝缘基体中。
8.根据权利要求1的半导体集成电路器件，其中形成在所述载体基板中的每个所述多个第一闭端式孔的形状为入口大于底部。
9.根据权利要求1的半导体集成电路器件，其中所述绝缘基体由纤维增强塑料制成。
10.根据权利要求9的半导体集成电路器件，其中所述纤维增强塑料为芳族聚酰胺纤维增强塑料。
11.根据权利要求9的半导体集成电路器件，其中所述纤维增强塑料为玻璃胺纤维增强塑料。
CN97114374A 1997-05-30 1997-12-04 半导体集成电路器件 Expired - Fee Related CN1118098C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP142128/97 1997-05-30
JP142128/1997 1997-05-30
JP9142128A JPH10335567A (ja) 1997-05-30 1997-05-30 半導体集積回路装置

Publications (2)

Publication Number Publication Date
CN1201253A CN1201253A (zh) 1998-12-09
CN1118098C true CN1118098C (zh) 2003-08-13

Family

ID=15308039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97114374A Expired - Fee Related CN1118098C (zh) 1997-05-30 1997-12-04 半导体集成电路器件

Country Status (5)

Country Link
US (1) US5892288A (zh)
JP (1) JPH10335567A (zh)
KR (1) KR100294012B1 (zh)
CN (1) CN1118098C (zh)
TW (1) TW362263B (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178145A (ja) * 1996-12-19 1998-06-30 Texas Instr Japan Ltd 半導体装置及びその製造方法並びに半導体装置用絶縁基板
US6114763A (en) 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US6114769A (en) * 1997-07-18 2000-09-05 Mcms, Inc. Solder paste brick
US6610430B1 (en) 1997-07-18 2003-08-26 Plexus Services Corp. Method of attaching a device to a circuit board
US6023094A (en) 1998-01-14 2000-02-08 National Semiconductor Corporation Semiconductor wafer having a bottom surface protective coating
WO1999036957A1 (fr) * 1998-01-19 1999-07-22 Citizen Watch Co., Ltd. Boitier de semiconducteur
SG111958A1 (en) * 1998-03-18 2005-06-29 Hitachi Cable Semiconductor device
JP2000100985A (ja) * 1998-09-17 2000-04-07 Nitto Denko Corp 半導体素子実装用基板およびその製造方法と用途
WO2000065647A1 (en) 1999-04-22 2000-11-02 International Rectifier Corporation Chip scale package
US6373268B1 (en) 1999-05-10 2002-04-16 Intel Corporation Test handling method and equipment for conjoined integrated circuit dice
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
EP1258040A4 (en) 2000-02-10 2009-07-01 Int Rectifier Corp VERTICAL-CONDUCTING PROTUBERANCE CHIP WITH CONTACT PLOTS ON ONE SURFACE
JP2001237348A (ja) * 2000-02-23 2001-08-31 Hitachi Ltd 半導体装置およびその製造方法
JP4620836B2 (ja) * 2000-06-08 2011-01-26 大日本印刷株式会社 ウエハーの製造方法
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
US7271491B1 (en) * 2000-08-31 2007-09-18 Micron Technology, Inc. Carrier for wafer-scale package and wafer-scale package including the carrier
US6696765B2 (en) * 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
TW577152B (en) 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
JP4649792B2 (ja) * 2001-07-19 2011-03-16 日本電気株式会社 半導体装置
DE10137184B4 (de) * 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TWI226139B (en) * 2002-01-31 2005-01-01 Osram Opto Semiconductors Gmbh Method to manufacture a semiconductor-component
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
US20040088855A1 (en) * 2002-11-11 2004-05-13 Salman Akram Interposers for chip-scale packages, chip-scale packages including the interposers, test apparatus for effecting wafer-level testing of the chip-scale packages, and methods
US6921860B2 (en) 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts
JP2004303861A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置およびその製造方法
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7871899B2 (en) * 2006-01-11 2011-01-18 Amkor Technology, Inc. Methods of forming back side layers for thinned wafers
US7674701B2 (en) 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
US7932615B2 (en) * 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7952184B2 (en) * 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US7754532B2 (en) 2006-10-19 2010-07-13 Micron Technology, Inc. High density chip packages, methods of forming, and systems including same
KR100824542B1 (ko) * 2007-03-09 2008-04-23 에스티에스반도체통신 주식회사 배선용 봉지층을 이용한 웨이퍼 레벨 패키지 제조방법
US8697473B2 (en) 2011-01-31 2014-04-15 Aptina Imaging Corporation Methods for forming backside illuminated image sensors with front side metal redistribution layers
TWI495061B (zh) * 2012-11-20 2015-08-01 Raydium Semiconductor Corp 封裝結構製造方法
JP2015015442A (ja) * 2013-07-08 2015-01-22 三菱電機株式会社 半導体装置
CN104347542A (zh) * 2014-09-26 2015-02-11 上海朕芯微电子科技有限公司 五面包封的csp结构及制造工艺

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837190A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
US5583376A (en) * 1995-01-03 1996-12-10 Motorola, Inc. High performance semiconductor device with resin substrate and method for making the same
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
JPH08307033A (ja) * 1995-05-08 1996-11-22 Ibiden Co Ltd Ｉｃチップモジュール
JPH0936275A (ja) * 1995-07-21 1997-02-07 Toshiba Corp 表面実装型半導体装置の製造方法

Also Published As

Publication number Publication date
US5892288A (en) 1999-04-06
TW362263B (en) 1999-06-21
KR100294012B1 (ko) 2001-07-12
JPH10335567A (ja) 1998-12-18
KR19980086440A (ko) 1998-12-05
CN1201253A (zh) 1998-12-09

Similar Documents

Publication Publication Date Title
CN1118098C (zh) 半导体集成电路器件
CN1048824C (zh) 芯片载体及其制造方法以及芯片载体的应用
CN1148795C (zh) 半导体器件的制造方法
CN1151554C (zh) 半导体器件、其制造方法以及组合型半导体器件
CN1835661A (zh) 配线基板的制造方法
CN1835654A (zh) 配线基板及其制造方法
CN1665027A (zh) 半导体器件
CN1697163A (zh) 布线板及使用该板的半导体封装
CN1956183A (zh) 电子部件内置式基板及其制造方法
CN1750737A (zh) 其上安装有芯片封装模块的印刷电路板及其制造方法
CN1925722A (zh) 包括嵌入的陶瓷电容器的布线板结构
CN100337327C (zh) 半导体器件及其制造方法
CN1744303A (zh) 用于半导体器件的封装基底、其制造方法以及半导体器件
CN1519920A (zh) 半导体器件和半导体器件的制造方法
CN1264923A (zh) 半导体器件及其制造方法
CN1428829A (zh) 制造半导体组件的方法
CN1625926A (zh) 用于将元件置入于基座中的方法
CN1577813A (zh) 电路模块及其制造方法
CN1929123A (zh) 多层配线基板及其制造方法
CN1897241A (zh) 半导体器件及其制造方法
CN1497717A (zh) 电路装置及其制造方法
CN1957464A (zh) 半导体器件、配线基板及其制造方法
CN1815733A (zh) 半导体装置及其制造方法
CN1489207A (zh) 半导体封装和半导体装置
CN1146976C (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030813

Termination date: 20121204