CN1797738A - 在半导体器件中形成着落塞接触的方法 - Google Patents

在半导体器件中形成着落塞接触的方法 Download PDF

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Abstract

本发明揭露一种用以在半导体器件中形成着落塞接触之方法。该方法包含步骤：形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘层于栅结构之上；平面化该层间绝缘层，直至栅硬掩模被曝露；形成蚀刻障碍层于层间绝缘层上；通过使用该蚀刻障碍层作为蚀刻障碍来蚀刻层间绝缘层之预定部分以形成多个接触孔；形成导电层，直至该导电层填充接触孔；通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该导电层，直至栅硬掩模被曝露。

Description

在半导体器件中形成着落塞接触的方法
技术领域
本发明关于一种用于制造半导体器件的方法；且更具体而言，关于一种用以在半导体器件中形成着落塞接触(landing plug contact)的方法。
背景技术
当半导体器件已高度集成时，半导体器件之器件元件应在有限区域内被形成。因此，器件元件如晶体管与电容器之尺寸亦已被缩小。特别是，在半导体存储器件如动态随机存取存储器件(DRAM)中，此减小设计法则造成单元区(cell region)中所形成之电路之线宽缩减至0.1μm以下，甚至需要线宽低于70nm。
第1图为一顶视图，其示出着落塞接触(Landing Plug Contact，LPC)掩模之布局。第2A与2B图为剖面图，其例示一种用以形成LPC之常规方法。特别地，这些剖面图系沿第1图所示之A-A’所取而得到。参考第1，2A与2B图，LPC形成方法将被详细描述。
参考第2A图，多个栅结构G被形成于基板11上，且接着，蚀刻停止层16被形成于栅结构G之上。其后，层间绝缘层17被形成于蚀刻停止层16上。栅结构G之每个包含栅氧化物层12、栅多晶硅层13、栅钨硅化物(tungsten silicide)层14与栅硬掩模层15。在此，蚀刻停止层16与栅硬掩模层15为氮化物基层。
接着，层间绝缘层17经历化学机械抛光(CMP)制程，其被执行直至栅硬掩模层15被曝露。此时，CMP制程利用对氮化物具有高选择性的预定浆(slurry)。用以使用在硬掩模中之多晶硅层18接着被形成于经平面化的层间绝缘层17上。
其次，光刻制程通过使用LPC掩模19被执行于多晶硅层18上，且当设置于LPC区之层间绝缘层17被选择性地蚀刻时，此图案化多晶硅层18被用作蚀刻障碍。经由对层间绝缘层17之该选择性蚀刻，用于LPC之多个接触孔20被形成。
其后，LPC掩模19被去除，且未掺杂硅酸盐玻璃(USG)层21被形成于上述得到之基板结构之整体表面上。在此，USG层21起到缓冲氧化物层的作用，用以当蚀刻停止层16被去除时避免氮化物基栅硬掩模层15被损坏。在USG层21上执行回蚀制程，使得USG层21剩余在接触孔20内。
参考第2B图，虽然未例示，另一个多晶硅层被形成于上述得到之基板结构之上，直至被填入接触孔20中，且CMP制程通过使用氮化物基栅硬掩模层15作为蚀刻停止层被再次执行。在CMP制程后，多个LPC22被形成。
然而，上述常规方法有一问题，即因在用以形成LPC22之CMP制程中氮化物基栅硬掩模层15与所述另一个多晶硅层之间蚀刻速率与抛光速率之差异而产生氮化物基栅硬掩模层15与各个LPC22之间之高度差。就是说，在CMP制程中，用以形成LPC22之多晶硅层之蚀刻速率与抛光速率在化学上和机械上高于氮化物基栅硬掩模层15之蚀刻速率与抛光速率。因此，用于LPC22之多晶硅层被抛光得比栅硬掩模层15快，从而导致栅硬掩模层15与各个LPC22之间近似300的高度差。参考编号23标示此高度差，其通常被称为碟化(dishing)。
而且，此高度差可造成栅硬掩模层15增加曝露，这是在用于形成随后的位线接触孔的自对准接触(SAC)蚀刻制程期间减小SAC裕量的一个因素。
发明内容
因此，本发明之目的为提供一种用于在半导体器件中形成着落塞接触之方法，其能够防止着落塞接触材料与栅硬掩模之间的高度差的产生。
依据本发明之一方面，提供一种用于在半导体器件中形成着落塞接触之方法，包含步骤：形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘层于栅结构之上；平面化该层间绝缘层直至栅硬掩模被曝露；形成蚀刻障碍层于层间绝缘层上；通过使用该蚀刻障碍层作为蚀刻障碍来蚀刻层间绝缘层之预定部分，以形成多个接触孔；形成导电层，直至该导电层填充接触孔；通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该导电层，直至栅硬掩模被曝露。
依据本发明之另一方面，提供一种用于在半导体器件中形成着落塞接触之方法，包含步骤：形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘于栅结构之上；平面化该层间绝缘层直至栅硬掩模被曝露；形成蚀刻障碍层于该层间绝缘层上；通过使用该蚀刻障碍层作为蚀刻障碍，蚀刻层间绝缘层之预定部分以形成多个接触孔；形成用以形成该着落塞接触的多晶硅层，直至该多晶硅层填充接触孔；通过第一回蚀制程去除在多晶硅层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该多晶硅层直至栅硬掩模被曝露。
附图说明
参照结合附图给出的对优选实施例之以下描述，本发明之以上与其它目的和特征将变得更易了解，在附图中：
第1图为一顶视图，示出常规着落塞接触掩模之布局；
第2A与2B图为剖面图，例示一种通过使用第1图所示之着落塞接触掩模以形成着落塞接触之常规方法；并且
第3A至3D图为剖面图，例示依据本发明之优选实施例之用以形成着落塞接触之方法。
具体实施方式
依据本发明之优选实施例的用于在半导体器件中形成着落塞接触之方法将参考附图被详细描述。
第3A至3D图为剖面图，例示依据本发明之优选实施例之用以形成着落塞接触(LPC)之方法。
参考第3A图，多个栅结构G被形成于基板31上。在此，栅结构G经由依次堆叠氧化物基栅绝缘层32，栅多晶硅层33，栅钨硅化物层34与氮化物基栅硬掩模层35被得到，且接着在其上执行栅图案化制程。
接下来，氮化物基蚀刻停止层36与层间绝缘层37被依次形成于栅结构G之上。接着，化学机械抛光(CMP)制程被执行于层间绝缘层37上，直至栅硬掩模层35被曝露。此时，CMP制程利用对氮化物具有高选择性之预定浆。特别地，此等CMP制程通常被称为层间电介质(ILD)CMP制程。
在CMP制程之后，用在硬掩模中之第一多晶硅层38被形成于经平面化的层间绝缘层37上。使用着落塞接触(LPC)掩模39之光刻制程被执行，以将第一多晶硅层38图案化为处于LPC掩模39之形状，且通过使用经图案化的第一多晶硅层38作为蚀刻障碍来选择性地蚀刻设置于LPC区之层间绝缘层37的一部分。由对层间绝缘层37之此选择性蚀刻，用于LPC中之多个接触孔40被形成。如上所述，在经图案化的第一多晶硅层38被用作蚀刻障碍之情况下，用以形成多个接触孔40之上述选择性蚀刻可在LPC掩模39被剥除后被执行。就是说，经图案化的第一多晶硅层38在选择性蚀刻制程中用作蚀刻障碍层。
虽然该优选实施例示出接触孔形成制程在应用第一多晶硅层38之直接多晶硅硬掩模(DPH)模式下被执行以形成接触孔40，此等直接氮化物硬掩模(DNH)模式或直接光阻(DP)模式仍可适用于形成接触孔40。在此，DNH模式利用在硬掩模中使用的氮化物作为蚀刻障碍层而非用在硬掩模中之多晶硅。而且，依据DP模式，光阻被单独用于蚀刻制程而不使用硬掩模。
在选择性蚀刻制程后，缓冲氧化物层41被形成于以上得到之基板结构之上，以在蚀刻停止层36被蚀刻时防止栅硬掩模层35被损坏。在此，未掺杂硅酸盐玻璃(USG)是用于缓冲氧化物层41的一种例示性材料。回蚀制程接着被执行于缓冲氧化物层41上。经由此回蚀制程，缓冲氧化物层41剩余在接触孔40之内侧壁上，使得缓冲氧化物层41覆盖栅硬掩模层35之上横向部分。
其后，通过回蚀制程曝露于每个接触孔40底部之蚀刻停止层36被蚀刻掉，由此断开接触孔40。
参考第3B图，第二多晶硅层42被形成，直至被填入接触孔40中。在形成第二多晶硅层42之过程中，缝(seam)S1因为回蚀制程后所得之底部结构之结果拓扑而被产生。在该第二多晶硅层42被形成后，一预定制程被执行以形成前述LPC。
在该LPC形成制程的更多细节中，取代使用CMP制程来去除第二多晶硅层42，回蚀制程被应用于此优选实施例中。因为CMP制程典型地导致栅硬掩模层35与第二多晶硅层42之间的高度差，能够防止高度差出现之回蚀制程被代替使用。与典型CMP制程相比，该回蚀制程已知为可容易地控制回蚀靶材之间的蚀刻选择性比率的制程。优选地，在消除栅硬掩模层35与第二多晶硅层42之间的高度差的目标下，用以形成LPC之回蚀制程以两个步骤被实施。
参考第3C图，第二多晶硅层42经历第一回蚀制程以使第3B图所示之多晶硅层42以几埃剩余在第一多晶硅层38上。此时，第二多晶硅层42之剩余部分以参考编号42A表示，且剩余的第二多晶硅层42A具有厚度范围从近似50至近似90。然而，应注意的是剩余的第二多晶硅层42A之厚度依赖于缝S1之深度而变化。然而，因为第一回蚀制程被施加以去除表面粗糙度如缝S1，第一多晶硅层38可能不剩余。
具体而言，第一回蚀制程在使如第3B图所示之第二多晶硅层42之缝S1以一预定深度被去除之预定配方下被实施。最初产生之缝S1之该剩余部分以第3C图中之参考符号S2表示。就是说，第一回蚀制程通过使用CF4气体与O2气体之混合气体被实施，且该混合气体之使用导致对第二多晶硅层42之各向同性干蚀刻。而且，作为该各向同性干蚀刻之结果，最初产生之缝S1被去除，从而产生剩余缝S2。此时，在第一回蚀制程中，假如室压力被维持在从近似500mtorr至近似2,000mtorr的范围，最初产生之缝S1可以以改进的效率被去除。
假如第二回蚀制程被执行而不去除最初产生之缝S1，则不可能消除栅硬掩模层35与第二多晶硅层42之间的高度差。因此，第一回蚀制程在提供各向同性干蚀刻特性之配方下被施加。
参考第3D图，第二回蚀制程被执行以隔离LPC，即，剩余的第二多晶硅层42A。就是说，经由第二回蚀制程，剩余的第二多晶硅层42A在被填入接触孔40时被彼此隔离。剩余的第二多晶硅层42A的这些被隔离部分是前述的LPC 42B。而且，在第二回蚀制程期间，第一多晶硅层38同时被去除。
第二回蚀制程通过使用含有第一气体与第二气体之混合气体被实施。第一气体自由C2F6、CF4、C4F8、C5F8、C4F6、CH2F2、C3F8与CHF3组成之组中被选择，且第二气体自由HBr、Cl2、BCl3、SF6与NF3组成之组中被选择。特别地，混合第一气体与第二气体给予各向异性干蚀刻特性。亦优选的是控制第二回蚀制程之配方，使得相对于蚀刻速率被设置于近似1之剩余第二多晶硅层42A，栅硬掩模层35以范围从近似0.5至近似10之速率被蚀刻。结果，高度差之发生不会出现。
假如第二回蚀制程在给予如第一回蚀制程之各向同性干蚀刻特性之配方下被实施，则难以获得栅硬掩模层35与剩余的多晶硅层42A之间之蚀刻选择性之所需水平，因此，栅硬掩模层35之高度可不同于所得到的LPC 42B之高度。就是说，较高量的剩余第二多晶硅层42A被蚀刻。
然而，如上所述，假如第二回蚀制程利用此等给予对剩余多晶硅层42A之各向异性干蚀刻之配方，则相对于蚀刻选择性比率被设置于近似1之剩余第二多晶硅层42A，栅硬掩模层35具有范围从近似0.5至近似10的蚀刻选择性比率。经由能控制蚀刻靶材之间之蚀刻选择性比率之该回蚀制程，LPC 42B可被隔离而不产生栅硬掩模层35与所得到的LPC 42B之间的高度差。因为最初产生之缝S1已通过第一回蚀制程去除，栅硬掩模层35与各个LPC 42B之间的高度差的发生被进一步阻碍。
虽然本发明之优选实施例示出使用多晶硅层作为LPC之情形，用作LPC之其它类型导电性材料亦可适用。例如，钨一般被用作用于形成LPC的此等导电性材料。此时，如所揭示之优选实施例，在应用给予各向同性干蚀刻特性之配方下，第一回蚀制程被执行以去除最初生成之缝。接着，在给予各向异性干蚀刻特性之另一个配方下，用以形成LPC之第二回蚀制程被实施，使得LPCs被彼此隔离。
依据本发明之优选实施例，用以形成LPC之回蚀制程以两个步骤被执行，且该回蚀制程之该特定进程使得有可能避免产生栅硬掩模层与LPC材料，即第二多晶硅层之间的高度差。作为该效应之结果，有可能保证用于形成随后位线接触孔的自对准接触(SAC)蚀刻制程的SAC裕量。此外，有可能改进器件可靠性与半导体器件产出。
本发明包含关于在2004年12月28日申请于韩国专利局的韩国专利申请号KR 2004-0113522的主题，其全部内容在此引入作为参考。
尽管已参照某些优选实施例描述了本发明，对本领域的技术人员将显而易见的是，可在以下权利要求所限定之发明精神与范围内做出各种改变与修改。
【主要符号说明】
11，31 基板
12     栅氧化物层
13，33 栅多晶硅层
14，34 栅钨硅化物层
15     栅硬掩模层
16     蚀刻停止层
17，37 层间绝缘层
18     多晶硅层
19，39 LPC掩模
20，40 接触孔
21     未掺杂硅酸玻璃层
22     各个LPC
23     高度差
32     氧化基栅绝缘层
35     氮化物基栅硬掩模层
36     氮化物基蚀刻停止层
38     第一多晶硅层
41     缓冲氧化物层
42A    剩余第二多晶硅层
42B    LPC。

Claims (15)

1.一种用以在半导体器件中形成着落塞接触的方法，包括步骤：
形成多个栅结构于基板上，每个栅结构包含栅硬掩模；
形成层间绝缘层于栅结构之上；
平面化该层间绝缘层，直至栅硬掩模被曝露；
形成蚀刻障碍层于该层间绝缘层上；
通过使用该蚀刻障碍层作为蚀刻障碍，蚀刻层间绝缘层之预定部分以形成多个接触孔；
形成导电层，直至该导电层填充了接触孔；
通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及
通过第二回蚀制程平面化该导电层，直至栅硬掩模被曝露。
2.如权利要求第1项之方法，其中第一回蚀制程在给予对导电层之各向同性干蚀刻之配方下实施。
3.如权利要求第1项之方法，其中第二回蚀制程在给予对导电层之各向异性干蚀刻之配方下实施。
4.如权利要求第1项之方法，其中着落塞接触通过使用多晶硅与钨之一来形成。
5.如权利要求第1项之方法，其中栅硬掩模通过使用氮化物来形成。
6.一种用以在半导体器件中形成着落塞接触之方法，包括步骤：
形成多个栅结构于基板上，每个栅结构包含栅硬掩模；
形成层间绝缘于栅结构之上；
平面化该层间绝缘层，直至栅硬掩模被曝露；
形成蚀刻障碍层于该层间绝缘层上；
通过使用该蚀刻障碍层作为蚀刻障碍，蚀刻层间绝缘层之预定部分以形成多个接触孔；
形成用以形成着落塞接触的多晶硅层，直至该多晶硅层填充了接触孔；
通过第一回蚀制程去除在多晶硅层形成期间所生成之表面粗糙度；以及
通过第二回蚀制程平面化该多晶硅层，直至栅硬掩模被曝露。
7.如权利要求第6项之方法，其中第一回蚀制程在给予对多晶硅层之各向同性干蚀刻之配方下实施。
8.如权利要求第7项之方法，其中用于第一回蚀制程之配方使用CF4气体与O2气体之混合气体。
9.如权利要求第8项之方法，其中用于第一回蚀制程之配方包含维持于近似500mtorr至近似2,000mtorr之范围的室压力。
10.如权利要求第6项之方法，其中第二回蚀制程在给予对多晶硅层之各向异性干蚀刻之配方下被实施。
11.如权利要求第10项之方法，其中用于第二回蚀制程之配方使用一混合气体，其包含自由C2F6、CF4、C4F8、C5F8、C4F6、CH2F2、C3F8与CHF3组成之组中选择之第一气体，与自由HBr、Cl2、BCl3、SF6与NF3组成之组中选择之第二气体。
12.如权利要求第10项之方法，其中第二回蚀制程控制该配方以使相对于蚀刻选择性比率被设置于近似1的多晶硅层，栅硬掩模具有范围从近似0.5至近似10的蚀刻选择性比率。
13.如权利要求第12项之方法，其中第二回蚀制程使用通过混合从由C2F6、CF4、C4F8、C5F8、C4F6、CH2F2、C3F8与CHF3组成之组中选择之第一气体与从由HBr、Cl2、BCl3、SF6与NF3组成之组中选择之第二气体所得之蚀刻气体。
14.如权利要求第6项之方法，其中在层间绝缘层上之蚀刻障碍层之形成包含：
形成用以形成硬掩模的另一个多晶硅层于层间绝缘层之上；
形成光阻层于所述另一个多晶硅层上；
经由光刻制程来图案化该光阻层，以由此得到着落塞接触掩模；
通过使用该着落塞接触掩模作为蚀刻障碍，图案化所述另一个多晶硅层；以及
剥除该着落塞接触掩模。
15.如权利要求第6项之方法，其中栅硬掩模通过使用氮化物来形成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070056930A1 (en) * 2005-09-14 2007-03-15 International Business Machines Corporation Polysilicon etching methods
US7897499B2 (en) * 2006-02-24 2011-03-01 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with self-aligned contact
US7825033B2 (en) * 2006-06-09 2010-11-02 Micron Technology, Inc. Methods of forming variable resistance memory cells, and methods of etching germanium, antimony, and tellurium-comprising materials
KR100945227B1 (ko) * 2006-09-28 2010-03-03 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
KR100936805B1 (ko) * 2007-05-04 2010-01-14 주식회사 하이닉스반도체 오픈불량 및 펀치 방지를 위한 반도체소자의 제조 방법
KR100905157B1 (ko) * 2007-09-18 2009-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
KR100909633B1 (ko) * 2007-12-20 2009-07-27 주식회사 하이닉스반도체 반도체소자의 랜딩 플러그 콘택 형성방법
KR101009338B1 (ko) 2009-05-22 2011-01-19 주식회사 하이닉스반도체 반도체 장치 제조방법
KR101185988B1 (ko) * 2009-12-30 2012-09-25 에스케이하이닉스 주식회사 반도체 메모리소자의 랜딩플러그컨택 형성방법
TWI656566B (zh) 2015-08-28 2019-04-11 聯華電子股份有限公司 半導體結構以及其製作方法
CN106252218A (zh) * 2016-09-30 2016-12-21 上海华虹宏力半导体制造有限公司 沟槽型mosfet栅极刻蚀工艺方法
US10490543B2 (en) * 2017-12-05 2019-11-26 Qualcomm Incorporated Placement methodology to remove filler

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3044728B2 (ja) * 1989-12-26 2000-05-22 ソニー株式会社 埋め込みプラグの製造方法
JP3291889B2 (ja) * 1994-02-15 2002-06-17 ソニー株式会社 ドライエッチング方法
JP2004186703A (ja) * 1995-07-21 2004-07-02 Toshiba Corp 半導体記憶装置の製造方法
US5858865A (en) * 1995-12-07 1999-01-12 Micron Technology, Inc. Method of forming contact plugs
WO1998028795A1 (fr) * 1996-12-20 1998-07-02 Hitachi, Ltd. Dispositif memoire a semi-conducteur et procede de fabrication associe
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6468853B1 (en) * 2000-08-18 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner
JP3942814B2 (ja) * 2000-08-29 2007-07-11 富士通株式会社 半導体装置の製造方法
JP2002110790A (ja) * 2000-09-28 2002-04-12 Fujitsu Ltd 半導体装置及びその製造方法
KR100389926B1 (ko) * 2001-03-28 2003-07-04 삼성전자주식회사 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법
US6444574B1 (en) * 2001-09-06 2002-09-03 Powerchip Semiconductor Corp. Method for forming stepped contact hole for semiconductor devices
KR100443917B1 (ko) * 2002-07-12 2004-08-09 삼성전자주식회사 다마신 게이트 및 에피택셜공정을 이용한 반도체메모리장치 및 그의 제조방법
KR100474537B1 (ko) * 2002-07-16 2005-03-10 주식회사 하이닉스반도체 산화막용 ｃｍｐ 슬러리 조성물 및 이를 이용한 반도체소자의 제조 방법
KR100505456B1 (ko) * 2002-11-27 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
TWI250558B (en) * 2003-10-23 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with fine patterns
KR100596834B1 (ko) * 2003-12-24 2006-07-04 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
KR100569541B1 (ko) * 2004-03-08 2006-04-10 주식회사 하이닉스반도체 반도체 소자의 제조방법

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