CN1761036A - 利用钨作为牺牲硬掩膜制造半导体器件的方法 - Google Patents
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Abstract
本发明涉及一种使用钨作为牺牲硬掩膜材料来制造半导体器件的方法。该方法包括以下步骤：在蚀刻目标层上形成一个层；在该层上形成光刻胶图案；通过使用该光刻胶图案为蚀刻掩膜连同使用含有CHF3气体的等离子体来蚀刻该层以形成牺牲硬掩膜；以及通过使用至少该牺牲硬掩膜作为蚀刻掩膜来蚀刻该蚀刻目标层，由此获得预定图案。
Description
技术领域
本发明涉及一种制造半导体器件的方法；更具体地，本发明涉及一种通过使用类似于F2及ArF的先进光源在半导体器件中形成图案的方法。
背景技术
光刻法是一种先进的精细制造工艺，其对当前半导体器件的令人惊异的进步作出了贡献。尤其是对光刻法的分辨率的提高是推进半导体器件的集成规模的关键因素。
众所周知，光刻法包括形成光刻胶图案的工艺和通过利用该光刻胶图案为蚀刻掩膜来蚀刻蚀刻目标从而形成如线图案的所需图案(例如，接触孔与栅极结构)的工艺。在此，通过连续工艺形成光刻胶图案，所述工艺包括：用来在蚀刻目标上形成光刻胶层的工艺、利用曝光掩膜来选择性曝光光刻胶层的曝光工艺，以及利用预定化学溶液去除光刻胶层的已曝光部分或未曝光部分的显影工艺。
同时，因为实际图案的临界尺寸取决于通过曝光工艺所形成的光刻胶图案的宽度，所以由光刻法实现的图案的临界尺寸取决于应用在光刻法中的具有特定波长的光源类型。
用于光刻法的曝光设备已从最初所使用的适合具有636nm波长(即，g线)和365nm(即，i线)的光源的步进机发展到使用作为KrF准分子激光束的具有248nm波长的深紫外线(DUV)的步进机，和扫描仪类型的曝光设备。尤其是使用248nmDUV的光刻法被应用于开发具有0.18μm尺寸的半导体器件。然而，这种光刻法的缺点在于在光刻过程的初始阶段发生时间延迟和对所使用材料性能的依赖性。为了开发0.15μm尺寸的半导体器件，重要的是开发使用具有193nm波长，即ArF准分子激光束，或具有157nm波长，即F2激光束的DUV的新型光刻方法。即使组合各种光刻技术以提高上述DUV光刻法的分辨率，亦很难获得低于0.1μm尺寸的图案。因此，已积极尝试发展用于光刻法工艺的新型光源。
使用ArF光源和使用F2光源的光刻法需要使用可实施ArF及F2的特定类型的光刻胶。虽然ArF及F2光刻胶为类似于KrF光刻胶的化学放大型光刻胶，但是有必要对用于形成ArF或F2光刻胶的材料从根本上进行改性。尤其是由于不允许使用用于KrF及i线光刻胶的苯环结构以确保干蚀刻工艺的容限，所以难以开发用于ArF光刻胶的材料。
然而，当将苯环用于ArF光刻胶时，苯环的吸收在ArF激光的193nm波长处较大，导致透明度降低，这进一步引起光刻胶的底部不能被曝光的问题。因此，当前研究已集中于开发一种光刻胶材料，其能够确保干蚀刻工艺的容限而不具有苯环并具有良好粘附力，以及能够通过使用2.38％的氢氧化四甲基铵(TMAH)而得以显影。最通常使用的光刻胶材料是基于环烯-顺丁烯二酸酐(COMA)或丙烯酸酯聚合物或这两种聚合物的组合。然而，所述的这些基于聚合物的光刻胶材料具有苯环结构。
结果，在应用KrF光刻法的情况下，不太可能存在图案变形。然而，当应用ArF光刻法时，存在诸如出现条纹及图案变形的问题。即，不同于KrF光刻法，当使用ArF光刻法时，ArF光刻胶变得簇集且ArF光刻胶的形状变形。同样，因为ArF光刻胶对显影工艺及蚀刻工艺具有弱容限，所以ArF光刻胶在一区域处变得簇集，由此导致严重的图案变形。在线型图案的情况下，图案变形表现为线边缘粗糙(LER)。
在80nm以下的设计规则中，用来使栅极结构图案化的光刻胶图案的厚度小于1,500，且随着半导体器件尺寸减小，该光刻胶图案的厚度减少。因此，限制了在蚀刻工艺期间获得光刻胶图案的所需等级的蚀刻选择性。
例如，在应用80nm设计规则的半导体技术的情况下，形成约2,000的光刻胶层。然而，实际所获得的光刻胶图案的厚度为约1,600。类似地，在应用70nm设计规则的半导体技术的情况下，尽管形成约1,700的光刻胶层，但是实际所获得的光刻胶图案的厚度为约1,200。此时，即使该光刻胶图案的厚度减少，目标蚀刻结构的厚度亦不会改变。
为了克服在用于ArF光刻法中的光刻胶图案的蚀刻选择性中的限制并使图案变形最小化，提出了使用钨基牺牲硬掩膜的方法。
在这种情况下，仅需确保用于蚀刻钨基牺牲硬掩膜的光刻胶图案的厚度。当蚀刻钨基牺牲硬掩膜时，将诸如SF6、CF4或NF3的氟基气体在化学反应基础上用于蚀刻蚀刻目标，接着将氮(N2)添加至氟基气体中来物理蚀刻该钨基牺牲硬掩膜。
为了蚀刻蚀刻目标层，有必要确保钨基牺牲硬掩膜具有一定厚度，因此可减少该钨基牺牲硬掩膜的厚度直至一定点。因为光刻胶图案的厚度随图案尺寸递减而逐渐减小，所以即使在蚀刻钨基牺牲硬掩膜期间应用常用的蚀刻配方，在光刻胶图案的蚀刻选择性中仍存在限制。
举例而言，在应用ArF光刻法及钨基牺牲硬掩膜的80nm设计规则的半导体技术的情况下，在掩膜工艺及蚀刻工艺之后，当确定单元区域中的临界尺寸(CD)偏差为0时，周边区域中被称为孤立/密集(ID)偏差的CD偏差增加40nm。形成在周边区域中用来驱动单元的图案的最终CD为130nm，且当在蚀刻工艺之后，图案的最终CD为150nm时，难以操作器件。
在掩膜工艺期间亦难以同时控制单元区域及周边区域，因此，如果根据目标CD来设定单元区域，则通过使用标度线来限定周边区域。
图1A为展示在传统蚀刻工艺期间施加15W偏压功率时蚀刻目标量变化的图。图1B为展示在传统蚀刻工艺期间施加30W偏压功率时蚀刻目标量变化的图。
图1A及1B的(A)、(B)及(C)部分分别表示50％以下的蚀刻目标量、100％蚀刻目标量及150％过蚀刻目标量的情况。此处，附图标记10、12及14指用于ArF光刻法的光刻胶图案、钨基牺牲硬掩膜以及由SINx制成的硬掩膜。
当在蚀刻工艺期间通过改变偏压功率来改变蚀刻目标的蚀刻量，尤其是为了形成钨基牺牲硬掩膜12时，CD及ArF光刻胶图案的尺寸减小。不同于单元区域中的CD，周边区域中的CD并不密集，而是孤立的。因此，存在的问题是蚀刻目标的最终CD变得大于所需的CD。同样，在减小周边区域中所应用的标度尺的CD方面存在限制。若周边区域的CD太小，则掩膜图案化工艺不可实现，另一方面，若减小ID偏差，则难以实现所需等级的器件。
发明内容
因此，本发明的一个目的在于提供一种使用钨基牺牲硬掩膜来制造半导体器件的方法，该钨基牺牲硬掩膜能够通过增加钨基牺牲硬掩膜与光刻胶图案之间的蚀刻选择性来最小化图案变形，并防止周边区域中的孤立/密集(ID)偏差增加。
根据本发明的一个方面，提供了一种制造半导体器件的方法，其包括以下步骤：在蚀刻目标层上形成一个层；在该层上形成光刻胶图案；通过将该光刻胶图案用作蚀刻掩膜连同使用含有CHF3气体的等离子体来蚀刻该层以形成牺牲硬掩膜；和通过将至少该牺牲硬掩膜用作蚀刻掩膜来蚀刻该蚀刻目标层，由此获得预定图案。
根据本发明的另一方面，提供了一种制造半导体器件的方法，其包括以下步骤：在蚀刻目标层上形成钨基层；在该钨基层上形成抗反射涂层；在该抗反射涂层上形成光刻胶图案；通过将该光刻胶图案用作蚀刻掩膜来蚀刻该抗反射涂层；通过将该光刻胶图案用作蚀刻掩膜连同使用含有CHF3气体的等离子体来蚀刻该钨基层以形成牺牲硬掩膜；以及通过将至少该牺牲硬掩膜用作蚀刻掩膜来蚀刻该蚀刻目标层，由此获得预定图案。
根据本发明的又一方面，提供了一种制造半导体器件的方法，其包括以下步骤：在衬底上形成导电层；在该导电层上形成绝缘层；在该绝缘层上形成钨基层；在该钨基层上形成光刻胶图案；通过将该光刻胶图案用作蚀刻掩膜来蚀刻该钨基层以形成牺牲硬掩膜；通过将至少该牺牲硬掩膜用作蚀刻掩膜连同使用含有氧气的等离子体来蚀刻该绝缘层以形成硬掩膜；以及通过将至少该牺牲硬掩膜用作蚀刻掩膜来蚀刻该导电层以形成导电图案，其中所述导电图案包括所述硬掩膜与所述导电层的堆叠结构。
根据本发明的其他方面，提供了一种制造半导体器件的方法，其包括以下步骤：在衬底上形成导电层；在该导电层上形成绝缘层；在该绝缘层上形成钨基层；在该钨基层上形成抗反射涂层；在该抗反射涂层上形成光刻胶图案；通过将该光刻胶图案用作蚀刻掩膜来蚀刻该抗反射涂层；通过将至少该光刻胶图案用作蚀刻掩膜来蚀刻该钨基层以形成牺牲硬掩膜；通过将至少该牺牲硬掩膜用作蚀刻掩膜连同使用含有O2的等离子体来蚀刻该绝缘层以形成硬掩膜；以及通过将至少该牺牲硬掩膜用作蚀刻掩膜来蚀刻该导电层以形成包括所述硬掩膜与所述导电层的达到结构的导电图案。
附图说明
根据以下对联系附图的具体实施方案的说明，将更好地理解本发明的上述和其他目的和特征，其中：
图1A为显示在传统干蚀刻工艺期间施加15W偏压功率时蚀刻目标量的变化的图；
图1B为显示在传统干蚀刻工艺期间施加30W偏压功率时蚀刻目标量的变化的图：
图2为显示根据本发明使用钨基牺牲硬掩膜形成栅极结构的光刻胶图案的截面图；
图3A至3E为显示一种根据本发明的第一实施方案使用ArF光刻法和F2光刻法之一来在半导体器件中形成导电图案的方法的截面图；
图4为描绘在通常所构造的图案结构与在形成牺牲硬掩膜之后基于本发明的第一实施方案所构造的图案结构之间差异的图；
图5A至5E为说明一种根据本发明的第二实施方案使用ArF光刻法和F2光刻法之一来在半导体器件中形成导电图案的方法的截面图；
图6为显示在传统光刻胶图案与在形成牺牲硬掩膜之后根据本发明的第二实施方案所形成的光刻胶图案之间差异的重叠图；
图7为显示根据本发明的第二实施方案在用于形成硬掩膜的蚀刻工艺期间，单元区域及周边区域的临界尺寸(CD)的变化的图；
图8A至8C为说明一种根据本发明的第三实施方案使用ArF光刻法和F2光刻法之一来在半导体器件中形成图案的方法的截面图；
图9为根据本发明的第四实施使用ArF光刻法和F2光刻法之一来在半导体器件中形成导电图案的方法的截面图的包括用来形成金属线的掩膜图案的半导体器件的俯视图；
图10为显示沿图9所示的线A-A′所截取的半导体器件的截面图；
图11为显示根据本发明的第五实施方案的包括用来形成储存节点接触的掩膜图案的半导体器件的俯视图；及
图12为显示沿图11所示的线B-B′所截取的半导体器件的截面图。
具体实施方式
以下将参照附图详细描述根据本发明的优选实施方案使用钨作为牺牲硬掩膜来制造半导体器件的方法。
图2为显示根据本发明使用钨基牺牲硬掩膜形成栅极结构的光刻胶图案的截面图。
如图所示，在衬底100上依次形成栅极绝缘层101、栅极导电层102和用于硬掩膜的氮化物层103。在氮化物层103上，依次形成用于牺牲硬掩膜的钨层104、抗反射涂层105及光刻胶图案106。
为了形成栅极结构，使用光刻胶图案106作为蚀刻掩膜来蚀刻钨层104，由此形成牺牲硬掩膜，其随后用作蚀刻掩膜来蚀刻底部蚀刻目标层。
图3A至3E为显示一种根据本发明的第一实施方案使用ArF光刻法和F2光刻法之一来在半导体器件中形成导电图案的方法的截面图。
下文中，将举例说明位线形成工艺来作为导电图案的一个实例。同样，在第一实施方案中，上述导电图案为线型。除了此类线型导电图案以外，亦可使用岛型、类似于储存节点接点形状的孔型或环型。同样，可使用替代导电层的绝缘层来形成图案。亦应注意，由本发明的第一实施方案形成的图案为正片图案。
参看图3A，在具有各种器件组件的衬底200上形成作为蚀刻目标层的导电层201A。接着，利用具有绝缘特性及相对于蚀刻目标(即，导电层201A)具有特定蚀刻选择性的材料，来形成用于硬掩膜的绝缘层202A。亦即，将诸如氮化硅(Si3N4)或氮氧化硅(SiON)的氮化物基材料或诸如氧化硅(SiO2)的氧化物基材料用于该绝缘层。
接着，在绝缘层202A上形成用于牺牲硬掩膜的钨层203A，以便防止由于在蚀刻工艺期间绝缘层202A损耗而导致的图案变形。此时，钨层203A具有小于约1,000的厚度；尤其是考虑到相对于随后的光刻胶图案的蚀刻选择性，钨层203A的优选厚度范围为约100-约1,000。
此处，衬底200包括绝缘结构和导电结构。如果导电层201A被用来形成位线或金属线，则在导电层201A与衬底200之间形成由Ti及TiN制成的扩散阻挡层，并且形成诸如源极/漏极的杂质连接区域、层间绝缘层和由多晶硅或钨制成的插塞。同时，如果导电层被用来形成栅极结构，则在导电层201A与衬底200之间的界面处也形成栅极绝缘层。
随后，为了防止在用来在钨层203A上形成图案的曝光工艺期间由于钨层203A的高反射率所导致的漫反射而形成不当图案的目的，在钨层203A上形成抗反射涂(ARC)层204A。同样，ARC层204A在提高钨层203A与后续光刻胶图案之间的粘附力方面起另一作用。此处，通过使用具有类似于光刻胶的蚀刻特征的有机材料和如SiON的无机材料来形成ARC层204A。
然后，通过使用旋涂法在ARC层204A上形成用于F2或ArF光源的光刻胶层，直至获得所需厚度的光刻胶层。此时，光刻胶层由环烯-顺丁烯二酸酐(COMA)或丙烯酸酯制成。其后，通过使用用于F2或ArF的曝光装置和用来限定位线结构宽度的预定标度尺(未示出)来选择性曝光一部分光刻胶层。接着进行显影工艺以将光刻胶层的曝光部分或未曝光部分保留下来。显影工艺之后，进行清洗工艺以去除蚀刻剩余物，由此完成光刻胶图案305A的形成。
参看图3B，通过使用光刻胶层205A作为蚀刻掩膜来选择性蚀刻图3A所示的ARC层204A，由此形成图案化的ARC层204B。此时，通过优选使用含有诸如Cl2、BCl3、CCl4或HCl的氯基气体的等离子体来进行以上蚀刻工艺以使光刻胶图案205A的损耗最小化。在使用氟化碳(CF)基气体的情况下，通过优选使用具有低碳氟比气体的等离子体进行该蚀刻工艺。所述气体选自CF4、C2F2、CHF3及CH2F2。由于在蚀刻图3A所示的ARC层204A期间有必要控制CD，所以选择上述气体以使在蚀刻工艺期间产生的聚合物最小化。同样，应注意，附图标记205B指在上述蚀刻工艺之后剩余的光刻胶图案。
然后，通过使用剩余光刻胶图案205B作为蚀刻掩膜来蚀刻图3A所示的钨层203A以形成多个牺牲硬掩膜203B。在蚀刻钨层203A的更详细描述中，由于通过使用选自钨(W)、硅化钨(WSix)和氮化钨(WN)的钨基材料来形成钨层203A，所以使用诸如SF6、CF4或NF3的气体。
根据传统方法，将氮(N2)气额外添加至以上所选用来蚀刻钨层的气体中，且除了基于通过诸如SE6、CF4或NF3的氟基气体进行化学反应的化学蚀刻以外，氮气的加入导致破坏钨层203A的结合的物理蚀刻。因为由于添加N2气体而导致的这种物理蚀刻，所以难以确保钨层与可用于80nm或70nm设计规则的半导体技术的光刻胶层之间的所需等级的蚀刻选择性。
为了克服此缺点，在本发明的第一实施方案中建议使用CHF3气体，而不使用氮气，该CHF3气体引起钨层203A的化学蚀刻，同时产生少量聚合物。此时，腔室压力、温度及所施加的功率可随钨层203A和剩余光刻胶图案205B的厚度而变化。
参看图3C，通过将至少牺牲硬掩膜203B用作蚀刻掩膜，蚀刻图3B所示的绝缘层202A以形成用于位线的多个硬掩膜202B。此时，剩余光刻胶图案205B及图案化的ARC层204B几乎被移除或部分剩余，因而如果剩余光刻胶图案205B及图案化的ARC层204B并未通过使用独立的光刻胶剥离工艺除去，则其仍可充当蚀刻掩膜。同样，应注意，附图标记203C指在该蚀刻工艺之后剩余的牺牲硬掩膜。
在蚀刻图3B所示的绝缘层202A时，使用蚀刻氮化物或氧化物的常用主蚀刻气体，即CF基气体。同样，由于可保持如203C所指的剩余牺牲硬掩膜的足够厚度，所以在形成硬掩膜202B的蚀刻工艺期间并未发生图案变形。
参看图3D，通过使用剩余牺牲硬掩膜203C为蚀刻掩膜来选择性蚀刻图3C所示的导电层201A以形成导电图案201B，更具体来说，位线。当蚀刻导电层201A时，蚀刻气体类型、所选蚀刻气体的量及所施加功率的调节取决于形成导电层201A的材料的类型。此处，应注意，附图标记203D指在以上蚀刻工艺之后仍保留的剩余牺牲硬掩膜。
参看图3E，去除剩余牺牲硬掩膜203D。若剩余牺牲硬掩膜203D及导电层201A由相同材料钨制成，则可在形成导电图案201B的同时去除剩余牺牲硬掩膜203D。亦可单独去除剩余牺牲硬掩膜203D，且在此种情况下，使用诸如SF6、CF4或NF3的氟基气体。
应注意，在用于形成牺牲硬掩膜203B的蚀刻工艺之后，光刻胶图案205B几乎不变形。同样，即使在将轻微过度蚀刻工艺应用至在用于形成牺牲硬掩膜203B的上述蚀刻工艺之后所获得的图案结构的情况下，光刻胶图案205B也几乎不变形。此外，形成硬掩膜202B及导电图案，即位线201B，而不受到损坏。
图4为描绘在通常所构造的图案结构与在形成牺牲硬掩膜之后基于本发明的第一实施方案所构造的图案结构之间差异的图。此处，光刻胶图案被用于ArF光刻法。
当使用前述N2气体来应用传统方法时，获得左侧光刻胶图案，而当应用使用CHF3气体的第一实施方案时，获得右侧光刻胶图案。附图标记′A′及′C′分别表示传统光刻胶图案的厚度与基于第一实施方案所获得的光刻胶图案的厚度。因此，根据本发明的光刻胶图案的厚度比传统获得的光刻胶图案的厚度要厚由附图标记′B′所指示的值。
图5A至5E为说明一种根据本发明的第二实施方案使用ArF光刻法和F2光刻法之一来在半导体器件中形成导电图案的方法的截面图。
下文中，根据第二实施方案来形成导电图案的方法类似于在第一实施方案中所述的方法，因此将省略涉及与第一实施方案中所述的形成导电图案相同的步骤的第二实施方案的详细描述。
然而，在第二实施方案与第一实施方案间存在若干不同之处。第一差异在于厚度。更详细地，例如，图5A所示的绝缘层302A形成在氮化物的堆叠结构或在氮化物和氧化物的堆叠结构中，且此堆叠结构的总厚度范围优选为约1,500-约3,000。同样，考虑到相对于随后的光刻胶图案的蚀刻选择性，用于牺牲硬掩膜的钨层303A的厚度的差值范围为约300-约500。
另一差异在于，当通过使用CHF3作为用来形成牺牲硬掩膜303B的主蚀刻气体来蚀刻钨层303A时，即使腔室压力、温度及功率随钨层303A及剩余光刻胶图案305B的厚度而变化，仍可施加低于约100W的偏压功率以减少线边缘粗糙度(LER)影响的频率。
此外，不同于第一实施方案，在形成硬掩膜302B的步骤中，使用不同蚀刻气体。参看图5C，将更具体地描述形成硬掩膜302B的步骤。
如图5C所示，在通过使用牺牲硬掩膜303B为蚀刻掩膜来蚀刻绝缘层302A以形成硬掩膜302B时，代替使用常用来蚀刻氮化物或氧化物主蚀刻气体(即CF基气体)，第二实施方案使用含有氧气的等离子体以便降低在蚀刻厚度大于约2,000的绝缘层302A期间的周边ID偏差。附图标记303C指此蚀刻工艺之后剩余的牺牲硬掩膜。同样，应注意，即使在使用含有氧气的等离子体时，因为可保持如303C所示的的牺牲硬掩膜足够厚度，所以在形成硬掩膜302B的蚀刻工艺期间仍不会发生图案变形。
图6为显示在传统光刻胶图案与在形成牺牲硬掩膜之后根据本发明的第二实施方案所形成的光刻胶图案之间差异的重叠图。
附图标记′A′表示通过额外使用氮气所获得的传统光刻胶图案。另一方面，附图标记′B′表示当如在优选实施方案中所述使用CHF3气体时所获得的光刻胶图案。在形成牺牲硬掩膜之后所保留的光刻胶图案′B′比光刻胶图案′A′更大。附图标记′X′表示此厚度差。同样，附图标记′Y′表示由本发明的优选实施方案所限定的CD与由传统方法所限定的CD之间的差异。
图7为显示根据本发明的第二实施方案在用于形成硬掩膜的蚀刻工艺期间，单元区域及周边区域的临界尺寸(CD)的变化的图。
特别地，以纳米(nm)为单位所测量的单元区域及周边区域的CD变化被检测为与以SCCM为单位所提供的氧气量有关。举例而言，当所提供的氧气量为约8sccm时，单元区域与周边区域的CD分别为约86.2nm与约159.8nm。当氧气量增加至约12sccm时，单元区域的CD为约80.1nm，而周边区域的CD为约139.8nm。因此，可归纳为，当所提供的氧气量增加约4sccm时，单元区域的CD减少约6.1nm，同时周边区域的CD减少约20nm。因此，周边区域的CD可减少约3.3倍。
同时，如果用多晶硅替代上述实施方案中所述的钨来制成牺牲硬掩膜，则使用HBr气体为主蚀刻气体。同样，将HBr气体与O2气体的量的比率设定为约100比约1以便控制ID偏差。
图8A至8C为说明一种根据本发明的第三实施方案使用ArF光刻法和F2光刻法之一来在半导体器件中形成图案的方法的截面图。
本发明的第三实施方案例示了形成接触孔图案的情况。更具体地，此接触孔图案可用于金属线接触、位线和电容器的储存节点之一与诸如源极/汲极的杂质接合点之间的接触，以及接触焊垫。同样，接触孔图案可用于用来形成器件隔离的沟道的工艺(其中蚀刻目标为绝缘层)和用来蚀刻基于导电材料的蚀刻目标(例如，多晶硅层)以打开薄膜晶体管的通道区域的工艺。换言之，该图案形成工艺为负片图案类型。
参看图8A，在具有各种器件组件的衬底700上形成作为蚀刻目标层的绝缘层701。绝缘层701为基于诸如掺杂或未掺杂有杂质的氧化物或掺杂或未掺杂有杂质的氮化物的材料。接着，在绝缘层701上形成用于牺牲硬掩膜的钨层702A以防止在蚀刻工艺期间由于绝缘层701的损坏而导致图案变形。
接着，在钨层702A上形成抗反射涂(ARC)层703A以防止在用来形成图案的曝光工艺期间由于钨层702A的高反射率而引起的漫反射而导致形成不当图案，并提高钨层702A与随后的光刻胶图案之间的粘附力。此处，ARC层703A可由其蚀刻特性类似于所使用的光刻胶材料的有机材料或诸如SiON的无机材料制得。
然后，通过使用旋涂法在ARC层703A上形成用于F2或ArF光刻法的光刻胶层。此时，光刻胶层为基于诸如COMA或丙烯酸酯的材料。利用用来限定所需接触宽度的预定标度尺(未示出)和使用F2或ArF光源的装置，来使该光刻胶层经历选择性曝光工艺。接着，进行显影工艺以将光刻胶层的曝光部分或未曝光部分保留下来，接着通过使用清洗工艺去除蚀刻剩余物，由此形成光刻胶图案704A。
参看图8B，通过使用图8A所示的光刻胶图案704A为蚀刻掩膜来选择性蚀刻图8A所示的ARC层703A，由此获得图案化的ARC层703B。此时，为了使光刻胶图案704A的损耗最小化，利用含有如Cl2、BCl3、CCl4、HCl等的氯基气体的等离子体进行上述蚀刻工艺。如果使用CF基气体，则利用含有碳氟比率低的气体的等离子体进行上述蚀刻工艺。所述气体选自CF4、C2F2、CHF3及CH2F2。选择此特定类型的蚀刻气体的理由是由于在用来形成图案化ARC层703B的蚀刻工艺期间CD控制将较容易，从而进行该蚀刻工艺而不产生聚合物。同样，附图标记703B指在上述蚀刻工艺之后剩余的光刻胶图案。
接着，通过使用剩余光刻胶图案704B为蚀刻掩膜来蚀刻钨层702A以形成多个牺牲硬掩膜702B。
下文中，将详细描述用来形成牺牲硬掩膜702B的蚀刻工艺。由于通过使用选自钨(W)、硅化钨(WSix)及氮化钨(WN)的钨基材料形成钨层702A，故使用诸如SF6、CF4或NF3的气体。
根据传统方法，将氮(N2)气额外添加至上述蚀刻钨层的所选气体中，且除了基于由诸如SF6、CF4或NF3的氟基气体来进行化学反应的化学蚀刻以外，此氮气添加导致破坏钨层702A的结合的物理蚀刻。因为由添加N2气体而导致的此物理蚀刻，所以难以确保在钨层与适用于80nm或70nm设计规则的半导体技术的光刻胶层之间的所需等级的蚀刻选择性。
为了克服此缺点，在本发明的第三实施方案中建议使用CHF3气体，而不使用氮气，CHF3气体能引起钨层702A的化学蚀刻，其中产生少量聚合物。此时，腔室压力、温度及所施加的功率可随钨层702A及剩余光刻胶图案704B的厚度而变化。
参看图8C，通过使用至少牺牲硬掩膜702B为蚀刻掩膜，来选择性蚀刻图8B所示的绝缘层701A，以形成将衬底700表面(更具体地，导电结构的表面或顶部)曝光的接触孔75。此时，剩余光刻胶图案704B及图案化的ARC层703B几乎被去除或部分剩余，因此如果未利用单独的光刻胶剥离工艺来去除剩余光刻胶图案704B及图案化的ARC层703B，则其仍可充当蚀刻掩膜。同样，应注意，附图标记702C指在此蚀刻工艺之后剩余的牺牲硬掩膜。
随后，去除剩余牺牲硬掩膜702C。在通过控制剩余牺牲硬掩膜702C的厚度来蚀刻绝缘层701时，亦可去除剩余牺牲硬掩膜702C。通过进行额外工艺也可去除剩余牺牲硬掩膜702C，且在此种情况下，使用含有如SF6、CF4或NF3的气体的氟类化合物。
下文中，将详细描述用来蚀刻作为基础材料用于绝缘层701的氧化物层的蚀刻配方。
通过在磁性增强反应离子蚀刻(MERI)设备中使用诸如CF4、CHF3、CH2F2、C4F6、C4F8、C3F8或C5F8的常用CF基蚀刻气体来蚀刻绝缘层701。此时，CF基蚀刻气体以约20sccm-约100sccm的量流动，同时施加约1,000W-约2,500W的功率。此时，使MERI设备中的压力维持在约25mTorr-约70mTorr范围内。同样，使阴极温度维持在约-20℃-约+60℃范围内。除了上述主蚀刻气体以外，为了控制蚀刻轮廓的目的，可以以所使用的CF基主蚀刻气体的约65％至约80％的流量额外添加氧气。
下文中，将提供对用来形成应用于动态随机存取存储(DRAM)器件的接触的图案的详细描述。
图9为根据本发明的第四实施使用ArF光刻法和F2光刻法之一来在半导体器件中形成导电图案的方法的截面图的包括用来形成金属线的掩膜图案的半导体器件的俯视图。
如图所示，存在大量栅极电极G，且在所选栅极电极G顶部上，位线B/L形成在所选栅极电极G的横向上。尽管未示出，但是存在形成在栅极电极G之间的单元接触插塞、连接至该单元接触插塞的储存节点接触插塞、连接至该储存节点接触插塞的储存节点和形成在该储存节点上的电介质层。在该电介质层上，形成板状电极P，其通过用来形成金属线接触的掩膜图案M而被覆盖。此处，应通过金属线连接栅极电极G、位线B/L及板状电极P以与信号和电源线形成连接。掩膜图案M用来形成用于连接板状电极P的金属线的接触A和用来连接位线B/L的金属线的另一接触B。
图10为显示沿图9所示的线A-A′所截取的半导体器件的截面图。
如图所示，在衬底800上形成各自包括栅极氧化物层801、栅极导电层802与栅极硬掩膜803的多个栅极电极G。在各个栅极电极G的侧壁上，形成间隔片804。同样，通过第一层间绝缘层805包围栅极电极G，且单元接触插塞806通过穿过第一层间绝缘层805而与衬底800的杂质扩散区域接触并被平坦化至栅极硬掩膜803的相同水平。
在单元接触插塞806上，形成第二层间绝缘层807。在第二层间绝缘层807上形成位线B/L。尽管在该图中未说明，但是位线B/L通过穿过第二层间绝缘层807而与单元接触插塞806电连接。该位线B/L包括位线导电层808及位线硬掩膜809，尽管未示出，但是在位线B/L的侧壁上形成了间隔片。
在位线B/L上形成第三层间绝缘层810。尽管未示出，但是在第三层间绝缘层810上形成了储存节点接触插塞，其通过穿过第三层间绝缘层810及第二层间绝缘层807而与单元接触插塞806电连接。
在该储存节点接触插塞上依次形成储存节点811、电介质层812及图9中由′P′所指示的板状电极813，从而在单元区域中形成电容器。同样，在其中未形成单元电容器的区域中形成第四层间绝缘层814。
接着，在单元电容器及第四层间绝缘层814上形成第五层间绝缘层815。随后，在第五层间绝缘层815上依次形成用于牺牲硬掩膜的钨层816、ARC层817和光刻胶图案818。
由附图标记819来表示用来形成连接到板状电极813的金属线的第一蚀刻目标，且由于该蚀刻目标被第五层间绝缘层815所包围，所以不难将蚀刻工艺应用于第一蚀刻目标。
另一方面，由附图标记820来指示用来形成与位线B/L连接的另一金属线的第二蚀刻目标。然而，如图所示，由于包括第五层间绝缘层815、第四层间绝缘层814、第三层间绝缘层810及位线硬掩膜809，所以第二蚀刻目标820较厚。尤其是第四层间绝缘层814的厚度与单元电容器的高度相等。举例而言，第四层间绝缘层814的厚度为约20,000。因此，第二蚀刻目标820的厚度比所述厚度更大；即，第二蚀刻目标820的厚度为约30,000。因此，在次80nm半导体技术中不使用钨基牺牲硬掩膜是不可能形成接触孔图案的。
在使用用于牺牲硬掩膜的具有小于约1,000厚度的钨层816的情况下，使用CHF3蚀刻气体替代N2气体。使用此蚀刻气体的结果是，单独使用光刻胶图案818即可完成该蚀刻工艺。
图11为显示根据本发明的第五实施方案的包括用来形成储存节点接触的掩膜图案的半导体器件的俯视图。
如图所示，存在以预定距离排列的多个栅极电极G1及G2。在栅极电极G1及G2的横向上，多个位线B/L1及B/L2形成在多个栅极电极G1及G2上。尽管未示出，但是存在在栅极电极G1与G2之间所形成的单元接触插塞。同样，在位线B/L1及B/L2上方形成用于形成储存节点接触孔的掩膜图案M。此处，将掩膜图案M对准每一个位线B/L1及B/L2的一侧面，并且在曝光由′C′所指示的区域处的该单元接触插塞中起作用。
图12为显示沿图11所示的线B-B′所截取的半导体器件的截面图。
如图所示，尽管在衬底900上形成了栅极电极G1及G2，但是当在线B-B′方向上观察时，在该图中并未示出栅极电极G1及G2。栅极电极G1及G2被第一层间绝缘层901所包围，且形成在单元区域中的接触插塞902穿过第一层间绝缘层901与衬底900的杂质扩散区域连接，并被平坦化至栅极硬掩膜(未示出)的相同高度。
在接触插塞902上形成第二层间绝缘层903，且在第二层间绝缘层903的顶部上形成多个位线B/L1及B/L2。尽管未示出，但是位线B/L1及B/L2穿过第二层间绝缘层903与接触插塞902电连接。每个位线B/L1及B/L2均包括堆叠结构，该堆叠结构包括位线导电层904及位线硬掩膜905，且在个别位线B/L1及B/L2的侧壁上形成了间隔片S。
在位线B/L1及B/L2上形成第三层间绝缘层906。在第三层间绝缘层906上形成用来防止在形成储存节点期间损坏底部结构的储存节点硬掩膜层907和氧化物层908。此时，通过使用原硅酸四乙酯(TEOS)材料的等离子体增强化学气相沉积(PECVD)方法来形成氧化物层908。在氧化物层908上依次形成蚀刻终止层909和用于牺牲硬掩膜的绝缘层910。此处，通过使用氮化物或氧化物来形成绝缘层910。
在绝缘层910上依次形成用于牺牲硬掩膜的钨层911、ARC层912和光刻胶图案913。在形成储存节点接触孔的上述工艺的情况下，所存在的通常观测到的问题包括覆盖范围不足和用来形成该储存节点接触孔的蚀刻目标较厚。然而，使用钨基牺牲硬掩膜使得获得所需图案而不变形成为可能。有关牺牲硬掩膜的步骤的执行与在其它实施方案中所述的相同。
如上所述，根据本发明的第一至第五实施方案，牺牲硬掩膜为钨基层且使用含有引起化学蚀刻的CHF3气体的等离子体的蚀刻气体来替代用于蚀刻包括钨层的各蚀刻目标层的常用N2气体。这些特定方法提供了获得相对于光刻胶图案的良好蚀刻选择性的效果。因此，在形成钨基牺牲硬掩膜期间可使光刻胶图案变形最小化，结果，当应用ArF或F2光刻法时，对防止由光刻胶图案的低蚀刻选择性所导致的图案变形具有进一步的效果。此外，由于将含有O2气体的等离子体用于蚀刻用于硬掩膜的绝缘层(例如，氮化物层)，所以可减少单元区域与周边区域的间的ID偏差。此外，该效果提供了提高半导体器件的良品率的优点。
本申请案含有有关分别在2004年10月12日及2004年12月28日于韩国专利局申请的韩国专利申请第KR 2004-0081383号及第2004-0113714号的主题，其全部内容以引用方式并入本文。
尽管已参照特定优选实施方案描述了本发明，但是很明显，本领域的技术人员可在不偏离如以下权利要求所限定的本发明的实质范围的情况下作出各种改变及修改。
Claims (24)
1.一种制造半导体器件的方法，其包含以下步骤：
在蚀刻目标层上形成层；
在所述层上形成光刻胶图案；
通过使用该光刻胶图案作为蚀刻掩膜连同使用含有CHF3气体的等离子体来蚀刻所述层以形成牺牲硬掩膜；以及
通过使用至少所述牺牲硬掩膜作为蚀刻掩膜来蚀刻所述蚀刻目标层，由此获得预定图案。
2.如权利要求1的方法，其中通过使用选自钨(W)、硅化钨(WSix)和氮化钨的材料来形成所述层。
3.如权利要求2的方法，其中在形成所述牺牲硬掩膜的步骤时，除了CHF3气体外，使用选自NF3、SF6及CF4的一种气体。
4.如权利要求1的方法，其中所述预定图案为正片图案和负片图案之一。
5.如权利要求1的方法，其中所述蚀刻目标层为绝缘层且所述预定图案包括用于形成接触孔的图案。
6.一种制造半导体器件的方法，其包含以下步骤：
在蚀刻目标层上形成钨基层；
在所述钨基层上形成抗反射涂层；
在所述抗反射涂层上形成光刻胶图案；
通过将所述光刻胶图案用作蚀刻掩膜来蚀刻所述抗反射涂层；
通过将所述光刻胶图案用作蚀刻掩膜连同使用含有CHF3气体的等离子体来蚀刻所述钨基层，以形成牺牲硬掩膜；以及
通过使用至少所述牺牲硬掩膜作为蚀刻掩膜来蚀刻所述蚀刻目标层，由此获得预定图案。
7.如权利要求6的方法，其中通过使用选自W、WSix和WN的材料来形成所述钨基层。
8.如权利要求7的方法，其中在形成所述牺牲硬掩膜的步骤时，除了CHF3气体外，使用选自NF3、SF6及CF4的一种气体。
9.一种制造半导体器件的方法，其包含以下步骤：
在衬底上形成导电层；
在所述导电层上形成绝缘层；
在所述绝缘层上形成钨基层；
在所述钨基层上形成光刻胶图案；
通过将所述光刻胶图案用作蚀刻掩膜来蚀刻所述钨基层以形成牺牲硬掩膜；
通过使用至少所述牺牲硬掩膜作为蚀刻掩膜连同含有氧气的等离子体来蚀刻所述绝缘层，以形成硬掩膜；以及
通过使用至少所述牺牲硬掩膜作为蚀刻掩膜来蚀刻所述导电层以形成导电图案，其中所述导电图案包括所述硬掩膜和所述导电层的堆叠结构。
10.如权利要求9的方法，其中所述绝缘层为单层氮化物、多层氮化物和氧化物和氮化物的堆叠层的其中之一。
11.如权利要求9的方法，其中所述绝缘层具有约1,500-约3,000的厚度。
12.如权利要求9的方法，其中所述钨基层包括钨(W)、硅化钨(WSix)和氮化钨(WN)的其中之一。
13.如权利要求9的方法，其中在形成所述牺牲硬掩膜的步骤时，使用含有CHF3气体的等离子体。
14.如权利要求13的方法，其中在形成所述牺牲硬掩膜的步骤时，除了CHF3气体外，使用选自NF3、SF6及CF4的一种气体。
15.如权利要求9的方法，其中所述导电图案为位线、字线和金属线的其中之一。
16.如权利要求9的方法，其中形成所述光刻胶图案的步骤通过ArF光刻法及F2光刻法的其中之一来进行。
17.一种制造半导体器件的方法，其包含以下步骤：
在衬底上形成导电层；
在所述导电层上形成绝缘层；
在所述绝缘层上形成钨基层；
在所述钨基层上形成抗反射涂层；
在所述抗反射涂层上形成光刻胶图案；
通过使用所述光刻胶图案作为蚀刻掩膜来蚀刻所述抗反射涂层；
通过使用至少所述光刻胶图案作为蚀刻掩膜来蚀刻所述钨基层，以形成牺牲硬掩膜；
通过使用至少所述牺牲硬掩膜作为蚀刻掩膜连同使用含有O2气体的等离子体来蚀刻所述绝缘层，以形成硬掩膜；以及
通过使用至少所述牺牲硬掩膜作为蚀刻掩膜来蚀刻所述导电层以形成包括所述硬掩膜和所述导电层的堆叠结构的导电图案。
18.如权利要求17的方法，其中所述绝缘层为单层氮化物、多层氮化物以及氧化物和氮化物的堆叠层的其中之一。
19.如权利要求17的方法，其中所述绝缘层具有约1,500-约3,000的厚度。
20.如权利要求17的方法，其中所述钨基层包括钨(W)、硅化钨(WSix)和氮化钨(WN)的其中之一。
21.如权利要求17的方法，其中在形成所述牺牲硬掩膜的步骤时，使用含有CHF3气体的等离子体。
22.如权利要求21的方法，其中在形成所述牺牲硬掩膜的步骤时，除了CHF3气体外，使用选自NF3、SF6和CF4的一种气体。
23.如权利要求17的方法，其中在形成所述导电图案的步骤时，去除所述牺牲硬掩膜。
24.如权利要求17的方法，在形成所述导电图案的步骤之后，还包括去除所述牺牲硬掩膜的步骤。
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