JPH03201529A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03201529A JPH03201529A JP34195089A JP34195089A JPH03201529A JP H03201529 A JPH03201529 A JP H03201529A JP 34195089 A JP34195089 A JP 34195089A JP 34195089 A JP34195089 A JP 34195089A JP H03201529 A JPH03201529 A JP H03201529A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は高融点金属膜をエツチングする工程を含む半導
体装置の製造方法に関し、特に、高融点金属膜の微細加
工を制御性良く行うことができる半導体装置の製造方法
に関する。
体装置の製造方法に関し、特に、高融点金属膜の微細加
工を制御性良く行うことができる半導体装置の製造方法
に関する。
(従来の技術)
半導体装置の高集積化に伴い、配線の幅は縮小し、総配
線長は延長されつつある。このため、配線抵抗の増加に
よる信号の遅延が問題となっている。この問題を解決す
るには、比抵抗の低い材料で、しかも半導体製造プロセ
スに適合する材料からなる膜を、配線パターンに微細加
工する技術が必要となる。
線長は延長されつつある。このため、配線抵抗の増加に
よる信号の遅延が問題となっている。この問題を解決す
るには、比抵抗の低い材料で、しかも半導体製造プロセ
スに適合する材料からなる膜を、配線パターンに微細加
工する技術が必要となる。
W(タングステン)、WSlx(タングステンシリサイ
ド)、WN(タングステンナイトライド)等のW基金属
材料は、高融点金属であるため、製造プロセスに不可欠
の各種熱処理によって劣化しにくい優れた耐熱性を有し
ている。また、これらのW基金属材料は、Fを含むエツ
チングガス、例えば、CF4、CHF3、SFe等を用
いることにより、容易にドライエツチングすることがで
きるという特性を有している。このため、W系高融点金
属材料は、ゲート電極、オーミック電極、配線等の材料
として、Si系半導体装置のみならず、化合物半導体装
置にも広く利用されつつある。
ド)、WN(タングステンナイトライド)等のW基金属
材料は、高融点金属であるため、製造プロセスに不可欠
の各種熱処理によって劣化しにくい優れた耐熱性を有し
ている。また、これらのW基金属材料は、Fを含むエツ
チングガス、例えば、CF4、CHF3、SFe等を用
いることにより、容易にドライエツチングすることがで
きるという特性を有している。このため、W系高融点金
属材料は、ゲート電極、オーミック電極、配線等の材料
として、Si系半導体装置のみならず、化合物半導体装
置にも広く利用されつつある。
高融点金属膜から、配線幅の狭い高アスペクト比の配線
を形成するには、RIE (リアクティブイオンエツチ
ング)等の異方性エツチングにより、高融点金属膜を微
細加工しなければならない。なぜなら、等方的なエツチ
ングでは、配線の側壁部もエツチング(サイドエッチ)
されることにより、アンダーカット等が生じ、アスペク
ト比の高い配線パターンを形成することが困難となるか
らである。
を形成するには、RIE (リアクティブイオンエツチ
ング)等の異方性エツチングにより、高融点金属膜を微
細加工しなければならない。なぜなら、等方的なエツチ
ングでは、配線の側壁部もエツチング(サイドエッチ)
されることにより、アンダーカット等が生じ、アスペク
ト比の高い配線パターンを形成することが困難となるか
らである。
RI E等の異方性エツチングは、プラズマ中に発生し
た正イオンが、負に帯電した基板にほぼ垂直に照射する
現象を利用するものである。イオンの照射は、イオン衝
撃により、エッチャントと被エツチング膜との化学的な
エツチング反応を促進する。しかし、基板に対して垂直
な面にはイオンがほとんど照射されないため、基板の主
たる面に対して平行な方向には、イオン衝撃によるエツ
チング反応の促進が生じない。こうして、エツチングは
、基板の主たる面に垂直な方向にのみ進行することにな
る。
た正イオンが、負に帯電した基板にほぼ垂直に照射する
現象を利用するものである。イオンの照射は、イオン衝
撃により、エッチャントと被エツチング膜との化学的な
エツチング反応を促進する。しかし、基板に対して垂直
な面にはイオンがほとんど照射されないため、基板の主
たる面に対して平行な方向には、イオン衝撃によるエツ
チング反応の促進が生じない。こうして、エツチングは
、基板の主たる面に垂直な方向にのみ進行することにな
る。
(発明が解決しようとする課題)
しかしながら、上述の従来技術においては、以下に述べ
る問題点があった。
る問題点があった。
W系高融点金属材料の微細加工を、従来のRIE等の異
方性エツチングにより行うと、配線の側壁部分にアンダ
ーカット等の形状異常が発生してしまうという問題があ
る。
方性エツチングにより行うと、配線の側壁部分にアンダ
ーカット等の形状異常が発生してしまうという問題があ
る。
第5図に、配線形状異常の例を示す。
半導体基板51上に、パターニングされた高融点金属配
線55が形成されている。高融点金属配線55上には、
配線パターンを有するフォトレジスト54がエツチング
マスクとして設けられている。RIHによる加工の際に
、高融点金属配線55の側壁部もエツチングされてしま
ったため、高融点金属配線55の側面は湾曲し、高融点
金属配線55の幅はフォトレジスト54の幅よりも縮小
してしまっている。このアンダーカット等のサイドエッ
チは、W系高融点金属とそのエッチャントとの化学的な
反応性が高いため、イオンの照射が起こりにくい配線5
5の側壁部でも、エツチングが進行してしまうために生
じる。
線55が形成されている。高融点金属配線55上には、
配線パターンを有するフォトレジスト54がエツチング
マスクとして設けられている。RIHによる加工の際に
、高融点金属配線55の側壁部もエツチングされてしま
ったため、高融点金属配線55の側面は湾曲し、高融点
金属配線55の幅はフォトレジスト54の幅よりも縮小
してしまっている。このアンダーカット等のサイドエッ
チは、W系高融点金属とそのエッチャントとの化学的な
反応性が高いため、イオンの照射が起こりにくい配線5
5の側壁部でも、エツチングが進行してしまうために生
じる。
このようにして、配線55の側面がエツチングされると
、所定幅の配線55を形成することができない。特に、
幅の狭い高アスペクト比の配線を形成することができな
くなる。
、所定幅の配線55を形成することができない。特に、
幅の狭い高アスペクト比の配線を形成することができな
くなる。
また、高融点金属配線55をゲート電極とじて用い、ゲ
ート電極形成後に、イオン注入法により、ゲート電極に
対して自己整合的にソース・ドレイン形成を行うタイプ
(セルファライン型)のFETでは、ゲート電極の形状
に上記のような異常が生じると、チャネル長、ゲート・
ソース間距離、及びゲート・ドレイン間距離を、再現性
よく所定の値に設定することができなくなる。
ート電極形成後に、イオン注入法により、ゲート電極に
対して自己整合的にソース・ドレイン形成を行うタイプ
(セルファライン型)のFETでは、ゲート電極の形状
に上記のような異常が生じると、チャネル長、ゲート・
ソース間距離、及びゲート・ドレイン間距離を、再現性
よく所定の値に設定することができなくなる。
また、配線として、2種以上の高融点金属層が積層され
たものを形成する場合、一般に、各々の層は異なるエツ
チングレートを有しているため、層によってサイドエッ
チの程度に違いが生じる。
たものを形成する場合、一般に、各々の層は異なるエツ
チングレートを有しているため、層によってサイドエッ
チの程度に違いが生じる。
このため、高融点金属層の積層構造配線を従来のエツチ
ング技術により形成することは、極めて困難なものとな
る。
ング技術により形成することは、極めて困難なものとな
る。
本発明は、上記課題を解決するためになされたものであ
り、その目的とするところは、高融点金属膜をアンダー
カット等のサイドエッチが生じないようにして制御性良
く異方性エツチングを行うことができる半導体装置の製
造方法を提供することにある。
り、その目的とするところは、高融点金属膜をアンダー
カット等のサイドエッチが生じないようにして制御性良
く異方性エツチングを行うことができる半導体装置の製
造方法を提供することにある。
(課題を解決するための手段)
本発明の半導体装置の製造方法は、高融点金属材料を主
たる成分とする膜をエツチングする工程に於て、エツチ
ングガスとして、CHFaとSF6との混合ガスを用い
ており、そのことにより上記目的が達成される。
たる成分とする膜をエツチングする工程に於て、エツチ
ングガスとして、CHFaとSF6との混合ガスを用い
ており、そのことにより上記目的が達成される。
(実施例)
以下に本発明を実施例について説明する。
まず、第1図を参照しながら、基板上に高融点金属であ
るWNからなる配線のみを形成する第1の実施例を説明
する。
るWNからなる配線のみを形成する第1の実施例を説明
する。
半絶縁性GaAs基板11上に形成されたWN膜(膜厚
3000大)13上に、配線パターン(電極幅0. 5
μm)を有するフォトレジスト(東京応化型0FPR8
00)、14を形成した(第1図(a))。
3000大)13上に、配線パターン(電極幅0. 5
μm)を有するフォトレジスト(東京応化型0FPR8
00)、14を形成した(第1図(a))。
この後、基板11を平行平板型電極を有するRIE装置
のチャンバ内に搬送し、上記フォトレジスト14をエツ
チングに対するマスクとして、WNNi2ORIEを行
った。このRIEは、CHF3とSF8との混合ガスを
エツチングガスとして用い、エツチングガスの圧力を1
0Paにして行った。なお、SF、がエツチングガス全
体に占める割合を10mo1%とした。また、電極に印
加する電圧の周波数は、13.56MHzであり、投入
した電力は100Wであった。
のチャンバ内に搬送し、上記フォトレジスト14をエツ
チングに対するマスクとして、WNNi2ORIEを行
った。このRIEは、CHF3とSF8との混合ガスを
エツチングガスとして用い、エツチングガスの圧力を1
0Paにして行った。なお、SF、がエツチングガス全
体に占める割合を10mo1%とした。また、電極に印
加する電圧の周波数は、13.56MHzであり、投入
した電力は100Wであった。
CHF3とSF6との混合ガスを用いた本実施例のRI
Hによれば、エツチングの進行に伴ってWNNi2O表
面に凹部が形成されつつあるとき、該凹部の側壁に、C
HF3から生ずるポリマ堆積物が形成された。この堆積
物のために、WNNi2O側壁部のエツチングが抑制さ
れた。従って、形成されたWN配線15の側壁は基板1
の表面に対して垂直となり、しかも、配線15の幅はフ
ォトレジスト14のパターンの幅からずれなかった(第
1図(b))。
Hによれば、エツチングの進行に伴ってWNNi2O表
面に凹部が形成されつつあるとき、該凹部の側壁に、C
HF3から生ずるポリマ堆積物が形成された。この堆積
物のために、WNNi2O側壁部のエツチングが抑制さ
れた。従って、形成されたWN配線15の側壁は基板1
の表面に対して垂直となり、しかも、配線15の幅はフ
ォトレジスト14のパターンの幅からずれなかった(第
1図(b))。
次に、上記実施例に於て、エツチングガス中に占めるS
F6の割合及びエツチングガスの圧力を変化させた場合
の、WN配線のエツチング形状の変化を説明する。
F6の割合及びエツチングガスの圧力を変化させた場合
の、WN配線のエツチング形状の変化を説明する。
第2図(a)、(b)、及び(c)の各々は、エツチン
グガス中に占めるSFaの割合を、各々5mo1%、1
0mo1%、及び20mo1%として、WN膜のエツチ
ングを行った後の、WN配線25のエツチング形状を示
している。なお、エツチングガスの圧力は、一定値(1
0Pa)である。
グガス中に占めるSFaの割合を、各々5mo1%、1
0mo1%、及び20mo1%として、WN膜のエツチ
ングを行った後の、WN配線25のエツチング形状を示
している。なお、エツチングガスの圧力は、一定値(1
0Pa)である。
第2図かられかるように、SF6の割合が5mo1%の
とき、WNE線25の形状は順テーバとなっている。S
F6の割合が20mo1%のとき、WN配線25の側壁
はアンダーカットされている。SF6の割合が10+n
o1%のとき、WN配線25の側壁は基板1の表面に対
して垂直になっている。このように、SF、の割合が増
加する程、WN配線25がサイドエッチされるようにな
るのは、SF8の割合が増加すると、WN配線25の側
壁へのポリマ堆積量が減少するためである。
とき、WNE線25の形状は順テーバとなっている。S
F6の割合が20mo1%のとき、WN配線25の側壁
はアンダーカットされている。SF6の割合が10+n
o1%のとき、WN配線25の側壁は基板1の表面に対
して垂直になっている。このように、SF、の割合が増
加する程、WN配線25がサイドエッチされるようにな
るのは、SF8の割合が増加すると、WN配線25の側
壁へのポリマ堆積量が減少するためである。
次に、上記のエツチング工程と同様のエツチング工程を
、エツチングガス圧力を5Paに変更して行った。その
結果、第2図に示す結果と同様の結果が得られた。
、エツチングガス圧力を5Paに変更して行った。その
結果、第2図に示す結果と同様の結果が得られた。
第3図に、上述の各条件でWN膜のエツチングを行った
ときの、WN膜のエツチングレートを示す。
ときの、WN膜のエツチングレートを示す。
ここで、グラフの縦軸はWN膜のエツチングレート(入
/win)、横軸はSF6の割合(mo1%)である。
/win)、横軸はSF6の割合(mo1%)である。
エツチングレートは、S F 6の割合が低下する径減
少する。SF、の割合がOmo1%のとき、エツチング
レートは実質的にO(A/rain)となる。
少する。SF、の割合がOmo1%のとき、エツチング
レートは実質的にO(A/rain)となる。
これは、SFeの割合が低下する程、CHF3の割合が
大きくなるために、基板に平行な面上でのポリマ堆積レ
ートが増加し、WN膜のエツチングを抑制するためであ
る。SFsの混合割合がOn+o1%のとき、WN膜の
表面はポリマ堆積物に覆われ、基板に平行な面に於いて
もエツチングは進行しなくなる。
大きくなるために、基板に平行な面上でのポリマ堆積レ
ートが増加し、WN膜のエツチングを抑制するためであ
る。SFsの混合割合がOn+o1%のとき、WN膜の
表面はポリマ堆積物に覆われ、基板に平行な面に於いて
もエツチングは進行しなくなる。
このように本実施例では、サイドエッチを防ぐために、
SFsの割合を比較的小さくするのが好ましい。特に好
ましいSFeの割合は、5〜10mo1%である。なお
、SF8の割合が5mo1%以下では、エツチングレー
トが小さく、順テーパ形状となるという問題が生じ、又
、SFaの割合が10mo1%以上では、サイドエッチ
が大きくなるという問題が生じる。
SFsの割合を比較的小さくするのが好ましい。特に好
ましいSFeの割合は、5〜10mo1%である。なお
、SF8の割合が5mo1%以下では、エツチングレー
トが小さく、順テーパ形状となるという問題が生じ、又
、SFaの割合が10mo1%以上では、サイドエッチ
が大きくなるという問題が生じる。
次に、第4図を参照しながら、WNゲート電極を有する
セルファライン型MESFETを作製した第2の実施例
を説明する。
セルファライン型MESFETを作製した第2の実施例
を説明する。
まず、半絶縁性GaAs基板1上の所定領域に対して、
イオン注入法により、n型不純物のSJを注入した。注
入条件として、加速エネルギを40keV、注入ドーズ
量を4 x 10 ”c12とした。イオン注入後、不
純物の活性化のために、850 ’Cで20分間の熱処
理を行った。こうして、半絶縁性GaAs基板1117
)Slが注入された領域に、n型GaAs能動層2を形
成した(第4図(a))。
イオン注入法により、n型不純物のSJを注入した。注
入条件として、加速エネルギを40keV、注入ドーズ
量を4 x 10 ”c12とした。イオン注入後、不
純物の活性化のために、850 ’Cで20分間の熱処
理を行った。こうして、半絶縁性GaAs基板1117
)Slが注入された領域に、n型GaAs能動層2を形
成した(第4図(a))。
次に、RF(高周波)反応性スパッタリング法により、
高融点金属であるWN膜(膜厚3000A)3を基板1
上の全面に形成した(第4図(b))。反応性スパッタ
リングは、Wターゲットを用い、ArとN2の混合ガス
雰囲気(圧力2Pa)中に於て、電力100Wで行った
。雰囲気ガスの混合比は、Ar: N2=9: 1と
した。
高融点金属であるWN膜(膜厚3000A)3を基板1
上の全面に形成した(第4図(b))。反応性スパッタ
リングは、Wターゲットを用い、ArとN2の混合ガス
雰囲気(圧力2Pa)中に於て、電力100Wで行った
。雰囲気ガスの混合比は、Ar: N2=9: 1と
した。
WN膜3上に、ゲート電極パターン(′24極幅0゜5
μm)を有するフォトレジスト4を形成した後、基板1
を平行平板型電極を有するRIE装置のチャンバ内に搬
送し、フォトレジスト4をエツチングに対するマスクと
して、WNNa3RIEを行うことにより、WNゲート
電極5を形成した(第4図(C))。このRIEは、C
)(F3とSFaとの混合ガス(SFaの割合10mo
1%)をエツチングガスとして用い、圧力10Pa、電
力100Wの条件で行った。なお、電極に印加する電圧
の周波数は、13.’56MHzであった。
μm)を有するフォトレジスト4を形成した後、基板1
を平行平板型電極を有するRIE装置のチャンバ内に搬
送し、フォトレジスト4をエツチングに対するマスクと
して、WNNa3RIEを行うことにより、WNゲート
電極5を形成した(第4図(C))。このRIEは、C
)(F3とSFaとの混合ガス(SFaの割合10mo
1%)をエツチングガスとして用い、圧力10Pa、電
力100Wの条件で行った。なお、電極に印加する電圧
の周波数は、13.’56MHzであった。
本実施例のRIEによれば、WNゲート電極5の側壁部
へ堆積されたポリマのために、WNゲート電極5のサイ
ドエッチが抑制された。こうして、WNゲート電極5の
側面は基板1の表面に垂直なものとなった。従って、W
Nゲート電極5の幅は、フォトレジスト4のWNゲート
電極パターンの幅を忠実に再現したものとなった。
へ堆積されたポリマのために、WNゲート電極5のサイ
ドエッチが抑制された。こうして、WNゲート電極5の
側面は基板1の表面に垂直なものとなった。従って、W
Nゲート電極5の幅は、フォトレジスト4のWNゲート
電極パターンの幅を忠実に再現したものとなった。
上記のRIHの後、WNゲート電極5の側壁部に形成さ
れているポリマ堆積物を除去するために、RIEを行っ
たチャンバ内で、02プラズマによるアッシング処理を
行った。この処理の際の02ガスの放電条件は、圧力5
Pa、il力50Wであった。
れているポリマ堆積物を除去するために、RIEを行っ
たチャンバ内で、02プラズマによるアッシング処理を
行った。この処理の際の02ガスの放電条件は、圧力5
Pa、il力50Wであった。
この処理により、WNゲート電極5の側壁部のポリマ堆
積物は酸化され、WNゲート電極5の側壁部から除去さ
れた。
積物は酸化され、WNゲート電極5の側壁部から除去さ
れた。
次に、フォトレジスト4を除去した後 n+型核拡散領
域6基板1内に形成するためのマスクパターンを有する
フォトレジスト(不図示)を基板上に形成した。
域6基板1内に形成するためのマスクパターンを有する
フォトレジスト(不図示)を基板上に形成した。
上記のフォトレジスト及びWNゲート電極5をマスクと
して、イオン注入法により、Siを基板1に注入した。
して、イオン注入法により、Siを基板1に注入した。
注入条件として、加速エネルギを50 keV、 注入
ドーズ量を2 x 10 ”cm−2とした。
ドーズ量を2 x 10 ”cm−2とした。
フォトレジストを除去した後、N2雰囲気中にてランプ
アニール(850℃、10秒間〉を行うことにより、W
Nゲート電極5に対して自己整合したソース6a及びド
レイン6b等のn++GaAs層6を形成した(第4図
(d))。
アニール(850℃、10秒間〉を行うことにより、W
Nゲート電極5に対して自己整合したソース6a及びド
レイン6b等のn++GaAs層6を形成した(第4図
(d))。
次に、リフトオフ法により、オーミ・ツク電極7をn+
+GaAs層6上の所定位置に形成した後、400℃で
の熱処理によりオーミ・ツク電極7のアロイ化を行った
。
+GaAs層6上の所定位置に形成した後、400℃で
の熱処理によりオーミ・ツク電極7のアロイ化を行った
。
こうして、サイドエッチの無い微細なWNゲート電極5
を有するセルファライン型MESFETが作製された(
第4図(e))。
を有するセルファライン型MESFETが作製された(
第4図(e))。
このように、本実施例では、CHF3とSFaとの混合
ガスを用いて、WNNa3WNゲート電極5の形状にエ
ツチングすることにより、WNゲート電極5の側壁部に
CHF3から生ずるポリマを堆積し、側壁をエツチング
から保護することができた。このため、WNゲート電極
5の側壁部には、サイドエッチによる形状異常が発生せ
ず、制御性の高い微細加工を実施することができた。
ガスを用いて、WNNa3WNゲート電極5の形状にエ
ツチングすることにより、WNゲート電極5の側壁部に
CHF3から生ずるポリマを堆積し、側壁をエツチング
から保護することができた。このため、WNゲート電極
5の側壁部には、サイドエッチによる形状異常が発生せ
ず、制御性の高い微細加工を実施することができた。
また、WNゲート電極5の幅にバラツキが少なく、しか
も、側壁が基板1の表面に対して垂直であるため、チャ
ネル長、ゲート・ソース間距離、及びゲート・ドレイン
間距離の制御を精度良く行うことができた。
も、側壁が基板1の表面に対して垂直であるため、チャ
ネル長、ゲート・ソース間距離、及びゲート・ドレイン
間距離の制御を精度良く行うことができた。
なお、上記の何れの実施例に於いても、被エツチング物
である高融点金属膜としてWN膜を用いたが、他の高融
点金属膜を用いても同様の効果を得ることができる。
である高融点金属膜としてWN膜を用いたが、他の高融
点金属膜を用いても同様の効果を得ることができる。
被エツチング物が、2以上の異なる高融点金属層からな
る多層膜であっても、上記の実施例と同様の効果を得る
ことができる。
る多層膜であっても、上記の実施例と同様の効果を得る
ことができる。
エツチングマスクとして、フォトレジスト以外のもの、
例えば、5i02膜を用いても、実施例と同様の効果を
得ることができる。
例えば、5i02膜を用いても、実施例と同様の効果を
得ることができる。
被エツチング物である高融点金属膜を堆積する下地とし
て、上記何れの実施例に於いても、GaAs基板を用い
たが、他の材料からなる基板、例えばシリコン基板を用
いてもよい。また、これらの基板上に形成した絶縁層、
例えば8102層上に被エツチング物である高融点金属
膜を形成してもよい。
て、上記何れの実施例に於いても、GaAs基板を用い
たが、他の材料からなる基板、例えばシリコン基板を用
いてもよい。また、これらの基板上に形成した絶縁層、
例えば8102層上に被エツチング物である高融点金属
膜を形成してもよい。
(発明の効果)
このように本発明によれば、C)(F3とSF、との混
合ガスを用いて、高融点金属を主たる成分とする膜を配
線パターンにエツチングすることにより、配線の側壁部
にCHF5から生ずるポリマを堆積し、側壁をエツチン
グから保護することができる。このため、高融点金属配
線の側壁部には、サイドエッチによる形状異常が発生せ
ず、制御性の高い微細加工を実施することができる。
合ガスを用いて、高融点金属を主たる成分とする膜を配
線パターンにエツチングすることにより、配線の側壁部
にCHF5から生ずるポリマを堆積し、側壁をエツチン
グから保護することができる。このため、高融点金属配
線の側壁部には、サイドエッチによる形状異常が発生せ
ず、制御性の高い微細加工を実施することができる。
また、本発明の方法によって高融点金属ゲート電極を形
成したセルファライン型MESFETは、ゲート電極の
側壁が基板表面に対して垂直にエツチングされているた
め、高精度で制御されたチャネル長、ゲート・ソース間
距離、及びゲート・ドレイン間距離を有している。従っ
て、本発明によれば、トランジスタ特性のバラツキ及び
異常の少ないセルファライン型微細MESFETを歩留
り良く形成することができる。
成したセルファライン型MESFETは、ゲート電極の
側壁が基板表面に対して垂直にエツチングされているた
め、高精度で制御されたチャネル長、ゲート・ソース間
距離、及びゲート・ドレイン間距離を有している。従っ
て、本発明によれば、トランジスタ特性のバラツキ及び
異常の少ないセルファライン型微細MESFETを歩留
り良く形成することができる。
第1図(a)及び(b)は本発明の実施例を示す断面図
、第2図(a)〜(c)は第1の実施例に於てエツチン
グガス中に占めるSF6の割合を変化させたときのWN
配線のエツチング形状の変化を示す断面図、第3図は第
1の実施例に於てWN膜のエツチングレートとエツチン
グ条件との関係を示すグラフ、第4図(a)〜(e)は
第2の実施例を示す断面図、第5図は従来技術により作
製された配線を示す断面図である。 1.11・・・半絶縁性GaAs基板、2・・・n型G
aAs能動層、3.13−WN膜、4.14−・・フォ
トレジスト、5・・・WNゲート電極、6・・・n+型
型数散層7・・・オーミック電極、15.25・・・W
N配線。 以上
、第2図(a)〜(c)は第1の実施例に於てエツチン
グガス中に占めるSF6の割合を変化させたときのWN
配線のエツチング形状の変化を示す断面図、第3図は第
1の実施例に於てWN膜のエツチングレートとエツチン
グ条件との関係を示すグラフ、第4図(a)〜(e)は
第2の実施例を示す断面図、第5図は従来技術により作
製された配線を示す断面図である。 1.11・・・半絶縁性GaAs基板、2・・・n型G
aAs能動層、3.13−WN膜、4.14−・・フォ
トレジスト、5・・・WNゲート電極、6・・・n+型
型数散層7・・・オーミック電極、15.25・・・W
N配線。 以上
Claims (1)
- 【特許請求の範囲】 1、高融点金属を主たる成分とする膜をエッチングする
工程に於て、 エッチングガスとして、CHF_3とSF_6との混合
ガスを用いる半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34195089A JPH03201529A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34195089A JPH03201529A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03201529A true JPH03201529A (ja) | 1991-09-03 |
Family
ID=18350020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34195089A Pending JPH03201529A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03201529A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5753533A (en) * | 1993-11-26 | 1998-05-19 | Nec Corporation | Method for etching a tungsten film |
KR100792409B1 (ko) * | 2004-10-12 | 2008-01-09 | 주식회사 하이닉스반도체 | 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법 |
US7442648B2 (en) | 2004-10-12 | 2008-10-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device using tungsten as sacrificial hard mask |
-
1989
- 1989-12-28 JP JP34195089A patent/JPH03201529A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5753533A (en) * | 1993-11-26 | 1998-05-19 | Nec Corporation | Method for etching a tungsten film |
KR100792409B1 (ko) * | 2004-10-12 | 2008-01-09 | 주식회사 하이닉스반도체 | 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법 |
US7442648B2 (en) | 2004-10-12 | 2008-10-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device using tungsten as sacrificial hard mask |
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