JP2809636B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は改良したエッチング方法に関する。
（従来の技術） 近年コンピューターや通信機器の重要部分には大規模
集積回路（LSI）が多用されている。これらのLSIは、数
ミリ角の半導体基板上に多数の電界効果トランジスタ
（FET）を集積化して作られている。そのFETの１つにSi
に比べて常温で数倍の電子移動度を持つGaAsを形成母材
に採用して高速化を図ったGaAs FETがあり、高周波増幅
器等に広く実用されている。その高速性を決める主要因
子は相互コンダクタンスgmとゲート・ソース間容量Ｃgs
である。そしてこれらから高速性に対する性能指数は、
gm/Cgsで表わされる。従ってGaAs FETの高速性を向上さ
せるには、Ｃgsを減らす事及びgmを大きくすることが必
要である。これらの因子のうち相互コンダクタンスgm
は、 gm/gm0／（１＋gm0・Ｒs） と表わされる。gm0は真性相互コンダクタンスであっ
て、これが引き出しうる最大性能である。またＲsはゲ
ート・ソース間抵抗である。この式から抵抗Ｒsを小さ
くすることがFETの性能向上の鍵となる。その一つの方
法として、基板上に設けられたゲート電極をマスクとし
てイオン注入を行い、セルファライン的にソース・ドレ
イン領域を形成する事が知られている。この際、LSIの
高集積化に伴って、１μｍ以下の微細なFETを形成する
にはゲート電極の加工精度が重要である。この様なゲー
ト電極形成に当っては、等方性のエッチングではもはや
むりであり、ゲート電極の材料と下地の材料間の選択比
及び、異方性度が良好にとれる条件で異方性エッチング
する必要がある。
集積回路（LSI）が多用されている。これらのLSIは、数
ミリ角の半導体基板上に多数の電界効果トランジスタ
（FET）を集積化して作られている。そのFETの１つにSi
に比べて常温で数倍の電子移動度を持つGaAsを形成母材
に採用して高速化を図ったGaAs FETがあり、高周波増幅
器等に広く実用されている。その高速性を決める主要因
子は相互コンダクタンスgmとゲート・ソース間容量Ｃgs
である。そしてこれらから高速性に対する性能指数は、
gm/Cgsで表わされる。従ってGaAs FETの高速性を向上さ
せるには、Ｃgsを減らす事及びgmを大きくすることが必
要である。これらの因子のうち相互コンダクタンスgm
は、 gm/gm0／（１＋gm0・Ｒs） と表わされる。gm0は真性相互コンダクタンスであっ
て、これが引き出しうる最大性能である。またＲsはゲ
ート・ソース間抵抗である。この式から抵抗Ｒsを小さ
くすることがFETの性能向上の鍵となる。その一つの方
法として、基板上に設けられたゲート電極をマスクとし
てイオン注入を行い、セルファライン的にソース・ドレ
イン領域を形成する事が知られている。この際、LSIの
高集積化に伴って、１μｍ以下の微細なFETを形成する
にはゲート電極の加工精度が重要である。この様なゲー
ト電極形成に当っては、等方性のエッチングではもはや
むりであり、ゲート電極の材料と下地の材料間の選択比
及び、異方性度が良好にとれる条件で異方性エッチング
する必要がある。
例えば、高周波イオンエッチング装置を用いて所望の
陰極降下電圧（自己バイアスＶdc）に保って行えば良い
のである。しかしこの場合には処理するウエハの総面積
が変われば、このＶdcが変動する結果が得られた。即
ち、一枚のウエハ上に設けられるゲート電極を反応性イ
オンエッチングして形成する場合に設定した反応ガスの
圧力，流量高周波電力と同様の値で、複数枚のウエハを
処理すると、一枚の場合より低い自己バイアスになって
しまい、ゲート電極は良好に異方性エッチングされな
い。また、ウエハ一枚の場合でも加工されるゲート電極
の形状が最初のウエハと異なり、エッチングされる面積
が変わった場合にも同様の事が言える。
陰極降下電圧（自己バイアスＶdc）に保って行えば良い
のである。しかしこの場合には処理するウエハの総面積
が変われば、このＶdcが変動する結果が得られた。即
ち、一枚のウエハ上に設けられるゲート電極を反応性イ
オンエッチングして形成する場合に設定した反応ガスの
圧力，流量高周波電力と同様の値で、複数枚のウエハを
処理すると、一枚の場合より低い自己バイアスになって
しまい、ゲート電極は良好に異方性エッチングされな
い。また、ウエハ一枚の場合でも加工されるゲート電極
の形状が最初のウエハと異なり、エッチングされる面積
が変わった場合にも同様の事が言える。
ゲート電極の加工性が悪いとゲート，ソース間の抵抗
が大きくなり高速性が阻害される等の問題を生じる。
が大きくなり高速性が阻害される等の問題を生じる。
（発明が解決しようとする課題） 従来のエッチング方法では、ウエハ上の被加工膜のエ
ッチング面積が変わった場合所望の加工形状に被加工膜
を異方性エッチングする事ができず、GaAsデバイス等の
半導体装置を再現性良く高い歩留りで形成する事ができ
なかった。
ッチング面積が変わった場合所望の加工形状に被加工膜
を異方性エッチングする事ができず、GaAsデバイス等の
半導体装置を再現性良く高い歩留りで形成する事ができ
なかった。
本発明は、上記問題点に鑑みなされたもので、被加工
膜のエッチング面積が変わっても所望の形状の電極ある
いは配線に加工し、再現性良く高歩留りで形成する事の
可能なエッチング方法を提供する事を目的とする。
膜のエッチング面積が変わっても所望の形状の電極ある
いは配線に加工し、再現性良く高歩留りで形成する事の
可能なエッチング方法を提供する事を目的とする。
（課題を解決するための手段） 本発明は、ウエハに、例えば高融点金属の窒化物，硅
化物，硅窒化物等の被加工膜を形成する工程と、該被加
工膜上にマスクを形成する工程と、所望の反応性ガスを
イオンにし、前記被加工膜の露出面積に応じて定めた加
速電圧で前記イオンを加速して、前記ウエハ面に形成さ
れた前記被加工膜に当てて、前記被加工膜を異方性エッ
チングする工程とを具備する事を特徴とするエッチング
方法を提供する。
化物，硅窒化物等の被加工膜を形成する工程と、該被加
工膜上にマスクを形成する工程と、所望の反応性ガスを
イオンにし、前記被加工膜の露出面積に応じて定めた加
速電圧で前記イオンを加速して、前記ウエハ面に形成さ
れた前記被加工膜に当てて、前記被加工膜を異方性エッ
チングする工程とを具備する事を特徴とするエッチング
方法を提供する。
さらに、ウエハ上での全被加工膜の露出面積は、ダミ
ーパターン用のマスクを別に設けて、所望の加速電圧を
出せる一定の値に制御される。
ーパターン用のマスクを別に設けて、所望の加速電圧を
出せる一定の値に制御される。
（作用） 複数枚のウエハ上に設けられた被加工膜を異方性エッ
チングする場合の自己バイアスは、異方性エッチングす
る総面積が変わっても、常に一定に保たれる様になって
いる。従って、ウエハの枚数あるいはウエハ上での被加
工膜の露出面積が変わっても、ウエハ上に設けられた被
加工膜は同時に良好に異方性エッチングされる事が可能
である。
チングする場合の自己バイアスは、異方性エッチングす
る総面積が変わっても、常に一定に保たれる様になって
いる。従って、ウエハの枚数あるいはウエハ上での被加
工膜の露出面積が変わっても、ウエハ上に設けられた被
加工膜は同時に良好に異方性エッチングされる事が可能
である。
これによりショットキ電極等の精度良い加工が可能と
なる。
なる。
（実施例） 本発明の詳細を実施例によって説明する。
第１図は、本発明の第１の実施例に係るGaAs MESFET
を製造工程順に示した断面図である。
を製造工程順に示した断面図である。
先ず、インゴットから切り出して３インチウエーハに
した半絶縁性のGaAs基板（１）上にレジストを塗布した
後パターニングを行いマスク（２1）を形成する。つい
てSiイオンをマスク（２1）上からドーズ量2.1×1012cm
-2、加速電圧50KeVの条件にて注入した後、活性化の為
の熱処理をAsH3ガスを用いたキャップレスアニール法に
より850℃で20分間行ってｎ型の動作層（３）を形成す
る（第１図（ａ））。
した半絶縁性のGaAs基板（１）上にレジストを塗布した
後パターニングを行いマスク（２1）を形成する。つい
てSiイオンをマスク（２1）上からドーズ量2.1×1012cm
-2、加速電圧50KeVの条件にて注入した後、活性化の為
の熱処理をAsH3ガスを用いたキャップレスアニール法に
より850℃で20分間行ってｎ型の動作層（３）を形成す
る（第１図（ａ））。
次に、レジスト（２1）を除去した後に基板（１）の
全面に被加工膜として例えば、窒化タングステン膜（４
1）を反応性スパッタによって2000Å厚に被着する。こ
の窒化タングステン膜（４1）は動作層（３）と良好な
ショットキー接合をなす（第１図（ｂ））。
全面に被加工膜として例えば、窒化タングステン膜（４
1）を反応性スパッタによって2000Å厚に被着する。こ
の窒化タングステン膜（４1）は動作層（３）と良好な
ショットキー接合をなす（第１図（ｂ））。
ついで、この窒化タングステン膜（４1）上にレジス
トを再び塗布した後パターニングを行ってマスク
（２2）を形成する。しかる後、この窒化タングステン
膜（４1）を被着した基板（１）を一枚のウエハのまま
反応性イオンエッチング装置内に設置し、反応ガスとし
て、例えばCF4ガス20cc/min、Ｏ2ガス10cc/minを夫々装
置内に導入する。そして、例えば高周波電力200W、圧力
10Paによる自己バイアス−420Vの条件にて７分間の反応
性イオンエッチングを、基板（１）が露出するまで行
う。この時、CF4ガスはイオン化され、基板のエッチン
グに寄与している。この状態でショットキーゲート電極
（４2）は垂直にエッチングされている（第１図
（ｃ））。
トを再び塗布した後パターニングを行ってマスク
（２2）を形成する。しかる後、この窒化タングステン
膜（４1）を被着した基板（１）を一枚のウエハのまま
反応性イオンエッチング装置内に設置し、反応ガスとし
て、例えばCF4ガス20cc/min、Ｏ2ガス10cc/minを夫々装
置内に導入する。そして、例えば高周波電力200W、圧力
10Paによる自己バイアス−420Vの条件にて７分間の反応
性イオンエッチングを、基板（１）が露出するまで行
う。この時、CF4ガスはイオン化され、基板のエッチン
グに寄与している。この状態でショットキーゲート電極
（４2）は垂直にエッチングされている（第１図
（ｃ））。
これとは別に、同時に２枚のウエハを処理するにはガ
ス圧を一定にして高周波電力を215Wに設定する事で一枚
の場合と同様に自己バイアス−420Vにでき、再現性良く
窒化タングステン膜（４1）を削る事ができる。
ス圧を一定にして高周波電力を215Wに設定する事で一枚
の場合と同様に自己バイアス−420Vにでき、再現性良く
窒化タングステン膜（４1）を削る事ができる。
また、同一ウエーハ３枚の場合には高周波電力230W、
４枚の場合には同じく245W、５枚の場合には同じく260W
に夫々変える事でウエハ1,2枚処理と同様に自己バイア
スを−420Vの一定値に保った状態で、窒化タングステン
膜（４1）を良好に削る事ができる。
４枚の場合には同じく245W、５枚の場合には同じく260W
に夫々変える事でウエハ1,2枚処理と同様に自己バイア
スを−420Vの一定値に保った状態で、窒化タングステン
膜（４1）を良好に削る事ができる。
このエッチング工程終了後、レジスト（２2）を除去
して、再び全面に絶縁膜例えばレジストを塗布しパター
ニングを施してマスク（２3）を形成する。このレジス
トのマスク（２3）とショットキーゲート電極（４2）と
をマスクにしてSiイオンをドーズ量3.0×1013cm-2、加
速電圧120KeVの条件にて注入して高濃度不純物層
（５1），（６1）を形成する（第１図（ｄ））。
して、再び全面に絶縁膜例えばレジストを塗布しパター
ニングを施してマスク（２3）を形成する。このレジス
トのマスク（２3）とショットキーゲート電極（４2）と
をマスクにしてSiイオンをドーズ量3.0×1013cm-2、加
速電圧120KeVの条件にて注入して高濃度不純物層
（５1），（６1）を形成する（第１図（ｄ））。
さらに、レジスト（２3）を除去した後全面にMOCVD法
により保護膜として例えば、窒化アルミニウム膜（７）
を堆積する。そしてこの状態で、例えば820℃、20分間
の熱処理を行い、高濃度不純物層（５1），（６1）を活
性化してソース・ドレイン領域（５2），（６2）を形成
する（第１図（ｅ））。
により保護膜として例えば、窒化アルミニウム膜（７）
を堆積する。そしてこの状態で、例えば820℃、20分間
の熱処理を行い、高濃度不純物層（５1），（６1）を活
性化してソース・ドレイン領域（５2），（６2）を形成
する（第１図（ｅ））。
最後に、窒化アルミニウム膜（７）をそのまま残し、
この膜のソース・ドレイン領域（５2），（６2）上に開
口を設け、リフトオフ法を用いてAuGeのソース・ドレイ
ン領域（８），（９）を形成する（第１図（ｆ））。
この膜のソース・ドレイン領域（５2），（６2）上に開
口を設け、リフトオフ法を用いてAuGeのソース・ドレイ
ン領域（８），（９）を形成する（第１図（ｆ））。
このようにしてゲート長0.8μｍのGaAs MESFETを形成
するが、これを電子顕微鏡で測定した結果、ゲート電極
には裾ひき部やアンダーカットは全くなく、設計値通り
に0.8μｍのゲート長であり、表面での結晶性も良好で
あった。また、５枚のウエハを同時に処理した際の同一
基板上に複数形成されたゲート電極の幅は均一化されて
おり、これに伴って閾値電圧（Ｖth）のバラツキもエッ
チング条件をウエハの処理枚数につれて変えない従来方
法で形成した場合に比べ約20％低減された。さらに、動
作層（３）に接するゲート電極（４2）のエッジがシャ
ープに寸法通りに加工できるため、ゲートの逆方向耐圧
は8Vであり、バラツキもなく実現できた。
するが、これを電子顕微鏡で測定した結果、ゲート電極
には裾ひき部やアンダーカットは全くなく、設計値通り
に0.8μｍのゲート長であり、表面での結晶性も良好で
あった。また、５枚のウエハを同時に処理した際の同一
基板上に複数形成されたゲート電極の幅は均一化されて
おり、これに伴って閾値電圧（Ｖth）のバラツキもエッ
チング条件をウエハの処理枚数につれて変えない従来方
法で形成した場合に比べ約20％低減された。さらに、動
作層（３）に接するゲート電極（４2）のエッジがシャ
ープに寸法通りに加工できるため、ゲートの逆方向耐圧
は8Vであり、バラツキもなく実現できた。
さらに、くり返して同様のMESFETを５枚のウエハ上に
同時形成したが、再現性も良好であった。
同時形成したが、再現性も良好であった。
次に、本発明の各実施例に用いた平行平板型の反応性
イオンエッチング装置を第２図（ａ）に示す。第２図
（ｂ）は陰極の電位を示す。
イオンエッチング装置を第２図（ａ）に示す。第２図
（ｂ）は陰極の電位を示す。
真空容器（23）内には、陽極（24），陰極（25）が平
行に設けられている。陰極（25）上には試料（26）が置
かれている。ここでは一枚の場合を示したが、同時に複
数枚セットできる。また（27）はマッチング回路、（2
8）は13.56MHzの高周波電源である。この平行平板間に
高周波が印加されると反応性ガスは陽イオンと電子に分
離されプラズマ（29）が形成される。13.56MHzの高周波
が印加される為に、イオンは電界の変化に追随できない
が、電子は動かされ、陰極に到達する正負の電荷量を相
殺する様に陰極（25）は負に偏倚する（第２図（ｂ）参
照）。この自己バイアスＶdc（或いは陰極降下電圧と呼
ばれる）によりイオンは加速されウエーハに到達しエッ
チングに寄与する。
行に設けられている。陰極（25）上には試料（26）が置
かれている。ここでは一枚の場合を示したが、同時に複
数枚セットできる。また（27）はマッチング回路、（2
8）は13.56MHzの高周波電源である。この平行平板間に
高周波が印加されると反応性ガスは陽イオンと電子に分
離されプラズマ（29）が形成される。13.56MHzの高周波
が印加される為に、イオンは電界の変化に追随できない
が、電子は動かされ、陰極に到達する正負の電荷量を相
殺する様に陰極（25）は負に偏倚する（第２図（ｂ）参
照）。この自己バイアスＶdc（或いは陰極降下電圧と呼
ばれる）によりイオンは加速されウエーハに到達しエッ
チングに寄与する。
さて、所望の自己バイアスの範囲については以下の事
により決定した。第３図は、この自己バイアスに対す
る、GaAs基板上に設けられた窒化タングステンの異方性
度（Ａ）を示すものである。ここで異方性度はエッチン
グ深さ／パターン変換差の値である。この図から、自己
バイアスを−400V以上にする事で、∞の異方性度を達成
できることが判る。
により決定した。第３図は、この自己バイアスに対す
る、GaAs基板上に設けられた窒化タングステンの異方性
度（Ａ）を示すものである。ここで異方性度はエッチン
グ深さ／パターン変換差の値である。この図から、自己
バイアスを−400V以上にする事で、∞の異方性度を達成
できることが判る。
また第４図はGaAs基板上にゲート長3.5μｍ幅20.0μ
ｍの窒化タングステンのショットキーゲート電極を形成
した際の自己バイアスに対するこのゲート電極にバリア
ハイト（φ13）を示すものである。
ｍの窒化タングステンのショットキーゲート電極を形成
した際の自己バイアスに対するこのゲート電極にバリア
ハイト（φ13）を示すものである。
本実施例で説明した様なMESFETのショットキーゲート
電極を形成するには少くとも0.7V以上のφ13が必要であ
るので、この第４図から自己バイアスの絶対値|Vdc｜は
450V以下が好ましい事が判る。
電極を形成するには少くとも0.7V以上のφ13が必要であ
るので、この第４図から自己バイアスの絶対値|Vdc｜は
450V以下が好ましい事が判る。
従って、第３図及び第４図の説明から、自己バイアス
の絶対値は400V以上、450V以下が好ましく、実施例では
例えば420V一定にしてMESFETを製造した。
の絶対値は400V以上、450V以下が好ましく、実施例では
例えば420V一定にしてMESFETを製造した。
また自己バイアスは以下の方法で制御される。即ち、
第５図は、自己バイアス−420V一定下の条件で窒化タン
グステン膜の露出面積及び、この露出面積を３インチGa
Asウエハの枚数に換算した値を横軸にし、これに対する
高周波電力（○で示し、圧力は10Pa一定とした）とガス
の圧力（△で示し、電力は200W一定とした）を夫々示し
たものである。この際、ガス及びその流量は第１の実施
例同様CF4ガス,20cc/min、Ｏ2ガス,10cc/minとしてい
る。この図から判る様に、高周波電力を増加させる事で
ウエハが増加してもその上に設けられた窒化タングステ
ン膜を、最適な自己バイアス−420Vにできる。この場合
には印加する電力を電気的に制御するだけで良く簡単に
自己バイアスを所望の一定値にする事ができる。また、
あるいはガスの圧力を下げる事により、自己バイアスを
−420Vにでき、同様に複数枚のウエーハを一度に処理で
きる事が判る。被加工膜の露出面積が変化した場合に自
己バイアスを所望の値で一定に保つ方法としてこの他
に、反応性ガスの流量を変化させるか、エッチング装置
内の陽極と陰極との間隔を変えても良い。
第５図は、自己バイアス−420V一定下の条件で窒化タン
グステン膜の露出面積及び、この露出面積を３インチGa
Asウエハの枚数に換算した値を横軸にし、これに対する
高周波電力（○で示し、圧力は10Pa一定とした）とガス
の圧力（△で示し、電力は200W一定とした）を夫々示し
たものである。この際、ガス及びその流量は第１の実施
例同様CF4ガス,20cc/min、Ｏ2ガス,10cc/minとしてい
る。この図から判る様に、高周波電力を増加させる事で
ウエハが増加してもその上に設けられた窒化タングステ
ン膜を、最適な自己バイアス−420Vにできる。この場合
には印加する電力を電気的に制御するだけで良く簡単に
自己バイアスを所望の一定値にする事ができる。また、
あるいはガスの圧力を下げる事により、自己バイアスを
−420Vにでき、同様に複数枚のウエーハを一度に処理で
きる事が判る。被加工膜の露出面積が変化した場合に自
己バイアスを所望の値で一定に保つ方法としてこの他
に、反応性ガスの流量を変化させるか、エッチング装置
内の陽極と陰極との間隔を変えても良い。
本発明の第２の実施例を第６図を参照して説明する。
この実施例は、被加工膜の露出面積を変えて自己バイア
スを制御した場合のGaAsMESFETの製造方法である。
この実施例は、被加工膜の露出面積を変えて自己バイア
スを制御した場合のGaAsMESFETの製造方法である。
まず、一枚のウエハとしてインゴットから切り出され
た半絶縁性GaAs基板（１）に、パターニングされたレジ
ストのマスク（２1）を用いて、Si+イオンを30KeVで3.0
×1012cm-2注入した後820℃20分間のキャップレスアニ
ールを施して動作層（３）を形成する（第６図（ａ）。
た半絶縁性GaAs基板（１）に、パターニングされたレジ
ストのマスク（２1）を用いて、Si+イオンを30KeVで3.0
×1012cm-2注入した後820℃20分間のキャップレスアニ
ールを施して動作層（３）を形成する（第６図（ａ）。
次に被加工膜として例えば窒化タングステン膜
（４1）を反応性スパッタによって堆積する（第６図
（ｂ））。
（４1）を反応性スパッタによって堆積する（第６図
（ｂ））。
次に第２図に示したエッチング装置にこのウエハをセ
ットする。ここでフォトレジストのゲート電極用マスク
（２2）及びダミーパターン用のマスク（２3）上から反
応性イオンエッチングによって窒化タングステン
（４1）を加工してゲート電極（４2）及びダミーパター
ン（４3）を形成する（第６図（ｃ））。
ットする。ここでフォトレジストのゲート電極用マスク
（２2）及びダミーパターン用のマスク（２3）上から反
応性イオンエッチングによって窒化タングステン
（４1）を加工してゲート電極（４2）及びダミーパター
ン（４3）を形成する（第６図（ｃ））。
ここで、GaAs基板上に設けられた窒化タングステンの
露出面積に対する自己バイアスの関係を第７図に示す。
これは、第２図に示した装置を用いて高周波電力250W、
ガス圧5Pa、CF4ガス20cc/min、Ｏ2ガス10cc/minの条件
で測定した値である。
露出面積に対する自己バイアスの関係を第７図に示す。
これは、第２図に示した装置を用いて高周波電力250W、
ガス圧5Pa、CF4ガス20cc/min、Ｏ2ガス10cc/minの条件
で測定した値である。
この第７図をもとに、ダメージなく、異方性の加工形
状となる420Vの自己バイアスが得られるようにダミーパ
ターン（４3）の露出面積を選ぶ。窒化タングステンの
露出面積は15cm2（71）であるので、これに対するダミ
ーパターンの露出面積を17.5cm2（72）に設定してい
る。この様にダミーパターン（４3）の面積を可変にす
ることによって、いかなるデバイスを作る際にも窒化タ
ングステン膜の露出面積は常に一定とする事が可能であ
る。例えば、このウエハ２枚を同時にエッチングする場
合には、１枚目及び２枚目の露出面積15cm2（73）,15cm
2（74）に対して、これらのウエハ上に全体で2.5cm2（7
5）のダミーパターンを形成しておく。その結果、自己
バイアスも−420Vの値が安定して得られ、加工形状，電
気的特性も第１の実施例同様に安定して得られる。
状となる420Vの自己バイアスが得られるようにダミーパ
ターン（４3）の露出面積を選ぶ。窒化タングステンの
露出面積は15cm2（71）であるので、これに対するダミ
ーパターンの露出面積を17.5cm2（72）に設定してい
る。この様にダミーパターン（４3）の面積を可変にす
ることによって、いかなるデバイスを作る際にも窒化タ
ングステン膜の露出面積は常に一定とする事が可能であ
る。例えば、このウエハ２枚を同時にエッチングする場
合には、１枚目及び２枚目の露出面積15cm2（73）,15cm
2（74）に対して、これらのウエハ上に全体で2.5cm2（7
5）のダミーパターンを形成しておく。その結果、自己
バイアスも−420Vの値が安定して得られ、加工形状，電
気的特性も第１の実施例同様に安定して得られる。
このエッチング工程終了後、ひき続いてこのゲート電
極にセルフアラインしてSi+イオンを100keVで3.0×1013
cm-2注入し窒化アルミニウム（７）を保護膜にして820
℃20分のキャップアニールを行い、ソース（５2），ド
レイン（６2）領域を形成する（第６図（ｄ））。
極にセルフアラインしてSi+イオンを100keVで3.0×1013
cm-2注入し窒化アルミニウム（７）を保護膜にして820
℃20分のキャップアニールを行い、ソース（５2），ド
レイン（６2）領域を形成する（第６図（ｄ））。
このソース，ドレイン領域（５2），（６2）上にAuGe
/Auによるオーミック性のソース・ドレイン電極
（８），（９）をリフトオフ法及び400℃８分の熱処理
によって形成する（第６図（ｅ））。
/Auによるオーミック性のソース・ドレイン電極
（８），（９）をリフトオフ法及び400℃８分の熱処理
によって形成する（第６図（ｅ））。
以上の第１及び第２の実施例では、Ｖdcを一定に保っ
て加速電圧を一定化し異方性エッチングを行ったが、Ｖ
dcに数10Vのプラズマポテンシャルを加えた電位を一定
にして行っても良い。
て加速電圧を一定化し異方性エッチングを行ったが、Ｖ
dcに数10Vのプラズマポテンシャルを加えた電位を一定
にして行っても良い。
また各実施例ではGaAsのMESFETを形成する場合につい
て説明したが、他のSi,Ga等の半導体やInP,AlGaAs等の
化合物半導体を下地とする半導体装置例えばMOSFETやMI
SFETの加工にも用いることができる。また被加工膜は窒
化タングステンの他に硅化タングステン，窒化硅化タン
グステンなどのタングステンやモリブデン等高融点金属
の窒化物，硅化物，硅窒化物でもよい。
て説明したが、他のSi,Ga等の半導体やInP,AlGaAs等の
化合物半導体を下地とする半導体装置例えばMOSFETやMI
SFETの加工にも用いることができる。また被加工膜は窒
化タングステンの他に硅化タングステン，窒化硅化タン
グステンなどのタングステンやモリブデン等高融点金属
の窒化物，硅化物，硅窒化物でもよい。
エッチングガスとなるフッ化ガスとしては、CF4ガス
の他にCF6,CHF3,NF3等を用いても良いし、場合によって
はフッ化ガス以外のガスを使っても構わない。
の他にCF6,CHF3,NF3等を用いても良いし、場合によって
はフッ化ガス以外のガスを使っても構わない。
上記構成により、常に所望の一定加速電圧にしてエッ
チングさせ高い再現性と高歩留りを両立させた特に化合
物半導体装置の製造に適したエッチング方法を提供でき
る。
チングさせ高い再現性と高歩留りを両立させた特に化合
物半導体装置の製造に適したエッチング方法を提供でき
る。
第１図は本発明の一実施例を工程順に示した断面図、第
２図は本発明の一実施例に用いた装置を示す図、第３
図，第４図，第５図は本発明の第１の実施例を説明する
図、第６図，第７図は本発明の第２の実施例を説明する
図である。 １……半絶縁性GaAs基板、３……ｎ型GaAsの動作層、４
2……窒化タングステンのショットキーゲート電極、４3
……窒化タングステンのダミーパターン、５2,62……ｎ
+GaAsのソース・ドレイン領域、７……窒化アルミニウ
ム膜、8,9……AuGeのソース・ドレイン電極。
２図は本発明の一実施例に用いた装置を示す図、第３
図，第４図，第５図は本発明の第１の実施例を説明する
図、第６図，第７図は本発明の第２の実施例を説明する
図である。 １……半絶縁性GaAs基板、３……ｎ型GaAsの動作層、４
2……窒化タングステンのショットキーゲート電極、４3
……窒化タングステンのダミーパターン、５2,62……ｎ
+GaAsのソース・ドレイン領域、７……窒化アルミニウ
ム膜、8,9……AuGeのソース・ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 操 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 昭57−154833（ＪＰ，Ａ) 特開 昭63−6844（ＪＰ，Ａ) 特開 昭62−61370（ＪＰ，Ａ) 特開 昭62−285426（ＪＰ，Ａ)
Claims (1)
- 【請求項１】被加工膜と、この被加工膜上に設けられ、
電極または配線の形状に対応する素子パターン及びダミ
ーパターンを備えたマスクとが表面に積層された基板を
１枚以上エッチング装置にセットする工程と、 前記マスクからの前記被加工膜の露出面を前記エッチン
グ装置により選択的に反応性イオンエッチングする工程
とを有し、 前記エッチング装置内にセットされたすべての基板の前
記被加工膜の露出面の面積の総和が、前記エッチング装
置を用いた異なるエッチング工程との間で同一になるよ
うに、前記エッチング装置にセットされた少なくとも１
枚の基板に設けられたマスクのダミーパターンの面積を
設定することにより、前記エッチング装置の自己バイア
スを設定したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045810A JP2809636B2 (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045810A JP2809636B2 (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01222445A JPH01222445A (ja) | 1989-09-05 |
| JP2809636B2 true JP2809636B2 (ja) | 1998-10-15 |
Family
ID=12729610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045810A Expired - Fee Related JP2809636B2 (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809636B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154833A (en) * | 1981-03-20 | 1982-09-24 | Toshiba Corp | Etching method by reactive ion |
| JPS6261370A (ja) * | 1985-09-12 | 1987-03-18 | Toshiba Corp | ＧａＡｓ電界効果型半導体装置 |
| JPS62285425A (ja) * | 1986-06-04 | 1987-12-11 | Canon Inc | エツチング装置 |
| JPS636844A (ja) * | 1986-06-26 | 1988-01-12 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1988
- 1988-03-01 JP JP63045810A patent/JP2809636B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01222445A (ja) | 1989-09-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |