JPS636844A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS636844A JPS636844A JP14828886A JP14828886A JPS636844A JP S636844 A JPS636844 A JP S636844A JP 14828886 A JP14828886 A JP 14828886A JP 14828886 A JP14828886 A JP 14828886A JP S636844 A JPS636844 A JP S636844A
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- Japan
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- gate
- etching
- side etching
- gate electrode
- tungsten silicide
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims 3
- 238000005530 etching Methods 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 150000001875 compounds Chemical class 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 7
- 239000000463 material Substances 0.000 abstract description 6
- 238000002844 melting Methods 0.000 abstract description 5
- 150000002736 metal compounds Chemical class 0.000 abstract description 3
- 229940125782 compound 2 Drugs 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体を用いたＩＣチップに関するもの
である。
である。
高融点金属およびそのシリサイド、ナイトライドをゲー
トに用いて自己整合型化合物半導体Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔ （Ｍｅｔａｌ−５ｅｍｉｃｏｎｄｕｃ
ｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）を作製する一般的な方法は特開昭５７−１１３２
８９号公報に開示されている。
トに用いて自己整合型化合物半導体Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔ （Ｍｅｔａｌ−５ｅｍｉｃｏｎｄｕｃ
ｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）を作製する一般的な方法は特開昭５７−１１３２
８９号公報に開示されている。
またこのときゲート耐圧を向上させるためにゲート電極
巾よりソース、ドレイン間の距離をやや大きく取ってお
く方が好ましい。このためゲート材料を等方性エツチン
グ法で加工し、加工用マスク巾よりゲート電極巾を小さ
くする方法がある。この方法はたとえば特開昭５９−１
５５９６９号公報にある。しかしゲートのサイドエツチ
ングの制御についてはこれまで全く配慮されていなかっ
た。
巾よりソース、ドレイン間の距離をやや大きく取ってお
く方が好ましい。このためゲート材料を等方性エツチン
グ法で加工し、加工用マスク巾よりゲート電極巾を小さ
くする方法がある。この方法はたとえば特開昭５９−１
５５９６９号公報にある。しかしゲートのサイドエツチ
ングの制御についてはこれまで全く配慮されていなかっ
た。
前述した通り、ゲート電極巾を加工用マスク巾より小さ
くする際、余りサイドエツチング量が大きいとゲート電
極巾（ゲート長と通称する）のばらつきが大きく発生す
る０本発明はこのサイドエツチング量を小ならしめるに
有効な半導体装置の構造を提供せんとするものである。
くする際、余りサイドエツチング量が大きいとゲート電
極巾（ゲート長と通称する）のばらつきが大きく発生す
る０本発明はこのサイドエツチング量を小ならしめるに
有効な半導体装置の構造を提供せんとするものである。
ゲート電極の一般的加工法は次の通りである。
化合物半導体基板上にゲート電模用金、＠届を形成し、
次いでゲート電極として残存させるべき箇所にエツチン
グ用マスクを形成する。このエツチング用マスクを用い
て上記ゲート金属用金属層をドライエツチング法により
加工し、ゲート電極を形成する。尚、ドライエツチング
法そのものは従来知られている方法を用いて良い。尚、
ゲート電極用金属としてＷ、Ｍｏ、Ｔａ、Ｔ ｔ、Ｒｅ
等耐熱性金属やこれらの合金、或いは又これら耐熱性金
属や合金のシリサイド等を用い得る。又これら耐熱性金
属や合金の窒化物も用い得る。
次いでゲート電極として残存させるべき箇所にエツチン
グ用マスクを形成する。このエツチング用マスクを用い
て上記ゲート金属用金属層をドライエツチング法により
加工し、ゲート電極を形成する。尚、ドライエツチング
法そのものは従来知られている方法を用いて良い。尚、
ゲート電極用金属としてＷ、Ｍｏ、Ｔａ、Ｔ ｔ、Ｒｅ
等耐熱性金属やこれらの合金、或いは又これら耐熱性金
属や合金のシリサイド等を用い得る。又これら耐熱性金
属や合金の窒化物も用い得る。
さて、本発明においては上述のドライエツチング法を用
いるに当って、次の如き方策を講するものである。
いるに当って、次の如き方策を講するものである。
ゲート電極用金属を当該ゲート電極部以外の領域にも設
置し、その金属層のＩＣチップの加工面に占める割合を
少なくとも１％とする如く設計する。−方、余り不要な
金属部を残存させてもＩＣチップ部に無効な領域が増大
するので１０％〜２０％がせいぜいの所であろう。多く
は１％程度をなすのが良い。
置し、その金属層のＩＣチップの加工面に占める割合を
少なくとも１％とする如く設計する。−方、余り不要な
金属部を残存させてもＩＣチップ部に無効な領域が増大
するので１０％〜２０％がせいぜいの所であろう。多く
は１％程度をなすのが良い。
ゲート電極の加工をドライエツチング法で行う際、エツ
チングの終点判定はエツチングガスを分析して行なうが
、ウェハ面内でのエツチング残りを検出することが難か
しいので、−般には終点判定後頁に一定の時間エツチン
グを続けるオーバーエツチングという手法を用いている
。このときゲートのサイドエツチングが起こり、その進
行速度が特に速い場合のウェハ面内でゲート長のバラツ
キが大きく生じてしまう。−方このサイドエツチングの
進行速度が、ドライエツチング装置内のウェハの装着量
が多いほど小さいというローディング効果とよば九る現
象がある。これはエツチングガスの量およびその拡散速
度に限界があるため被エツチング物質が多いほど、エツ
チング速度が遅くなるからであり、縦方向のエツチング
よりも。
チングの終点判定はエツチングガスを分析して行なうが
、ウェハ面内でのエツチング残りを検出することが難か
しいので、−般には終点判定後頁に一定の時間エツチン
グを続けるオーバーエツチングという手法を用いている
。このときゲートのサイドエツチングが起こり、その進
行速度が特に速い場合のウェハ面内でゲート長のバラツ
キが大きく生じてしまう。−方このサイドエツチングの
進行速度が、ドライエツチング装置内のウェハの装着量
が多いほど小さいというローディング効果とよば九る現
象がある。これはエツチングガスの量およびその拡散速
度に限界があるため被エツチング物質が多いほど、エツ
チング速度が遅くなるからであり、縦方向のエツチング
よりも。
サイドエツチングのような横方向エツチングの場合に顕
著である。
著である。
一般に化合物半導体を用いたＩＣにおいてはゲート及び
ゲートパッドの占める面積はチップ全体の０．１％以下
であり、このためサイドエツチングの進行は速い。本発
明ではチップの他の部分にもゲートと同様の物質を残し
、その総量を多くすることによって実質的なローディン
グ効果を生じさせ、サイドエツチング速度を遅くするも
のである。
ゲートパッドの占める面積はチップ全体の０．１％以下
であり、このためサイドエツチングの進行は速い。本発
明ではチップの他の部分にもゲートと同様の物質を残し
、その総量を多くすることによって実質的なローディン
グ効果を生じさせ、サイドエツチング速度を遅くするも
のである。
本発明の一実施例を第１図〜第３図により説明する。第
１図は化合物半導体ＭＥＳＦＥＴのゲート部分の断面図
である。化合物半導体基板ｌの上に被着した高融点金属
化合物２をレジスト３をマスクにドライエツチングする
。このときサイドエツチング３が生じる。このサイドエ
ツチングの進行速度はゲートに厚さ３００ｎｍのタング
ステンシリサイドを用い、エツチングガスにＮＦ３を用
いたとき、約３００ｎｍ／ｍｉｎになる。しかしこのと
き第２図に示すように基板１の他の部分にもタングステ
ンシリサイド５が残るようにすると、このサイドエツチ
ングの速度を遅くすることができる。例えば基板上の全
面積の１％以上にタングステンシリサイドを残すとその
サイドエツチング速度は１５０ ｎ ｍ／ｍｉｎ以下に
なる。第３図に本発明による素子の平面構造を示す。タ
ングステンシリサイドからなるゲート７の他に、サイド
エツチング量制御のためのタングステンシリサイドＩＯ
のあることが特徴となる。なお５図中、８゜９として示
したものはソース、ドレインの電極部である。従来、直
径２インチの基板上にゲートアレイを作るとき、ゲート
長の目標値に対して±０．２〜０．３μｍのバラツキが
存在したが、本発明により、これを±０．１５μｍ以内
にすることができた。
１図は化合物半導体ＭＥＳＦＥＴのゲート部分の断面図
である。化合物半導体基板ｌの上に被着した高融点金属
化合物２をレジスト３をマスクにドライエツチングする
。このときサイドエツチング３が生じる。このサイドエ
ツチングの進行速度はゲートに厚さ３００ｎｍのタング
ステンシリサイドを用い、エツチングガスにＮＦ３を用
いたとき、約３００ｎｍ／ｍｉｎになる。しかしこのと
き第２図に示すように基板１の他の部分にもタングステ
ンシリサイド５が残るようにすると、このサイドエツチ
ングの速度を遅くすることができる。例えば基板上の全
面積の１％以上にタングステンシリサイドを残すとその
サイドエツチング速度は１５０ ｎ ｍ／ｍｉｎ以下に
なる。第３図に本発明による素子の平面構造を示す。タ
ングステンシリサイドからなるゲート７の他に、サイド
エツチング量制御のためのタングステンシリサイドＩＯ
のあることが特徴となる。なお５図中、８゜９として示
したものはソース、ドレインの電極部である。従来、直
径２インチの基板上にゲートアレイを作るとき、ゲート
長の目標値に対して±０．２〜０．３μｍのバラツキが
存在したが、本発明により、これを±０．１５μｍ以内
にすることができた。
本発明においては、ゲート電極金属７および他の領域に
も設けた当該金属層１０の面積の合計がチップ全体の１
％以上となすことが肝要である。
も設けた当該金属層１０の面積の合計がチップ全体の１
％以上となすことが肝要である。
本発明によれば高融点金属化合物を用いるゲートの長さ
を目標値に対して±０．１５μｍ以内に収めることがで
きる。この結果短ゲート効果によるＦＥＴＬきい値のウ
ェハ面内でのバラツキを著しく小さくすることも可能で
ある。
を目標値に対して±０．１５μｍ以内に収めることがで
きる。この結果短ゲート効果によるＦＥＴＬきい値のウ
ェハ面内でのバラツキを著しく小さくすることも可能で
ある。
第１表は前述の実施例の構成によって、当該金属層のＩ
Ｃチップに占める割合を変化させて、そのサイドエッチ
量を比較した結果である。
Ｃチップに占める割合を変化させて、そのサイドエッチ
量を比較した結果である。
第 １ 表
＊ゲート巾設定のマスク巾を１μｍとした場合向、ＩＣ
チップ面積は５ｍ角を用いた結果である。ゲート長ばら
つきの良否判定において、その巾が０．４ μｍ、０．
３ μｍ、０．２ｐｍのレベル差が小さいかにみえるが
、ゲート長として１μｍ巾程度の巾を対象にしているこ
とがらみ九ば、これらの差はその実用上の観点からみて
十分に大きい差である。
チップ面積は５ｍ角を用いた結果である。ゲート長ばら
つきの良否判定において、その巾が０．４ μｍ、０．
３ μｍ、０．２ｐｍのレベル差が小さいかにみえるが
、ゲート長として１μｍ巾程度の巾を対象にしているこ
とがらみ九ば、これらの差はその実用上の観点からみて
十分に大きい差である。
第１図はサイドエッチ効果を説明する断面図、第２図は
本発明を適用したＭＥＳＦＥＴの要部断３・・・マスク ５・・・サイドエツチング制御するためのゲート電極と
同じ材質の膜
本発明を適用したＭＥＳＦＥＴの要部断３・・・マスク ５・・・サイドエツチング制御するためのゲート電極と
同じ材質の膜
Claims (1)
- １、化合物半導体基板上にゲート電極用金属層を形成し
、次いでゲート電極として残存させるべき箇所にエッチ
ング用マスクを形成し、このエッチング用マスクを用い
て上記ゲート電極用金属層をドライエッチング法によっ
て加工する工程を有する半導体装置の製造方法において
、前記ゲート電極用金属層を当該ゲート電極部以外の領
域にも設置し、これらの金属層の当該半導体装置の化合
物半導体基板における占有面積を少なくとも１％となし
た上で、上記ドライエッチング法による加工を行なうこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14828886A JPS636844A (ja) | 1986-06-26 | 1986-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14828886A JPS636844A (ja) | 1986-06-26 | 1986-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS636844A true JPS636844A (ja) | 1988-01-12 |
| JPH0551171B2 JPH0551171B2 (ja) | 1993-07-30 |
Family
ID=15449417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14828886A Granted JPS636844A (ja) | 1986-06-26 | 1986-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222445A (ja) * | 1988-03-01 | 1989-09-05 | Toshiba Corp | エッチング方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148118A (ja) * | 1984-01-13 | 1985-08-05 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-06-26 JP JP14828886A patent/JPS636844A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148118A (ja) * | 1984-01-13 | 1985-08-05 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222445A (ja) * | 1988-03-01 | 1989-09-05 | Toshiba Corp | エッチング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551171B2 (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |