JPH0276236A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、例えば電界効果トランジスタ（以下、単に
Ｆ　Ｅ　Ｔ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉ
ｓｔｏｒ）と称する。）ヲ始めとする半導体素子に関す
るものであり、特に、素子寸法の微細化に適した半導体
素子の製造技術に関する。

（従来の技術） 従来、電子機器を構成する半導体素子としてＦＥＴ素子
が広く用いられている。

これらＦＥＴ素子を用いて種々の機能を有する電子機器
を構成するに当り、当該機器の小型化、高速化及び低電
力化といった要求に応じて、超高密度集積回路（ＶＬＳ
Ｉ）！達成するための研究開発が進められている。この
ＦＥＴ素子の製造に当り、素子の微細化を達成し、かつ
微細化に伴なう短チヤネル効果を除去するため、種々の
技術が知られている。

このような短チヤネル効果の抑制を図る技術として、例
えば文献Ｉ　：　”　Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａ
ｃｔｓ　ｏｆｔｈｅ　１８ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ
　ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓａｎ
ｄ　Ｍａｔｅｒｉａｌｓ″　（エクステンデイ・ンド　
ア　プストラクツ　オブ　ズイ　エイティーンス　カン
ファレンス　オン　ソリッド　ステート　デバイスイズ
　アンド　マテリアルズ）　　（第３８３〜３８６頁、
講演番号Ｃ−７−２，（１９８６年））”に開示されで
いる技術か有り、この技術によれば、半絶縁性のガリウ
ム砒素基板を用い、ゲート電極のソース領域形成側とド
レイン領域形成側とにサイドウオールを形成してＧａＡ
ｓ　−Ｍ　Ｅ　Ｓ　（Ｍｅｔａｌ　Ｓｅｍ１−ｃｏｎｄ
ｕｃｔｏｒ）Ｆ　Ｅ　Ｔ素子の製造を行なっている。

以下、従来知られでいる半導体素子の製造技術の一例と
しで、ＧａＡｓ−ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ素子の製造技術
につき図面を参照して、ざらに詳細に説明する。

第２図（Ａ）〜（Ｄ）は、従来の製造技術を説明するた
め、主要工程毎に概略的断面によって示す説明図である
。これら図中、断面を示すハツチングは一部省略して示
す、また、以下の説明の理解を容易とするため、各図の
図示左側をソース領域形成側、図示右側をドレイン領域
形成側としで示す。

まず始めに、ＧａＡｓから成り半絶縁性を有する基板１
１上の所定の領域に、例えばシリコン（Ｓｌ）のような
ｎ型不純物をイオン注入してチャネル領域１３ヲ形成す
る。然る債、このチャネル領域１３の上側に、耐熱性金
属から成るゲート電極１５を形成する（第２図（Ａ））
。

ここで、前述した文献工には、主に、上述のゲート電極
１５の構成としで、タングステンシリサイド（Ｗ　Ｓ　
ｉ　）とタングステン（Ｗ）とを、順次、被着して二層
構造とする技術につき開示されているが、一般には、タ
ングステン（Ｗ）、タングステン−アルミニウム（Ｗ−
Ａ９）合金、タングステンシリサイド（ＷＳｉ）または
その他の耐熱性金属を単層として用いる。

次に、例えば通常の化学的気相成長（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、スパ
ッタリング法またはその他、段差被覆性に優れた等方性
被着技術により、上述した基板１１の全面に、図中、−
点破線により矢印ａとして示す基板１１の法線方向から
酸化シリコシ（Ｓ＋Ｏｘ：Ｘは正数）または窒化シリコ
ン（ＳｉＮｖ：Ｙは正数）を被着させ、サイドウオール
形成層１７が形成される（第２図（Ｂ））。

次に、上述した状態の基板を、基板の法線方向ａから異
方性エツチング処理することによって、前述したゲート
電極１５の、ソース領域形成側とドレイン領域形成側と
に、各々、サイドウオール１９ａまたは＋９ｂが形成さ
れる（第２図（Ｃ））。

このような異方性エツチング処理としては、リアクティ
ブイオンエツチング（Ｒｅａｃｔｉｖｅ　ＩｏｎＥｔｃ
ｈｉｒ＋ｇ：ＲＩＥ）法が一般に用いられる。この異方
性エツチング処理を上述した基板の法線方向ａから行な
うことにより、２つのサイドウオール１９ａと＋９ｂと
は、ゲート電極１５の夫々の側面に、実質的に同じ幅β
１を以って形成される。

続いて、上述したサイドウオール１９ａ及び＋９ｂと、
ゲート電極１５と、図示していないレジストパターンと
をイオン注入マスクとし、チャネリングを回避する目的
で前述した法線方向ａに対して数度傾けた方向すからイ
オン注入を行なうことにより、ソース領ｔ！２１とドレ
イン領域２３とがセルファラインで形成される（第２図
（Ｄ））。

この第２図（Ｄ）からも理解できるように、上述した製
造技術によって形成されるソース領域２１及びドレイン
領域２３は、第２図（Ｃ）を参照しで説明したサイドウ
オール１９ａと＋９ｂとの幅β１に相当する分だけ、ゲ
ート電極１５の側面との間に離間距離を以って形成され
る。以下、この離間距離をオフセット幅と称するが、上
述した技術では、ソース領域形成側とドレイン領域形成
側との双方に、夫々、オフセット幅ρ、が設けられるこ
とによって短チヤネル効果の抑制を図ることか可能であ
り、具体的に示せば、 ■ＦＥＴ素子の閾値電圧Ｖいが負の値となる■ドレイン
電流の飽和を生じにくくする■ピンチオフを生じにくく
する 等といった欠点を解消することができる。

しかしながら、このような従来の技術では、ソース慶域
２１とゲート電極１５との間のオフセット幅β１を設定
することによって、上述した短チヤネル効果による悪影
響が解消される反面、■ソース領域とゲート電極との間
の抵抗日、が増大する ■相互コンダクタンス９１が減少する といった欠点を新たに生じる。

これがため、上述した■〜■の欠点を解消する技術とし
て、例えば文献Ｕ　：”Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒ
ａｃｔｓｏｆ　ｔｈｅ　１８ｔｈ　Ｃｏｎｆｅｒｅｎｃ
ｅ　ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉ　−ｃｅ
ｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ（エクステンプイツト
　アブストラクツ　オン　ズイ　エイティーンス　カ　
ンファレンス　オン　ソリッド　ステート　デ　バイス
イズ　アンド　マテリアルズ）”（第３７９〜３８２頁
、講演番号Ｃ−７−１，（１９８６年乃に開示されてい
る、所謂、Ｔ−ゲートプロセスを利用して、ドレイン領
域形成側にのみオフセ・ント幅を設ける技術が提案され
ている。

以下、第２図（Ａ）〜（Ｄ）と同様に、主要工程のみを
概略的基板断面により示す第３図（Ａ）及び（Ｂ）を参
照して、他の従来技術につき説明する。

まず始めに、前述した基板１１上の所定の領域にチャネ
ル領域１３を形成した後、前述した耐熱性金属を全面に
被着する。この後、上述したチャネル領域１３の上側の
設計に応じた所定の位置に、上述の耐熱性金属との間で
エツチング速度の差を採り得る材料でマスク層２５を配
設する。

このようなマスク層２５ヲエツチングマスクとして、耐
熱性金属のみを等方性エツチング処理し、ソース領域形
成側及びドレイン領域形成側の双方の側面に、幅１２に
亙ってアンダーカット部２７ａ及び２７ｂが具えられた
ゲート電極２９を形成する（第３図（Ａ））。

次に、第３図（Ｂ）中に矢印Ｃを付して示すような、基
板１１の法線に対してソース領域形成側に所定の角度（
例えば２０〜３０゛）だけずらせた斜め方向から、マス
ク層２５と図示していないレジストバクーンをマスクと
してイオン不純物のイオン注入を行なう、このように、
ソース領域形成側から斜め方向のイオン注入を行なうこ
とによって、ソース領域形成側ではアンダーカット部２
７ａにおけるイオンのまわり込みの度合が大きくなり、
ゲート電極２９のソース領域形成側の側面直下にまでイ
オン注入が成されてソース領域３１が形成される。他方
、ドレイン領域形成側では、上述した不純物イオンのま
わり込みの度合がソース領域形成側に比べて小ざくなり
、ゲート電極２９の当該領域側の側面とは所定の距離を
以ってドレイン領域３３が形成される。

このようなＴ−ゲートプロセスを利用した製造技術によ
って、ドレイン領域３３にのみゲート電極２９の側面か
らオフセット幅を以ってイオン注入を行なうことができ
る。従って、ドレイン領域３３にオフセットを設定して
短チヤネル効果の抑制を図ると共に、ソース領域とゲー
ト電極とを逍接せしめることによって、前述した抵抗Ｒ
＄増大と相互コンダクタンス９１．ｌ減少とを抑制する
ことが期待できる。

（発明が解決しようとする課題） しかしながら、上述した従来技術のうち、第３図（Ａ）
及び（８）を参照して説明した製造技術では、ソース形
成領域側に傾けて斜め方向から不純物をイオン注入する
ため、ゲート電極直下にまでソース領域が形成されてし
まう場合が有る。

これがため、ＦＥＴ素子の順方向ショットキ立ち上がり
電圧が低下し、また、イオン注入時にチャネリングを起
すために閾値電圧のバラツキが大きくなるという新な欠
点’ｌじる。従って、従来の製造技術では、前述した■
〜■及び順方向ショットキ立ち上がり電圧や閾値電圧の
バラツキに係る欠点を同時に解消することが難しいとい
う問題点が有った。

この発明の目的は、上述した従来の問題点に鑑み、短チ
ヤネル効果とゲート−ソース間抵抗Ｒｓ及び相互コンダ
クタンス９ｍに係る欠点とを解消し、かつ順方向ショッ
トキ立ち上がり電圧の低下や閾値電圧のバラツキを回遺
し得る半導体素子の製造方法を褪供することに有る。

（課題を解決するための手段） この目的の達成を図るため、この発明の半導体素子の製
造方法によれば、 基板に形成したチャネル領域の上側にゲート電極を形成
した後、この基板に対して斜め方向からの異方性被着技
術によって、上述したゲート電極の上面と、ドレイン領
域形成側のゲート電極側面と、基板面にサイドウオール
形成層を被着させる工程と、 前述した基板の法線方向から上述のサイドウオール形成
層を異方性エツチング処理して、前述したゲート電極の
ドレイン領域側にのみサイドウオールを形成する工程と
、 ゛上述したサイドウオール及び上述のゲート電極を不純
物イオン注入マスクとしてソース領域及びドレイン領域
を形成する工程と を含むことを特徴としている。

（作用） この発明の半導体素子の製造方法によれば、チャネル領
域及びゲート電極が形成された基板に対して、斜め方向
からの異方性被着技術によりサイドウオール形成層を被
着させる。このような斜め方向からの異方性被着技術を
適用することにより、ゲート電極の側面のうちの一方の
側面には被着することが少ないため、当該電極の上面と
、ドレイン領域形成側の当該電極側面と基板面とにのみ
サイドウオール形成層が被着される。これがため、前述
した基板の法線方向からの異方性エツチング処理によっ
てゲート電極のドレイン領域側にのみサイドウオールを
形成することができる。

（実施例） 以下、図面を参照して、この発明の実施例につき説明す
る。尚、以下の実施例で参照する図面は、この発明の理
解が容易となる程度に概略的に示しであるに過ぎず、こ
の発明は、これら図示例にのみ限定されるものではない
ことを理解されたい、尚、以下の実施例においては、前
述した従来技術と同様に、ＧａＡｓ　−Ｍ　Ｅ　Ｓ　Ｆ
　Ｅ　Ｔ素子を製造する場合を例示して説明する。

第１図（Ａ）〜（Ｄ）は、この発明の詳細な説明するた
め、第２図（Ａ）〜（Ｄ）、第３図（Ａ）及び（８）と
同様、主要工程毎に概略的断面によって示す説明図であ
る。尚、これら図中、既に説明した構成成分と同一の機
能を有する構成成分については同一の符号を付して示す
。

また、既に説明したのと同様に、これら図においては、
図示左側をソース領域形成側とし、図示右側をドレイン
領域形成側としで説明する。

始めに、第２図（Ａ）を参照して説明した従来技術と同
様に、ＧａＡｓから成る半絶縁性の基板１１上の所定の
領域に、ｎ型不純物をイオン注入してチャネル領域１３
を形成した後、このチャネル領域１３の上側に、耐熱性
金属から成るゲート電極１５を形成する（第１図（Ａ）
）。

このゲート電極１５は、前述した文猷工と同様に、タン
グステンシリサイド（ＷＳｉ）とタングステン（Ｗ）と
を用いた二層構造とした場合、或いは、従来、一般に行
なわれているようにタングステン（Ｗ）、タングステン
−アルミニウム（Ｗ−Ａ９）合金、タングステンシリサ
イド（ＷＳｉ）またはその他の耐熱性金属を単層として
用いる場合であっても良い。

次に、この発明の実施例によれば、異方性被着技術の一
例として電子サイクロトロン（ＥｌｅｃｔｒｏｎＣｙｃ
ｌｏｔｒｏｎ　Ｒｅ５ｏｎａｎｃｅ：ＥＣＲ）プラズマ
を利用したＣＶＤ法によって、ドレイン領域形成側に基
板の法線方向ａと所定の角度を成す、図中に矢印ｄを付
して示す斜め方向から、Ｓ　ｉＯｘまたはＳ　ｉＮｖを
被着させてサイドウオール形成層３５ａ及び３５ｂを形
成する（第１図（８））。

ここで、上述したＥＣＲプラズマＣＶＤ法は高い異方性
を有するため、前述した斜め方向Ｃから被着を行なった
場合、ゲート電極１５のソース領域形成側の側面には被
着に係る粒子がまわり込みを生じにくい、従って、この
ような被着技術によって、サイドウオール形成層は、ゲ
ート電極の上面、当該電極のドレイン領域形成側の側面
及びドレイン領域形成側の基板面に亙って被着される構
成成分（図中、３５ａの符号を付す、）と、ソース領域
形成側の基板面に被着される構成成分（図中、３５ｂの
符号を付す、）とで構成される。

続いて、第２図（Ｃ）を参照して説明した従来工程と同
様に、基板の法線方向ａからＲＩＥ法のような異方性エ
ツチング処理によって、サイドウオール形成層３５ａ及
び３５ｂをエツチングする。

これによって、ゲート電極１５の側面にサイドウオール
形成層３５ａが被着していたドレイン領域形成側にのみ
、幅β３を以ってサイドウオール３７が残存する（第１
図（Ｃ）’）。

このような工程を経た徒、ゲート電極１５、サイドウオ
ール３７及び図示していないレジストパターンをマスク
とし、第２図（Ｄ）を譬照して説明したのと同様にチャ
ネリングを起さない方向すから不純物をイオン注入して
、ソース領域３９とドレイン領域４１とを形成する（第
１図（Ｄ））。

上述した説明からも理解できるように、この実施例の工
程では、ドレイン領域形成側にのみサイドウオール３７
ヲ配設した状態で、チャネリングを起さない方向すから
イオン注入を行なう。

これがため、ソース領域３９はゲート電極１５の側面に
セルファラインで形成されると共に、ドレイン領域４１
はサイドウオール３７に対するセルファラインで形成さ
れる。

従って、ゲート電極１５と、これら２つの領域３９また
は４１との間のオフセットはドレイン領域形成側でのみ
設定され、このドレイン領ｔｌｉ　４１とゲート電極１
５との間のオフセット幅は、前述したサイドウオール３
７の幅β３に相当する値となる。

また、上述したイオン注入において、ゲート電極Ｉ５と
サイドウオール３７とに対するセルファラインを良好な
条件とし、注入されるイオンのチャネリングを回避する
目的で、基板を構成する材料に応じた所定の面方向とし
て一連の工程を実施するのが好適である。このような状
態の基板を用いることによって、ＦＥＴ素子の閾値電圧
に関する面内均一性を高め、優れた特性を実現すること
が期待できる。

以上、この発明の実施例につき詳細に説明したが、この
発明の方法は、上述した実施例にのみ限定されるもので
はないこと明らかである。

例えば、上述の実施例では、半絶縁性を有するＧａＡｓ
基板を用いてＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ素子を製
造する工程を例示して説明した。

しかしながら、この発明は、この実施例にのみ限定して
効果が得られるものではなく、シリコンを半導体材料と
して利用し、基板とゲート電極との闇に酸化ｍを具えた
ＭＯＳ（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１−ｃｏｎｄ
ｕｃｔｏｒ）型のＦＥＴ素子、またはその他の絶縁膜を
配設したＭＩＳ（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏｒ　Ｓ
ｅｍ１−ｃｏｎｄｕｃｔｏｒ）型のＦＥＴ素子であって
も、同様な効果を期待し得る。

これら材料、寸法、形状、配置関係数値的条件及びその
他の条件は、この発明の目的の範囲内で、任意好適な設
計の変更及び変形を行ない得ること明らかである。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
素子の製造方法によれば、基板に対して斜め方向からの
異方性被着技術によってサイドウオール形成層を被着せ
しめた猾ｆこ異方性エツチング処理し、ゲート電極のド
レイン領域形成側の側面にのみサイドウオールを形成す
る構成と成している。これがため、ドレイン領域は、ド
レイン領域形成側でのみオフセット幅を以って上述のサ
イドウオールにセルファラインで形成されると共に、ソ
ース領域はゲート電極の側面にセルファラインで形成さ
れる。

従って、この発明の方法を適用して半導体素子を製造す
ることによって、ドレイン領域形成側にオフセット幅を
設定して短チヤネル効果の抑制を図ると共に、ゲート電
極とソース領域とのＭ周距離を設定することなくソース
領域が形成されることによって前述した抵抗日、の増大
と相互コンダクタンス９□の減少を回避し、かつ順方向
のショットキ立ち上がり電圧の低下やＩｉ！ｌｉ！電圧
のバラツキを来すことなく半導体素子を製造することが
できる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は、この発明の詳細な説明するた
め、主要工程毎に、概略的な基板断面によって示す説明
図、 第２図（Ａ）〜（Ｄ）は、従来の技術を説明するため、
第１図（Ａ）〜（Ｄ）と同様にして示す説明図、 第３図（Ａ）及び（Ｂ）は、他の従来技術を説明するた
め、第１図（Ａ）〜（Ｄ）と同様にして示す説明図であ
る。 １１・・・・基板、１３・・・・チャネル領域１５、２
９・・・・・ゲート電極 １７、３５ａ、　３５ｂ・・・・サイドウオール形成層
１９ａ、　１９ｂ、　３７・・・・サイドウオール２１
．３１．３９・・・・ソース領域 ２３．３３．４１・・・・ドレイン領域、２５・・・・
マスク層２７ａ、２７ｂ・・・・・アンダーカット部ａ
・・・・基板の法線方向 ｂ・・・・チャネリングを起さないようなイオン注入の
方向 Ｃ・・・・Ｔ−ゲートプロセスを利用したイオン注入の
方向 ｄ・・・・異方性被着技術を適用する斜め方向ｌ５．β
２．β３・・・・・サイドウオールの幅（オフセット幅
）。 英施例の説明図 第１図 ３９　ノ ３９　　ソース領域　　４１ドレイン領域実施例の説明
図 第１図 ＼く β２ ．２５ 他の従来技術の説明図 第３図

Claims (1)

【特許請求の範囲】
1. （１）基板に形成したチャネル領域の上側にゲート電極
   を形成した後、該基板に対して斜め方向からの異方性被
   着技術によって、前記ゲート電極の上面と、ドレイン領
   域形成側のゲート電極側面と、基板面にサイドウォール
   形成層を被着させる工程と、 前記基板の法線方向から前記サイドウォール形成層を異
   方性エッチング処理して、前記ゲート電極のドレイン領
   域側にのみサイドウォールを形成する工程と、 前記サイドウォール及び前記ゲート電極を不純物イオン
   注入マスクとしてソース領域及びドレイン領域を形成す
   る工程と を含むことを特徴とする半導体素子の製造方法。