JPH01206667A

JPH01206667A - Ｍｏｓ型集積回路およびその製造方法

Info

Publication number: JPH01206667A
Application number: JP3204388A
Authority: JP
Inventors: Toru Yoshida; 透吉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-02-15
Filing date: 1988-02-15
Publication date: 1989-08-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ＭＯＳ型（絶縁ゲート型）集積回路およびそ
の製造方法に係シ、特にＭＯＳトランジ゛ス　□゛りの
ゲート電極およびその形成方法に関する。

（従来の技術）従来のＭＯＳトランジスタの製造工程を第６図（、）乃
至（ｆ）に示す。先ず、第６図（、）に示すように、シ
リコン基板１１上に選択的にフィールド酸化膜１２を形
成し、さらに基板上にゲート酸化膜１３、多結晶シリコ
ン膜１４を形成し、この多結晶シリコン膜１４の抵抗率
・を小さくするためにリンを拡散する。次に、第６図（
ｂ）に示すように、写真蝕刻工程によりゲート電極部上
のみ感光性樹脂１５残すようにレジスト・やターン１５
を形成する。次に、このレジストパターン１５をマスク
にしてＲＩＥ（反応性イオンエツチング）法によシ前記
多結晶シリコン膜１４をエツチングしてゲート電極１４
′を形成し、レジストパターン１５を除去する。次に、
第６図（ｃ）に示すように、形成しようとするＭＯＳ　
）ラン・ゾスタのドレイン近傍の電界緩和のために、ゲ
ート電極１４′をマスクとして基板にリンイオンを低ド
ーズ量で注入し、ｎ−領域１６を形成する。′次に、第
６図（ｄ）に示すように、ＣＶＤ　（化学的気相成長）
法により基板上に酸化シリコン膜（ＳｌＯ２膜）を堆積
した後、ＲＩＥ法によシ上記Ｓ　ｔ　０２膜の異方性エ
ツチングを行い、ゲート電極１４′の側壁に酸化膜（側
壁酸化膜１７）を残す。次に、第６図（ｅ）に示すよう
に、上記ゲート電極１４′と側壁酸化膜１７とをマスク
にして基板に砒素イオンを高ドーズ量で注入し、層領域
１８を形成する・これによって、ドレイン近傍の電界が
大きくなることなく、且つ、ドレイン・ソースのコンタ
クト抵抗を小さくするための？領域１８がゲート電極１
４′とオフセットになるように形成されたＬＤＤ（ライ
ト・ドープド・ドレイン）構造のＭＯＳ　トランジスタ
が得られる。なお、この後、第６図（ｆ）に示すように
、ＣＶＤ法により基板上に層間絶縁膜１９を形成し、ド
レイン　ソースコンタクト用のコンタクトホールを開孔
し、金属配線膜を堆積形成したのちノやターニングを行
い、金属配線１０を形成する。

ところで、高集積化に伴ってゲート酸化膜１３を薄膜化
（２００Ｘ以下）した場合、次に述べるようなＲＩＥ損
傷問題が発生する。即ち、前記多結晶シリコン膜１４を
ＲＩＥ法によりエツチングするとき、この多結晶シリコ
ン膜１４と下層のゲート酸化膜１３とのエツチング選択
比を十分多くとることができないので、シリコン基板１
１をエツチングしてしまい、結晶欠陥を発生させたり、
汚染したりする。また、上記ＲＩＥ法によるエツチング
において、プラズマ中にさらされることによって、デー
ト電極１４′が帯電し、ゲート酸化膜１３の絶縁破壊が
生じる。また、前記側壁酸化膜１７の形成工程において
も、ゲート酸化膜１３が薄いときにはシリコン基板１１
までエツチングしてしまうので、ＭＯＳ　トランジスタ
のドレイン・ソースの近傍はそれぞれ第７図に示すよう
な構造となシ、次のような問題が発生する。即ち、シリ
コン基板１１にダメージが加わることによシ、結晶欠陥
が発生し、リーク電流が増加する。また、ｎ−領域１６
の抵抗分Ｒが大きくなり、ＭＯＳ　ｌ−ラン・ゾスタの
駆動能力が低下する。さらに、前記ｎ＋領領域６を形成
するための砒素イオン高ドーズ量注入工程においても、
ゲート酸化膜１３が薄いときには、ゲート電極１４′に
集まった電荷によりゲート酸化膜１３に電界が発生し、
ゲート酸化膜１３が破壊する。

ここで、ゲート酸化膜１３が薄ければ薄いほど電界が増
加し、ゲート酸化膜１３の絶縁破壊が生じ易くなる。

また、前記多結晶シリコン膜１４にリンをドープした後
の熱処理工程により、上記リンが多結晶シリコン膜１４
とｆ−）酸化膜１３との界面にノやイルアッゾしたり、
リンがｒ−）酸化膜１３中に拡散するので、ｆ−）酸化
膜１３の耐圧が低下するという問題がある。

（発明が解決しようとする課題）本発明は、上記したように従来のＭＯＳ型集積回路はＭ
ＯＳ　トランジスタのゲート酸化膜の耐圧が低いなどの
問題があり、薄いゲート酸化膜を有する微細化ＭＯＳト
ランジスタの製造に際して基板のダメージやゲート酸化
膜の破壊が発生して歩留りが低下するなどの問題がある
ことを解決すべくなされたもので、ＭＯＳ　トランジス
タのｆ−）酸化膜の耐圧低下を防止し得るＭＯＳ型集積
回路、および微細化に伴って’４−）酸化膜が薄くても
高性能、高品質、高信頼性化されたＭＯＳトランジスタ
ヲ有するＭＯＳ型集積回路を高歩留りで製造し得るＭＯ
Ｓ型集積回路の製造方法を提供するものである。

［発明の構成］（課題を解決するための手段）本発明のＭＯＳ型集積回路は、内部に形成されたＭＯＳ
　トランジスタのゲート電極が二層構造となっており、
この二層構造の上部ゲート電極に対して下部ゲート電極
は反応性イオンエツチングのエツチング選択比が大きく
、且つ、下部ゲート電極はイオン注入種が通過可能な５
００Ｘ以下の膜厚を有することを特徴とする。

また、前記二層構造のゲート電極を、前記上部ゲート電
極に対して下部ゲート電極がＭＯＳ　）ランゾスタのチ
ャネル方向に幅が広がシ、下部ゲート電極がｎ−領域上
方にも存在する逆Ｔ字型のゲート電極とし不形成するこ
とも可能である。

また、本発明のＭＯＳ型集積回路の製造方法は、半導体
基板上のゲート、酸化膜上にシ厚５００Ｘ以下の下部導
体膜および上部導体膜を順次形成し、次にレジストパタ
ーンをマスクにして上部導電体をエツチングして上部ゲ
ート電極を形成し、次に上部ゲート電極をマスクにして
下部導体膜を通して基板にイオン注入を行って基板とは
逆導電型の低濃度不純物領域を形成し、次に上部デート
電極の側壁に酸化膜を形成し、次に上部ゲート電極およ
びその側壁の酸化膜をマスクにして下部導体膜を通して
基板にイオン注入を行って基板とは逆導電型の高濃度不
純物領域を形成し、次に下部導電体を化学的な等方性エ
ツチング法によシエッチングして下部ゲート電極を形成
することによって二層構造のゲート電極を得ること′Ｊ
ｋ［徴とする。

さらに、前記イオン注入工程に際してウエノ・固定用金
具が下部導電体に接触する状態でウェハを固定させ、こ
のウェハ固定金具を接地させておくことも可能である。

（作用）前記ＭＯＳ型集積回路によれば、上部ｆ−）電極から不
純物がデート酸化膜中に拡散したり、ゲート電極とゲー
ト酸化膜との界面に・平イルアップすることに対して、
下部ゲート電極が障壁とりるので、ゲート酸化膜が薄く
て微細化されたＭＯＳ　トランジスタの場合でもゲート
酸化膜の耐圧低下を抑制することが可能になる。

また、上記二層構造のゲート電極が逆Ｔ字型に形成され
たＭＯＳ型集積回路によれば、ホットキャリア効果によ
るＬＤＤ構造ＭＯＳトランジスタ特有の劣化モードがな
くなり、素子の高信頼性化が可能になる。

また、前記ＭＯＳ型集積回路の製造方法によれば、上記
ＭＯＳ型巣積回路の製造に際してＲＩＥ工程における基
板のエツチング奪防ぎ、ゲート電極の帯電によるゲート
酸化膜の絶縁破壊を防ぎ、イオン注入工程においてゲー
ト電極に集った電荷によるゲート酸化膜の絶縁破壊を防
ぐことが可能になシ、高性能、高品質、高信頼性化され
たＭＯＳ　トランジスタを有するＭＯＳ型集積回路を高
歩留りで製造することが可能になる。

また、前記イオン注入工程において下部導電体ウェハ固
定用金具を介して接地しておくことにより、イオン注入
によって上部ゲート電極に蓄積された電荷を下部導電体
およびウエノ・固定用金具を介して接地端へ放電させる
ことができるので、ゲート電極の帯電によるゲート酸化
膜絶縁破壊に対する防止効果が一層向上する。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（、）乃至（ｇ）はＭＯＳ型集積回路の製造工程
におけるＭＯＳ　トランジスタ形成工程を示している。

即ち、先ず第１図（、）に示すように、Ｐ型シリコン基
板１１上に選択酸化法によってフィールド酸化膜１．２
を形成し、さらに基板上にｆ−）酸化膜１３を形成する
。次に、基板上に厚さ５００Ｘ以下の薄い下部導体膜（
たとえばタングステン）２θおよび厚さ４０００Ｘの多
結晶シリコン膜１４をＣＶＤ法により順次堆積する。次
に、上記多結晶シリコン膜１４の抵抗率を小さくするた
めにリンを拡散する。次に、第１図（ｂ）に示すように
、写真蝕刻工程によりゲート電極形成予定部上に感光性
樹脂を残すようにレジストパターン１５を形成する。次
に、上記レジストパターン１５をマスクにしてＲＩＥ法
により多結晶シリコン膜１４をエツチングして上部ゲー
ト電極１４’を形成する。この場合、多結晶シリコン膜
１４に対してタングステン膜２θはＲＩＥのエツチング
比が大きいので残存する。次に、レジストパターン１５
を除去し、第１図（Ｃ）に示すように、形成しようとす
るＭＯＳ　トランジスタのドレイン近傍の電界緩和のた
めに、上部ゲート’ｆ１％１４’をマスクとしてタング
ステン膜２θヲ通して基板にリンイオンを低ドーズ量で
注入し、基板とは逆導電型の低濃度不純物拡散領域（ｎ
−領域）１６を形成する。次に、第１図（ｄ）に示すよ
うに、Ｃ■法により基板上に酸化シリコン膜を堆積した
後、ＲＩＥ法によシ上記酸化シリコン膜の異方性エツチ
ングを行い、上部ゲート電極１４′の側壁に酸化膜（側
壁酸化膜１７）を残す。次に、第１図（ｅ）に示すよう
に、上部ゲート電極１４′と側壁酸化膜１７とをマスク
にしてタングステン膜２０を通して基板に砒素イオンを
高ドース量で注入し、ドレイン・ソース用の高濃度不純
物拡散領域（ｎ＋領領域１８を形成する。次に、上部ゲ
ート電極１４′と側壁酸化膜１７とをマスクにして化学
的な等方性エツチングによりタングステン膜２０をエツ
チングする。これによって、第１図（ｆ）に示すように
、多結晶シリコンからなる上部り゛−ト電極１４′とタ
ングステンからなる下部ゲート電極２０′との二層構造
からなるゲート電極が形成される。次に、第１図（ｇ）
に示すように、ＣＶＤ法により基板上に層間絶縁膜１９
を形成し、ドレイン・ソースコンタクト用のコンタクト
ホールを開孔し、金属配線膜を堆積形成したのちパター
ニングを行い、金属配線１０を形成する。

上記したように、下部ゲート電極形成用の薄いタングス
テン膜；２０＊単導体ウニ・・上の全面に形成した状態
で、上部ゲート電極形成用のＲＩＥ工程、ｎ−領域形成
用のイオン注入工程、側壁酸化膜形成用のＲＩＥ工程、
討領域形成用のイオン注入工程を行うことにより、−次
に述べるような効果が得られる。

即ち、（１）ＲＩＥ工程において、デート酸化膜１３の
膜厚が２００Ｘ以下のように薄い場合、従来は基板をエ
ツチングしでダメージ（シリコン基板のダメージ、ター
ト酸化膜の破壊）を与えるが、上記実施例のようにタン
グステン膜２０が存在すれば、多結晶シリコン膜１４お
よび側壁酸化膜１７形成前の酸化シリコン膜に対するエ
ツチング選択比が十分大きいので、基板のエツチングを
防止でき、基板のダメージを防止できる。

（２）ＲＩＦＪ工程のようにプラズマ中でエツチングす
るとき、印加する電界強度とゲート酸化膜１３の破壊頻
度との関係は第２図に示すようになυ、低い印加電界で
は破壊頻度が非常に高く、この傾向はゲート酸化膜１３
が薄くなるほど増す。この原因は、たとえば次の文献１
（材料技術研究協会編°°超ＬＳＩ技術と材料″総合技
術出版、１９８５、ＰＯ２）、文献２　（Ｙ、　Ｙｏｓ
ｈｉｄａ　＋　Ｔ、　Ｗａｔａｎａｂｅ、Ｐｒｏｃ。

５　ｔｈ　Ｓｙｍｐ、　Ｄｒｙ　Ｐ’ｒｏｃｅｓａｅｓ
　＋　１９８３、Ｐ５４）により説明されている。即ち
、多結晶シリコン膜１４上に形成されたゲート電極用レ
ジストパターン１５に蓄積した電子及多結晶シリコン膜
１４内に電荷を誘起する。しかし、多結晶シリコン膜１
４がジャストエツチングされてゲート電極１４′となる
まではゲート酸化膜１３に大きな電圧は印加されない。

ここで、プラズマを切ると、上記ゲート電極１４′内の
正電荷とウエノ・側電極に高周波電力を結合させるため
のブロッキング容誉（図示せず）に蓄積された負電荷と
が再結合するときに大きなサージ電圧がゲート酸化膜１
３に印加され、これによって絶縁破壊が生じる。この場
合、上記実施例のようにＲＩＥ工程においてウエノ・上
全面に薄いタングステン膜２０が存在するので、多結晶
シリコン膜１４に誘起された電子を分散させることがで
き、ゲート酸化膜１３に高い電圧が加わることがなく彦
シ、その絶縁破壊が防止される。

（３）イオン注入工程、特に高ドーズ量イオン注入工程
において、従来はゲート電極に電荷が蓄積されることに
よってゲート酸化膜１３に高電界が加わり、その絶縁破
壊を起す。しかし、上記実施例においては、薄いタング
ステン膜２ｏを通してイオン注入を行うので、イオン注
入によって上部デート電極１４′に蓄積された電荷がタ
ングステン膜２０によって分散し、ゲート酸化膜１３に
高電界が加わることはなく、その絶縁破壊は生じない。

なお、上記イオン注入工程において、第３図に示すよう
にウェハ２１をウェハ固定金具２２により固定する場合
、ウェハ上のタングステン膜２゜にウェハ固定金具２２
を接触させると共にこの金具２２を接地しておけば、イ
オン注入によって上部ゲート電極１４′に蓄積された電
荷をタングステン膜２０およびウェハ固定金具２２を介
して接地端へ放電させることができるので、ゲート電極
の帯電によるゲート酸化膜絶縁破壊に対する防止効果が
一層向上する・捷た、上記実施例のように形成されたＭＯＳ型集積回路
によれば、上部ゲート電極１４’となる多結晶シリコン
中にドープしたリンは、下部ゲート電極２０′となるタ
ングステン膜が障壁となるので、ゲート酸化膜１３中に
拡散したり、ゲート電極とゲート酸化膜１３との界面に
パイルアップすることがなく、ゲート酸化膜の耐圧が低
下することは々い。

また、上記実施例のように形成されたＭｏ８　トランジ
スタの特性は、下部ケ°−ト電極２０’としてタングス
テンを使用しているので、タングステンゲートトランジ
スタと同様の特性を示し、ゲート酸化膜１３が１００Ｘ
程度に薄い場合でも良好な特性が得られる。また、第１
図（ｆ、）を拡大して第４図に示すように、上記実施例
によシ得られるＭｏＳトランジスタの二層構造のゲート
電極は、上部ゲート電極１４′に対して下部ゲート電極
２０′がＭｏ８　トランジスタのチャネル方向に幅が広
がシ、下部ゲート電極２０′がｎ−領域１６の上方にも
存在する逆Ｔ字型をしている。したがって、ゲート制御
を確実に行うことができ、ホットキャリア効果にょるＬ
Ｄ］）構造ＭＯＳトランジスタ特有の劣化モードがなく
なり、高信頼性素子を実現することができる。

なお、逆Ｔ字型ゲート電極による効果は、たとえば゛′
スペーサに起因する劣化のないＬＤＤ　−Ｍｏ８・ＦＥ
Ｔ　”　、第３４回応用物理学関係連合講績会予稿（１
９８７）Ｐ、４９８（斎藤充親、橋本−彦）によって報
告されている。なお、上記逆Ｔ字型ゲート電極を形成す
るためには、下部ゲート電極２０′とドレイン・ソース
用コンタクトホールとの整合余裕が必要になるので、高
集積化に際しては不利になる。

この不利を避けるためには、層領域１８の形成後に例え
ばＮＨ４Ｆ’（弗化アンモニア）液による等方性エツチ
ングにより側壁酸化膜１７をエツチングした後に、下部
のタングステン膜２ｏをエツチングすることによって第
５図に示すようなゲート電極を形成すればよい。

なお、上記実施例はｎチャネルＭｏ８型集積およびその
製造工程について述べたが、ＰチャネルＭＯＳ型集積回
路あるいは相補性ＭＯＳ型集積回路およびそ訂製造方法
にも本発明を適□用できる。こ−１７＝ノｔｉ合、ＰチャネルＭＯＳ　トランジスタのドレイン
・ソース領域を形成する際には、前記薄いタングステン
膜を通してポロン（Ｂ）イオンあるいはＢＦｉを注入す
ればよい。

また、上記実施例では二層構造のタート電極の材料とし
て多結晶シリコン／タングステンを用いたが、二層のゲ
ート電極材として対ＲＩＥの選択比が大きい導電体を用
いることができる。たとえば上記タングステンの代わシ
に、Ｔｉなどの高融点金属あるいはＭｏ８ｉ　、　Ｔｉ
Ｓｉ　、　ＴａＳｉなどのシリサイドあるいはＴｉＮ等
を用いてもよい。また、前記多結晶シリコンの代わりに
、Ｍｏ８ｉ　＋　ＴｉＳｉ　、　ＴａＳｉ等のシリサイ
ドを用いてもよい。

［発明の効果］上述したように本発明のＭＯＳ型集積回路によれば・、
二層構造のゲート電極を有することによってゲート酸化
膜の耐圧低下を防ぐことができ、さらに上記ケ９ート電
極を逆Ｔ字型に形成することによって素子の高信頼性化
が可能になる。また、本発明□のＭＯＳ型集積回路の製
造方法によれば、下部ゲート電極形成用の薄い下部導電
体膜を半導体ウェハ上全面に形成した状態でＲＩＥ工程
やイオン注入工程を行うことによって、基板のエツチン
グやゲート酸化膜の絶縁破壊を防ぐことができ、高性能
、高品質、高信頼性化された微細なＭＯＳ　トランジス
タを有するＭＯＳ型集積回路を高歩留シで製造すること
ができる。さらに、前記下部導電体膜をイオン注入工程
のときに接地しておくことによって、ゲート絶縁膜絶縁
破壊の防止効果が一層向上する。

【図面の簡単な説明】

第１図（、）乃至（ｇ）は本発明のＭＯＳ型集積回路の
一実施例を製造する工程を示す断面図、第２図は第１図
中におけるプラズマ中でのエツチング工程における電界
強度対デート酸化膜の破壊頻度特性を示す図、第３図は
第１図中におけるイオン注入工程の変形例を示す平面図
、第４図は第１図（ｆ）を拡大して示す断面図、第５図
は第１図（、）の工程後に側壁酸化膜をエツチングする
工程を追加することによって得られるＭＯＳ　トランジ
スタを示す断面図、第６図（、）乃至（ｆ）は従来のＭ
ＯＳ型集積回路の製造工程を示す断面図、第７図は第６
図（、）の一部を拡大して示す断面図である。１１・・・半導体基板、１２・・・フィールド酸化膜、
１３・・・ゲート酸化膜、１４・・・上部導体膜（多結
晶シリコン膜）、１４′・・・上部ゲート電極、１５・
・・レジストパターン、１６・・・ｎ−領域、１７・・
・側壁酸化膜、１８・・・ｎ＋領領域２０・・・下部導
体膜（タングステン膜）、２０’・・・下部ゲート電極
、２１・・・半導体ウェハ、２２・・・ウェハ固定金具
。出願人代理人　　弁理士　　鈴　江　武・彦■　　　　
。トーＬぜ犀彫Ｃ奏軽緊−一（ｃ）（ｂ）（ｄ）

Claims

【特許請求の範囲】

（１）内部に形成されたＭＯＳトランジスタのゲート電
極が二層構造となっており、この二層構造の上部ゲート
電極に対して下部ゲート電極は反応性イオンエッチング
のエッチング選択比が大きな材料からなり、且つ、下部
ゲート電極はイオン注入種が通過可能な５００Å以下の
膜厚を有することを特徴とするＭＯＳ型集積回路。
（２）前記二層構造のゲート電極は、上部ゲート電極に
対して下部ゲート電極がＬＤＤ構造ＭＯＳトランジスタ
のドレイン・ソース領域の低濃度不純物領域の上方にも
存在するように幅が広げられていることを特徴とする請
求項１記載のＭＯＳ型集積回路。
（３）半導体基板上のゲート酸化膜上に膜厚５００Å以
下の下部導体膜を形成し、この下部導体膜上に上部導体
膜を形成する工程と、レジストパターンをマスクにして
前記上部導体膜をエッチングして上部ゲート電極を形成
する工程と、この上部ゲート電極をマスクにして下部導
体膜を通して半導体基板にイオン注入し、半導体基板と
は逆導電型の低濃度不純物領域を形成する工程と、前記
上部ゲート電極の側壁に酸化膜を形成する工程と、この
上部ゲート電極とその側壁の酸化膜をマスクにして下部
導体膜を通して半導体基板にイオン注入し、半導体基板
とは逆導電型の高濃度不純物領域を形成する工程と、下
部導体膜を化学的に等方性エッチングして下部ゲート電
極を形成する工程とを具備することを特徴とするＭＯＳ
型集積回路の製造方法。
（４）前記高濃度不純物領域形成用のイオン注入を行う
とき、半導体基板固定用金具が下部導体膜に接触する状
態で半導体基板を固定させ、上記金具を接地しておくこ
とを特徴とする請求項３記載のＭＯＳ型集積回路の製造
方法。