JP4653735B2 - デュアルメタルゲート構造を形成するためのプロセス - Google Patents
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Description
本発明は、メタルゲートを用いた集積回路の製造に関し、より詳しくは、異なる構造のメタルゲートを用いた集積回路の製造に関する。
半導体デバイスの縮小化が進み、従来のポリシリコンゲートでは不十分になりつつある。一つの問題として、相対的に高い固有抵抗が挙げられ、別の問題として、ポリシリコンゲートとゲート誘電体との境界近傍においてポリシリコンゲート中に含まれるドーパントの減少が挙げられる。ポリシリコンに関するこれらの欠陥を克服するため、その代替物としてメタルゲートが要求されている。ＰチャンネルトランジスタとＮチャンネルトランジスタとに要求される機能のため、ＰチャンネルトランジスタとＮチャンネルトランジスタとに用いられるメタルの仕事関数はそれぞれ異なるべきである。これにより、二種類のメタルを、ゲート誘電体の直上に設けられるメタルとして使用することが可能になる。これに対する有効なメタルは、一般に、堆積やエッチングを容易に行うことができない。有効な二種類のメタルとしては、Ｐチャンネルトランジスタ用として窒化チタンが知られ、Ｎチャンネルトランジスタ用として窒化タンタルシリコンが知られている。
しかしながら、これらの材料に対し通常用いられるエッチング液は、ゲート誘電体とシリコン基板とに対して十分に選択的でないため、シリコン基板に溝が形成されてしまうおそれがある。このことは、Ｐチャンネル活性領域において、窒化タンタルシリコンの下に窒化チタンが設けられているために生じる。Ｐチャンネル活性領域上における窒化タンタルシリコンの除去のためのエッチング処理では、その後のエッチングによりＮチャンネル領域内のゲート誘電体を露出させるため、窒化チタンを露出させなければならない。このため、窒化チタンのエッチングは、ソース／ドレインが形成されるＮチャンネル活性領域に露出しているゲート誘電体に対しても適用されてしまう。このような窒化チタンのエッチングにより、露出しているゲート誘電体が除去されてしまい、ソース／ドレインの形成される基部となるシリコンに溝が形成されてしまう虞がある。
従って、上述した課題を解決することの可能なデュアルゲートトランジスタの製造プロセスが求められている。
本発明は、一例として記載され、添付図面により制限されるものではない。添付図面では、同じ参照番号が同じ要素を示している。
図中の要素が明瞭化及び簡略化のために示され、実寸で図示される必要のないことは当業者にとって明らかである。例えば、本発明の実施形態に対する理解をより深めるため、図中の要素のうち、いくつかの寸法が、他の要素に比べて誇張されている。
図中の要素が明瞭化及び簡略化のために示され、実寸で図示される必要のないことは当業者にとって明らかである。例えば、本発明の実施形態に対する理解をより深めるため、図中の要素のうち、いくつかの寸法が、他の要素に比べて誇張されている。
一実施態様において、半導体デバイスは、Ｐチャンネルゲート層を有し、同Ｐチャンネルゲート層は、第１メタルと、同第１メタル上に第２メタルとを備えている。また、半導体デバイスは、Ｎチャンネルゲート層を有し、同Ｎチャンネルゲート層は、ゲート誘電体と直接接する第２メタルを備えている。Ｎチャンネルゲート層、及びＰチャンネルゲート層の一部には、ドライエッチングによるエッチング処理が施される。Ｐチャンネルゲート層は、ウェットエッチングにより仕上げられる。ウェットエッチングは、ゲート誘電体と第２メタルとの両方に対して極めて選択的である。そのため、Ｎチャンネルトランジスタは、Ｐチャンネルゲート層のエッチング仕上げによる影響を受けない。このことは、図面と以下の説明とを参照することによって一層理解される。
図１に示すように、半導体デバイス１０は、ＳＯＩ基板１２（シリコンオンインシュレータウェーハ）、ＳＯＩ基板１２の表面の直上にゲート誘電体１４、窒化チタン層１６、窒化タンタルシリコン層１８、ポリシリコン層２０、シリコンを多く含む窒化シリコンからなる反射防止膜（ＡＲＣ）層２２、及び、パターン化されたフォトレジスト部２４，２６を備えている。ＳＯＩ基板１２は、シリコン基板２８、絶縁層３０、Ｎ領域３４、絶縁領域３２、及びＰ領域３６を備えている。絶縁層３０は、酸化シリコンであることが好ましいが、別の絶縁材料であってもよい。また、ＳＯＩ基板の代わりに、バルクシリコン基板を用いてもよい。層１６は、Ｐ領域３６上ではなく、Ｎ領域３４上に設けられ、ゲート誘電体１４と直接接している。層１８は、層１６とＰ領域３６とを有するＳＯＩ基板１２上に設けられている。層２０は層１８上に設けられ、層２２は層２０上に設けられている。Ｐチャンネルゲート層が形成されるＮ領域３４上には、パターン化されたフォトレジスト部２４が部分的に設けられている。同様に、Ｎチャンネルゲート層が形成されるＰ領域３６上には、パターン化されたフォトレジスト部２６が部分的に設けられている。
ここに至って、ゲート誘電体１４を貫通しないようなドライエッチングが実施される。層１６，１８の厚みは５ｎｍであることが好ましいが、３ｎｍに小さくしてもよく、５ｎｍより大きくしてもよい。トランジスタのゲート長の決定に用いられるパターン化されたフォトレジスト部２４，２６の幅は、メタル層１６，１８の厚みの約１０倍に相当する５０ｎｍであることが好ましい。絶縁領域３２の幅は、パターン化されたフォトレジスト部２４，２６の幅とほぼ同等である。これらの寸法は、使用される特殊技術によって小さくすることもでき、大きくすることもできる。例えば、リソグラフィー技術によれば、製造時に、パターン化されたフォトレジスト部２４，２６のための最小寸法が、５０ｎｍか、或いは、１００ｎｍと同等の値にのみ制限される。ところが、層１６，１８の厚みは、やはり５ｎｍのままであり、ＡＲＣ層２２の厚みは２０ｎｍであることが好ましい。
図２に示すように、ドライエッチングを実施した結果、Ｎ領域３４上とＰ領域３６上とには、それぞれゲート層３７，３９が形成される。ゲート誘電体１４は、ゲート層３９により覆われた部分を除いてＰ領域３６上に露出されている。Ｎ領域３４上の層１６は、ゲート層３７により覆われた部分を除いて露出されている。パターン化されたフォトレジスト部２４，２６は侵食されてもよい。ゲート層３７，３９は、共に、ＡＲＣ層２２の部分と、層２０の部分と、層１８の部分とを備えている。
図２に示されるゲート層３７，３９を形成する際のドライエッチングは、３段階のエッチング工程を通じて実施されることが好ましい。第一段階では、窒化シリコンＡＲＣ層２２のエッチングを対象としており、ハロゲンベースの反応性イオンエッチング（ＲＩＥ）を用いることが好ましい。続いて、ハロゲンベースのＲＩＥにより層２０のエッチングが行われる。層２０のエッチングに続いて、ハロゲンベースのＲＩＥにより層１８のエッチングが行われる。これらのエッチングでは、これらの種類の層を対象とした従来のエッチングが行われる。窒化チタンのエッチングは、通常、ＲＩＥにより行われ、この場合もハロゲンベースのＲＩＥである。これに伴う困難性として、窒化チタンがゲート誘電体に対して十分選択的でないことが挙げられる。この場合、ゲート誘電体は酸窒化シリコンであることが好ましい。酸窒化シリコンは、酸化シリコンよりも高い誘電率を有し、その上、ハロゲンベースのＲＩＥエッチングに対する耐性も高いが、窒化チタンを必要な厚みにエッチングするまでの間、該エッチングにより貫通されることを回避するのに十分な抵抗力を有してはいない。ハロゲンベースのＲＩＥエッチングには多少の違いがあり、最終的には、実際にエッチングされる層に応じて経験的に決められている。これらの材料を対象とするエッチングは従来通りであり、慣習的な方法により決められている。酸化シリコンがゲート誘電体として用いられると、同じようなエッチングの問題が生じてしまい、実際には、より悪くなることすらある。なぜなら、層１６，１８に用いられる金属含有材料をエッチング対象とした通常のドライエッチングは、酸窒化シリコンを対象とした場合よりも酸化シリコンに対して更に選択的ではないためである。
処理のためには、窒化チタンの厚みを薄くすることが望ましい。しかしながら、次に形成されるトランジスタのチャンネルを制御する仕事関数の決定のため、窒化チタンの厚みを十分に確保することが望ましい。ゲート誘電体は、３.９より大きい誘電率を有することが好ましい。一般には、ＮチャンネルトランジスタゲートとＰチャンネルトランジスタゲートとに対する最適な仕事関数は、それぞれ、シリコンのエネルギーバンドのバンド端、即ち、４.１電子ボルト（ｅＶ）と５.２ｅＶとであると考えられている。このことは、バルクシリコンと、部分空乏層型ＳＯＩとの両方に対しても当てはまる。実際に、これを実現することは困難であるが、好ましくは、Ｎチャンネルメタルゲートは、４．４ｅＶ以下の仕事関数を有するべきであり、Ｐチャンネルメタルゲートは、本実施形態の部分空乏層型ＳＯＩ基板又はバルク半導体基板に対して４．６ｅＶよりも大きい仕事関数を有するべきである。窒化チタン層１６は、４.６５ｅＶの仕事関数を有し、窒化タンタルシリコン層１８は、４.４ｅＶの仕事関数を有している。仕事関数の差異をより小さくするほど、完全空乏層型ＳＯＩ基板に対しては要求を満たすものとなり得る。
従って、層１６をエッチングするため、従来のＲＩＥエッチングを用いる代わりに、ウェットエッチングが用いられている。ウェットエッチングは、硫酸及び過酸化水素の水溶液を用いたピラニア洗浄であることが好ましい。このためには、他のウェットエッチングについても有効であろう。ピラニア洗浄は、製造設備の入手が容易であり、そのため利用方法や制御方法がよく理解されていることから、とりわけ有効である。このピラニア洗浄は、酸化シリコン、並びに、窒化タンタルシリコン及び酸窒化シリコンの両方に対し極めて選択的である。従って、ピラニア洗浄に曝される層１６が除去されるまでの間、層１８とゲート誘電体１４とについても最低限度のエッチングがなされる。このことは、ゲート誘電体１４が酸化シリコンの場合にも当てはまる。
ピラニア洗浄の適用結果を図３に示す。これは、完成したゲート層３７と、ゲート層３９の最小変化とを示している。パターン化されたフォトレジスト部２４，２６は、ピラニア洗浄時に除去される。ウェット洗浄による材料の除去では、縦方向と横方向とを共にエッチングする等方性のエッチングが行われる。従って、ゲート層３７の一部を構成する層１８の下部から層１６が部分的に除去されて層１６のアンダーカットが生じる。こうしたアンダーカットは、一般に、エッチングされる層の厚みよりも大きくない。この場合、層１６の好ましい厚みは５ｎｍであり、そのため、層１６と層１８との境界に生じるアンダーカットの量は約５ｎｍとなり得る。この値は、ゲート長の約１０％に相当し、ゲート誘電体１４に近づくほどアンダーカットの量は小さくなる。図３には、従来の方法でトランジスタが形成され、完成した状態のゲート層３７，３９が示されている。
図４には、ゲート層３７，３９を用いて完成した状態のトランジスタ３８，４０が示されている。ＡＲＣ層２２は、両ゲート層３７，３９から除去されており、従来の方法によって、トランジスタ３８，４０を形成することができる。トランジスタ３８は、ソース／ドレイン４２，４４、側壁スペーサ４６、ライナー４８、及びケイ化物領域５０，５２，５４を有するＰチャンネルトランジスタである。ケイ化物領域５０，５２は、それぞれ、ソース／ドレイン４２，４４と接触した状態で、それらの直上に形成されている。同様に、ケイ化物領域５４は、図３に示されるゲート層３７の一部を構成する層２０と接触した状態で、同層２０の直上に形成されている。トランジスタ４０は、ソース／ドレイン５６，５８、側壁スペーサ６０、ライナー６２、及びケイ化物領域６４，６６を有するＮチャンネルトランジスタである。ケイ化物領域６４，６６は、それぞれ、ソース／ドレイン５６，５８と接触した状態で、それらの直上に形成されている。
上述した仕様において、本発明は、特定の実施態様について述べられている。しかしながら、特許請求の範囲に記載される本発明の技術的範囲から逸脱しないで、種々の変更を行うことが可能であることは当業者にとって明らかである。例えば、図１に示すデバイス構造の代替案としては、濃度勾配を有する単一材料を含む合金又は積層されたデバイス構造の上部に設けられる導体に対するものがある。また、二つの異なる層１６，１８は、本明細書にて特定されたものと異なる材料であってもよい。これら二つの層は、実際には同じ材料からなるものの、所望の仕事関数差を得るため材料の割合を異ならせるようにしてもよい。更に、Ｐ領域３６内にて、層１８の直上に層１６を設けるため、同層１８を最初に堆積するようにしてもよい。その結果、図２〜図４に示されるようにＰチャンネルゲート層が両メタル層を有する代わりに、Ｎチャンネルゲート層が両メタルを有することになる。代替案の別の例として、デバイス構造の上部に設けられるポリシリコン層を、例えばタングステン等のシート抵抗の低い材料に変更してもよい。つまり、本明細書及び図は、限定的な意義よりもむしろ説明的な意義とみなすべきであり、そのような全ての変更は、本発明の技術的に範囲に含まれている。
有利点と、問題に対する解決策とについて、特定の実施態様に関して説明してきた。しかしながら、有利点、問題に対する解決策、及び、全ての利点又は解決策を生じさせるか或いは一層明確にすることのできる全ての要素は、幾つかの又は全ての特許請求の範囲に重要な、必要な、又は、本質的な特徴或いは要件と解釈するべきではない。本明細書で用いられる「備える」や「からなる」といった用語、又は全ての変更例は、非排他的包含をカバーするためのもので、列挙された要素からなるプロセス、方法、物品、又は装置は、それらの要素のみを含むものではなく、本明細書には明確に列挙されていない他の要件を含むこともできる。
Claims (2)
- デュアルメタルゲート構造を形成するためのプロセスであって、
第１領域と第２領域とを有し、前記第１領域はＮ型を有し、前記第２領域はＰ型を有する半導体基板を提供するステップと、
前記半導体基板の前記第１領域と前記第２領域とを覆う誘電体層を形成するステップであって、前記誘電体層は酸窒化シリコン又は酸化シリコンからなるステップと、
前記誘電体層上に設けられ、前記半導体基板の前記第１領域を覆う第１メタル含有層を形成するステップであって、前記第１メタル含有層は窒化チタンからなるステップと、
前記第１メタル含有層と前記誘電体層とを覆うと共に、前記半導体基板の前記第２領域上に設けられた前記誘電体層の一部と直接接する第２メタル含有層を形成するステップであって、前記第２メタル含有層は窒化タンタルシリコンからなるステップと、
前記第２メタル含有層上にパターン化されたマスキング層を形成するステップと、
前記パターン化されたマスキング層を用いて前記第２メタル含有層をドライエッチングし、第２ゲート層を形成すると共に前記第１メタル含有層上に第１ゲート層の上部を形成するステップと、
前記第１ゲート層の上部をマスクとして用いて前記第１メタル含有層の少なくとも一部をウェットエッチングし、前記第１ゲート層の下部を形成するステップであって、前記ウェットエッチングは、硫酸及び過酸化水素の水溶液を用いたピラニア洗浄であるステップと
を備えるプロセス。 - デュアルメタルゲート構造を形成するためのプロセスであって、
第１領域と第２領域とを有し、前記第１領域はＮ領域であり、前記第２領域はＰ領域である半導体基板を提供するステップと、
前記半導体基板の前記第１領域と前記第２領域とを覆うゲート誘電体層を形成するステップであって、前記ゲート誘電体層は酸窒化シリコン又は酸化シリコンからなるステップと、
前記ゲート誘電体層上に設けられ、前記半導体基板の前記第１領域を覆う第１メタル含有層を形成するステップであって、前記第１メタル含有層は窒化チタンからなるステップと、
前記第１メタル含有層と前記ゲート誘電体層とを覆うように設けられ、前記半導体基板の前記第２領域を覆う前記ゲート誘電体層の一部と直接接する第２メタル含有層を形成するステップであって、前記第２メタル含有層は窒化タンタルシリコンからなるステップと、
前記第２メタル含有層上にパターン化されたマスキング層を形成するステップと、
前記パターン化されたマスキング層を用いて前記第２メタル含有層をドライエッチングし、第２ゲート層を形成すると共に前記第１メタル含有層上に第１ゲート層の上部を形成するステップと、
前記パターン化されたマスキング層を用いて前記第１メタル含有層の少なくとも一部をウェットエッチングし、前記第１ゲート層の下部を形成するステップであって、前記ウェットエッチングは、硫酸及び過酸化水素の水溶液を用いたピラニア洗浄であるステップと
を備えるプロセス。
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