CN1976001A - 在半导体器件中形成存储节点接触塞的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 81
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000003860 storage Methods 0.000 claims abstract description 140
- 239000010410 layer Substances 0.000 claims abstract description 89
- 239000011229 interlayer Substances 0.000 claims abstract description 57
- 238000005530 etching Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000011049 filling Methods 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims description 44
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 12
- 239000003795 chemical substances by application Substances 0.000 claims description 11
- 238000005260 corrosion Methods 0.000 claims description 10
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000012797 qualification Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 8
- 230000000717 retained effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 3
- 238000005516 engineering process Methods 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000004626 scanning electron microscopy Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 3
- 101001027622 Homo sapiens Protein adenylyltransferase FICD Proteins 0.000 description 2
- 102100037689 Protein adenylyltransferase FICD Human genes 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- Engineering & Computer Science (AREA)
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Abstract
提供了一种在半导体器件中形成存储节点接触塞的方法。该方法包括：在具有传导塞的基板之上形成层间绝缘层；使用至少线型存储节点接触掩模作为蚀刻掩模来蚀刻层间绝缘层的一部分以形成具有倾斜侧壁的第一接触孔；蚀刻在第一接触孔下的层间绝缘层的另一部分以形成暴露传导塞的第二接触孔，第二接触孔具有基本上竖直的侧壁；并填充第一和第二存储节点接触孔以形成存储节点接触塞。
Description
技术领域
本发明涉及一种制作半导体器件的方法；且更具体地，涉及一种在半导体器件中形成存储节点接触塞的方法。
背景技术
在特征尺寸小于80nm的存储节点接触塞中，半导体器件中大规模集成导致用ArF光致抗蚀剂形成孔型接触。
图1所示为典型的半导体器件的顶视图。
多个栅极线(gate line)13以一个方向排列在有源区11A上。多个连接塞接触(landing plug contact)15在多个栅极线13之间形成在相应有源区11A上。多个位线BL与栅极线13垂直排列以与一组连接塞接触15相连接。多个存储节点接触塞SNC形成在位线BL与栅极线13互相交叉的区中的连接塞接触15上。多个存储节点SN形成在存储节点接触塞SNC上。
图2所示为典型的半导体器件沿图1的线I-I’的横截面视图。图3所示为典型的半导体器件沿图1的线II-II’的横截面视图。
参考图2和3，器件隔离层(未示出)形成在基板11的预定区域中以限定有源区11A。多个栅极线13(见图1)形成在基板11上，且栅极线间隔物形成在栅极线13的侧壁上。
第一层间绝缘层14形成在栅极线13上且之后被平坦化。蚀刻第一层间绝缘层14以形成接触孔(未示出)，所述接触孔暴露栅极线13之间的有源区11A。随后连接塞接触15形成在有源区11A上。
第二层间绝缘层16形成在连接塞接触15和第一层间绝缘层14上，且多个位线图案100形成在第二层间绝缘层16上。每一位线图案100包括阻挡金属层17、位线钨层18和位线硬掩模氮化物层19，其按顺序次序形成。阻挡金属层17通过顺序形成TiN和Ti获得。
位线间隔物20形成在位线图案100的侧壁上。第三层间绝缘层21形成在位线图案100上直到第三层间绝缘层21填满位线图案100之间的间隔。孔型存储节点接触掩模22形成在第三层间绝缘层21上。
用存储节点接触掩模22作为蚀刻掩模，蚀刻第三层间绝缘层21和第二层间绝缘层16以形成存储节点接触孔23，其暴露连接塞接触15的表面。这个形成存储节点接触孔23的蚀刻工艺使用自对准接触(SAC)蚀刻工艺。
虽然未示出，存储节点接触塞SNC通过使用塞隔离工艺用多晶硅层填充存储节点接触孔23形成。存储节点SN随后形成在存储节点接触塞SNC上。
但是，因为存储节点接触塞形成在存储节点接触孔中，每一存储节点接触塞的顶部的开放区域通常小。于是，存储节点的覆盖裕度变得太小，需要在存储节点接触塞和存储节点之间形成垫多晶硅层。
当执行形成存储节点接触孔的蚀刻工艺时，常常使用ArF光致抗蚀剂材料。对该工艺，通常使用昂贵的蚀刻仪器，增加了维护成本，因此阻碍了大规模生产。而且，在形成存储节点接触孔的蚀刻工艺中，位线硬掩模层更容易损坏且该损坏由图2中参考数字24指示。对位线硬掩模层的损坏会引起SAC故障如在存储节点和存储节点接触塞之间的短路。
发明内容
本发明的一个实施例涉及一种在半导体器件中形成存储节点接触塞的方法，其中该方法可增加存储节点接触塞的顶部的开放区域、减少在存储节点和存储节点接触塞之间的SAC故障产生且使用成本有效的仪器减少制造成本。
根据本发明的一个方面，提供了一种在半导体器件中形成存储节点接触塞的方法，包括：在形成连接塞接触的半完成的基板之上形成层间绝缘层；在层间绝缘层之上形成线型存储节点接触掩模；用线型存储节点接触掩模作为蚀刻掩模来蚀刻层间绝缘层的一部分以形成具有扩展侧壁(或倾斜侧壁)的第一接触孔；蚀刻第一接触孔下的层间绝缘层的一部分以形成暴露相应连接塞接触的第二接触孔；并在存储节点接触孔中形成存储节点接触塞，所述存储节点接触孔每个包括第一接触孔和第二接触孔。
根据本发明的另一个方面，提供了一种在半导体器件中形成存储节点接触塞的方法，包括：在形成连接塞接触的半完成的基板之上形成第一绝缘层；在第一绝缘层之上形成多个位线图案，其中每一位线图案包括形成为三层的硬掩模；在位线图案之上形成第二绝缘层直到填满位线图案之间的间隔；平坦化第二绝缘层直到暴露出硬掩模的第二层；在平坦化的第二绝缘层之上形成线型存储节点接触掩模；用存储节点接触掩模作为蚀刻掩模顺序地蚀刻第二绝缘层和第一绝缘层以形成存储节点接触孔，每个所述接触孔暴露位线图案间的相应连接塞接触并具有比入口下方的一致的(uniform)截面的宽度大的入口宽度；并在存储节点接触孔中形成存储节点接触塞。
在一个实施例中，一种在半导体器件中形成存储节点接触塞的方法包括：在具有传导塞的基板之上形成层间绝缘层。用至少线型存储节点接触掩模作为蚀刻掩模来蚀刻层间绝缘层的一部分以形成具有倾斜侧壁的第一接触孔。在第一接触孔下蚀刻层间绝缘层的另一部分以形成暴露传导塞的第二接触孔，第二接触孔具有基本上竖直的侧壁。填充第一和第二存储节点接触孔以形成接触传导塞的存储节点接触塞。
在另一个实施例中，一种在半导体器件中形成存储节点接触塞的方法包括：在具有传导塞的基板之上形成第一绝缘层；在第一绝缘层之上形成多个位线图案，其中每一位线图案包括形成有第一、第二和第三层的硬掩模；在位线图案之上形成第二绝缘层直到填满位线图案之间的间隔；平坦化第二绝缘层直到暴露硬掩模的第二层；在平坦化的第二绝缘层之上形成线型存储节点接触掩模；用存储节点接触掩模作为蚀刻掩模来顺序地蚀刻第二绝缘层和第一绝缘层以形成位线图案间的存储节点接触孔，存储节点接触孔暴露传导塞，存储节点接触孔具有有倾斜壁的上部和有竖直壁的下部；并且填充存储节点接触孔以形成接触传导塞的存储节点接触塞。
在又一实施例中，一种在半导体器件中形成存储节点接触塞的方法包括：在具有传导塞的基板之上形成层间绝缘层。蚀刻层间绝缘层的第一部分以限定具有基本上竖直的侧壁的第一沟槽。蚀刻层间绝缘层的第二部分以把第一沟槽转换为具有倾斜侧壁的第二沟槽。蚀刻层间绝缘层的第三部分以形成具有基本上竖直的侧壁的第三沟槽，连接第二沟槽和第三沟槽以限定存储节点接触孔。填充存储节点接触孔以形成接触传导塞的存储节点接触塞。第一部分被各向异性地蚀刻，如，干蚀刻。第二部分被各向同性地蚀刻，如，湿蚀刻。第三部分被各向异性地蚀刻，如，干蚀刻。在一个实施例中，第二部分可用各向同性干蚀刻方法蚀刻。
附图说明
以下结合附图对实施例的说明将使本发明的上述文字和其他特性更容易理解，其中：
图1所示为典型的半导体器件的顶视图；
图2所示为典型的半导体器件沿图1的线I-I’的横截面视图；
图3所示为典型的半导体器件沿图1的线II-II’的横截面视图；
图4所示为根据本发明的实施例的半导体器件的顶视图；
图5A到5F所示为沿图4的线II-II’的横截面视图，说明根据本发明实施例的形成存储节点接触塞的方法；
图6A到6F所示为沿图4的线I-I’的横截面视图，说明根据本发明实施例的制作存储节点接触塞的方法；
图7所示为根据本发明实施例在层间绝缘层上执行化学机械抛光(CMP)工艺后的基板结构的扫描电子显微镜(SEM)显微图像；
图8所示为根据本发明实施例在形成存储节点接触的蚀刻工艺之后的基板结构的SEM显微图像；
图9所示为根据本发明实施例在存储节点接触上执行CMP工艺之后的基板结构的SEM显微图像。
具体实施方式
以下，本方面的各种实施例将参考附图详细说明。
图4所示为根据本发明实施例的半导体器件的顶视图；
如图所示，多个栅极线33排列在有源区31A之上。多个连接塞接触35形成在布置在栅极线33和多个位线BL之间的有源区31A之上，所述多个位线BL与栅极线33垂直排列以与一组连接塞接触35耦合。
多个存储节点接触塞48形成在栅极线33与位线BL互相交叉的区中的连接塞接触35之上。多个存储节点SN形成在存储节点接触塞48之上。
虽然未示出，用线型存储节点接触掩模，将存储节点接触孔创建在存储节点接触塞48具有宽开口地形成的地方。存储节点接触掩模用KrF光致抗蚀剂材料形成。
图5A到5F所示为沿图4的线II-II’的横截面视图，说明根据本发明实施例的形成存储节点接触塞的方法。图6A到6F所示为沿图4的线I-I’的横截面视图，说明根据本发明实施例的制作存储节点接触塞的方法。此处，相似的参考数字指示图4中描述的相似的元件。
参考图5A和6A，器件隔离层32形成在基板31的预定区域中以限定有源区31A。多个栅极线33形成在基板31之上，且栅极间隔物33A形成在栅极线33的侧壁上。
第一层间绝缘层34形成在上述产生的结构之上直到栅极线33间的间隔被填满；此后，平坦化该层。第一层间绝缘层34的平坦化用化学机械抛光(CMP)工艺进行，其继续直到暴露栅极线33的上表面。
蚀刻第一层间绝缘层34以形成暴露布置在栅极线33间的有源区31A的接触孔(未示出)。随后，连接塞接触35形成在有源区31A之上。更具体地，连接塞接触35通过把多晶硅层填充到接触孔(未示出)中并在多晶硅层上执行回蚀刻工艺或CMP工艺而形成。
第二层间绝缘层36形成在连接塞接触35之上且被选择性地蚀刻以形成位线接触孔37，所述位线接触孔37暴露待与位线耦合的一组连接塞接触35，所述位线将随后形成。
用于位线的阻挡层38(下面称为“位线阻挡层”)形成在第二层间绝缘层36之上，所述第二层间绝缘层36通过以上的选择性蚀刻工艺来图案化以形成位线接触孔37。位线阻挡层38形成在Ti/TiN的双结构中并具有范围从约100到约1,000的厚度。位线阻挡层38特别地用离子化金属离子等离子体(IMP)方法形成，且之后，可在约850℃执行退火工艺约20秒。退火工艺之后，粘附层可用IMP方法形成。该粘附层可包括TiN。
位线金属层39用化学气相沉积(CVD)方法形成在位线阻挡层38之上。位线金属层39包括钨并具有范围从约300到约1,000的厚度。位线硬掩模层40形成在位线金属层39之上。位线硬掩模层40具有三重结构，包括：氮化物层40A、钨层40B和无定形碳层40C，所述各层按顺序次序形成。位线硬掩模层40总厚度与典型地是氮化物层的单独的位线硬掩模层的厚度基本相同，以便当第三层间绝缘层顺序形成时保持间隙填充特征。例如，位线硬掩模层40的氮化物层40A包括等离子体增强氮化物材料并具有范围从约1,000到约2,500的厚度。位线硬掩模层40的钨层40B和无定形碳层40C分别形成为厚度范围从约300到约800和厚度范围从约1,000到约2,000。
抗反射涂层41形成在位线硬掩模层40之上。抗反射涂层41包括氧氮化硅(SiON)并具有范围从约300到约1,000的厚度。
位线掩模42通过在光致抗蚀剂材料上执行预定工艺而形成。随后，使用位线掩模42作为蚀刻阻挡来执行蚀刻工艺以形成多个位线图案。每一位线图案包括位线阻挡层38的堆叠结构、位线金属层39和位线硬掩模层40，所述各层由上述蚀刻工艺图案化。
抗反射涂层41和位线硬掩模层40用CF4/CHF3/O2/Ar的气体混合物在以下特定条件下蚀刻：压力在约20mTorr到约70mTorr；以及功率在约300W到约1,000W。位线金属层39和位线阻挡层38用SF6/BCl3/N2/Cl2的气体混合物在以下特定条件下蚀刻：压力在约20mTorr到约70mTorr；以及功率在约300W到约1,000W。
参考图5B和6B，位线掩模42被剥离。在这里，抗反射涂层41也被去除，暴露位线图案。
虽然未示出，氮化物层以约为50到约150的厚度在位线图案之上和第二层间绝缘层36之上形成。氮化物层随后被蚀刻以在位线图案侧壁上形成位线间隔物43。
第三层间绝缘层44形成在上述产生的结构之上，填充位线图案间的间隔。第三层间绝缘层44包括高密度等离子体氧化物材料并具有约4,000到约10,000的厚度。于是，第三层间绝缘层44形成为具有填充位线图案间的间隔的位线图案以上的一定厚度。
参考图5C和6C，执行化学机械抛光(CMP)工艺以平坦化第三层间绝缘层44。在此，该CMP工艺将称为“ILD CMP工艺”。继续ILD CMP工艺直到到达位线硬掩模层40的钨层40B。
更具体地，ILD CMP工艺在第三层间绝缘层44和位线硬掩模层40的无定形碳层40C上执行，以便暴露钨层40B。因为无定形碳层40C与第三层间绝缘层44具有相似的抛光率，第三层间绝缘层44可被均匀地平坦化。
由于位线硬掩模层40的三重结构，在ILD CMP工艺期间去除无定形碳层40C可减少用于后续的存储节点接触的蚀刻负担。
参考图5D和6D，KrF光致抗蚀剂材料(未示出)涂覆在图5C和6C所示的结构之上并通过曝光和显影工艺被图案化以形成存储节点接触掩模45。存储节点接触掩模45是线型掩模，其打开第三层间绝缘层44的要形成存储节点接触孔的部分。特别地，存储节点接触掩模45形成为与位线图案垂直。
用存储节点接触掩模45执行用于形成前述存储节点接触的蚀刻工艺。更详细地，该蚀刻工艺进行两个蚀刻操作。第一蚀刻工艺，这里称为第一存储节点接触蚀刻工艺，是部分蚀刻工艺，其蚀刻第三层间绝缘层44到预定深度D，不暴露布置在位线图案间的连接塞接触35而暴露位线硬掩模层40的氮化物层40A的侧壁部分。参考数字46A指示由第一存储节点接触蚀刻工艺形成的第一接触孔。
第一存储节点接触蚀刻工艺由干蚀刻和湿蚀刻组合起来实现。干蚀刻在以下特定条件下执行：压力在约15mTorr到约50mTorr；功率在约1,000W到2,000W；以及气体混合物，包括下列气体的至少两种或更多：CF4、C4F8、C5F8、C4F6、CHF3、CH2F2、Ar、O2、CO和N2。第三层间绝缘层44的蚀刻目标厚度范围从约为1,000到约2,000。
湿蚀刻使用HF溶液或缓冲氧化物蚀刻剂(BOE)。使用HF溶液的湿蚀刻导致横向蚀刻，并且因此，由干蚀刻形成的第一存储节点接触孔46A的侧壁横向扩展，例如，侧壁是倾斜的而不是竖直的。参考数字46B指示其侧壁通过湿蚀刻扩展的第二接触孔。侧壁以小于90度倾斜下。如此处所使用的，以小于90度倾斜下的侧壁称为“倾斜侧壁”。
通过执行用于第一存储节点接触蚀刻工艺的组合的干蚀刻和湿蚀刻，特别是通过在干蚀刻之后执行湿蚀刻，第一存储节点接触孔46A的侧壁得到横向扩展。即，第二接触孔46B限定了存储节点接触孔46(参考图5E和6E)的入口部分(或开口)。因此，扩大了填充存储节点接触孔46的每一上述存储节点接触塞顶部的开放区域(或上部开口)。于是，可获得用于后续存储节点的更大覆盖裕度。
参考图5E和6E，第二存储节点蚀刻工艺用存储节点接触掩模45执行。第二存储节点蚀刻工艺进行干蚀刻工艺，其蚀刻布置在第二接触孔46B下的第三层间绝缘层44和第二层间绝缘层36以形成暴露连接塞接触35的第三接触孔46C。用于形成第三接触孔46C的干蚀刻工艺在以下条件下实现：压力在约15mTorr到约50mTorr；功率在约1,000W到约2,000W；以及气体混合物，包括下列气体的至少两种或更多：C4F8、C5F8、C4F6、CH2F2、Ar、O2、CO和N2。
第二接触孔46B和第三接触孔46C包括前述存储节点接触孔46。第二接触孔46B的开口因为第一接触孔46A的侧壁通过第一存储节点接触蚀刻工艺扩展而变宽，而第三接触孔46C具有比第二接触孔46B更小的线宽度。即，接触孔46包括具有倾斜侧壁的上部和具有竖直侧壁的下部。
参考图5F和6F，随后剥离和清除存储节点接触掩模45，且绝缘层(如氮化物层)形成在暴露的连接塞接触35以及第三和第二层间绝缘层44和36之上，由第一和第二存储节点接触蚀刻工艺图案化。在第三和第二层间绝缘层44和36上执行回蚀刻工艺以形成接触存储节点接触孔46的侧壁的存储节点接触间隔物47。在执行回蚀刻工艺时，位线硬掩模层40的钨层40B也被去除。
虽然未示出，多晶硅层填充存储节点接触孔46，并在其上执行CMP工艺直到暴露位线硬掩模层40的氮化物层40A。以下，该CMP工艺被称为“SNC CMP工艺”。该SNC CMP工艺完成多晶硅层的隔离，并且因此，形成存储节点接触塞48。
根据本发明的实施例，使用线型存储节点接触掩模45使存储节点接触孔46具有宽开口，并在其中形成存储节点接触塞48，所以存储节点接触塞48的开放区域增加。更具体地，如图5F所示，存储节点接触塞48的入口部分——即第二接触孔46B——的宽度W2比第三接触孔46C的宽度W1小。因此，存储节点接触塞48和存储节点之间的接触区域变宽。
由于线型存储节点接触掩模45用KrF光致抗蚀剂材料形成，不需要附加的硬掩模以形成存储节点接触掩模45。如前所述，需要昂贵的仪器以用ArF光致抗蚀剂材料形成典型的存储节点接触掩模。相反，用KrF光致抗蚀剂材料增加了成本效率，并且存储节点接触蚀刻工艺可不用附加的硬掩模而进行。而且，由于每一位线图案的位线硬掩模层40形成为三重结构，对位线硬掩模层的损坏在存储节点接触蚀刻工艺期间可最小化。
图7所示为根据本发明的实施例在ILD CMP工艺后的基板结构的SEM显微图像。
如图所示，ILD CMP工艺在位线硬掩模层的钨层之上停止。位线硬掩模层的钨层的损失小于约200，且对晶片的每一位置损失变化最小。
图8所示为根据本发明的实施例在存储节点接触蚀刻工艺之后的基板结构的SEM显微图像。以下的表1展示了根据本发明的实施例在存储节点接触蚀刻工艺之后的结果。
表1
| DICD(nm) | 湿蚀刻() | FICD(In Line)(nm) | FICD(B-SEM)(nm) | R-W硬掩模() | R-Nit硬掩模() | Nit损失() | 顶临界尺寸(topCD)(nm) | 闸临界尺寸(BarCD)(nm) | |
| 目标 | 150 | 450 | 95 | - | 0 | 1,200 | 0 | 200 | 54 |
| 数据 | 148 | 437 | 110 | 106 | 214 | 1,506 | 0 | 243 | 53 |
如表1所示，在存储节点接触蚀刻工艺之后位线硬掩模层的氮化物层的损失为约0。
图9所示为根据本发明的实施例在SNC CMP工艺之后的基板结构的SEM显微图像。作为参考，可获得存储节点接触塞之间的隔离临界尺寸(CD)为大于约40nm，并且因此，可获得SAC裕度为平均约800。
根据本发明的实施例，使用线型存储节点接触掩模，用于形成存储节点接触塞的存储节点接触孔具有宽的上开放区域，且存储节点接触塞通过填充存储节点接触孔形成。由于存储节点接触孔的宽开放区域，存储节点接触塞可与后续的存储节点进行宽的接触，并且因此，即使无需形成垫多晶硅层也可增加用于存储节点的覆盖裕度。
由于线型存储节点接触掩模用KrF光致抗蚀剂材料形成，不需要附加的存储节点硬掩模，与典型的孔型存储节点接触掩模相反。因此，可降低生产成本。
而且，由于每一位线图案的位线硬掩模层形成为三重结构，位线硬掩模层的损失在存储节点接触蚀刻工艺期间可最小化，从而减少了SAC故障的出现。
本申请包括涉及2005年11月28日在韩国专利局提交的韩国专利申请No.KR 2005-0114363的主题，其整个内容通过引用结合于此。
尽管本发明已根据特定实施例进行了说明，对本领域的技术人员明显的是在不背离如以下权利要求中所限定的本发明的精神和范围的情况下进行各种变化和修改。
Claims (22)
1.一种在半导体器件中形成存储节点接触塞的方法，包括：
在具有传导塞的基板之上形成层间绝缘层；
使用至少线型存储节点接触掩模作为蚀刻掩模来蚀刻层间绝缘层的一部分以形成具有倾斜侧壁的第一接触孔；
蚀刻在所述第一接触孔下的层间绝缘层的另一部分以形成暴露所述传导塞的第二接触孔，所述第二接触孔具有基本竖直的侧壁；以及
填充所述第一和第二存储节点接触孔以形成接触传导塞的存储节点接触塞。
2.权利要求1的方法，其中所述形成具有倾斜侧壁的所述第一接触孔包括：
用所述存储节点接触掩模作为蚀刻掩模来干蚀刻所述层间绝缘层的所述部分以形成沟槽；以及
湿蚀刻由所述干蚀刻图案化的层间绝缘层以横向扩展所述第一接触孔的侧壁。
3.权利要求2的方法，其中所述干蚀刻在以下条件执行：压力约15mTorr到约50mTorr；功率约1,000W到2,000W；且气体混合物包括从由以下组成的组中选择的至少两种气体：CF4、C4F8、C5F8、C4F6、CHF3、CH2F2、Ar、O2、CO和N2；且所述层间绝缘层的蚀刻目标厚度范围从约1,000到约2,000。
4.权利要求2的方法，其中所述湿蚀刻用HF溶液执行。
5.权利要求4的方法，其中所述第一接触孔的宽度大于所述第二接触孔的宽度。
6.权利要求5的方法，其中所述形成第二接触孔包括执行干蚀刻工艺。
7.权利要求6的方法，其中所述干蚀刻工艺在以下条件执行：压力约15mTorr到约50mTorr；功率约1,000W到约2,000W；且气体混合物包括从由以下组成的组中选择的至少两种气体：C4F8、C5F8、C4F6、CH2F2、Ar、O2、CO和N2。
8.权利要求5的方法，其中所述存储节点接触掩模包括KrF光致抗蚀剂材料，其中所述传导塞是连接塞接触。
9.一种在半导体器件中形成存储节点接触塞的方法，包括：
在具有传导塞的基板之上形成第一绝缘层；
在所述第一绝缘层之上形成多个位线图案，其中每一所述位线图案包括具有第一、第二和第三层的硬掩模；
在所述位线图案之上形成第二绝缘层直到填满所述位线图案之间的间隔；
平坦化所述第二绝缘层直到暴露所述硬掩模的第二层；
在平坦化的第二绝缘层之上形成线型存储节点接触掩模；
用所述存储节点接触掩模作为蚀刻掩模来顺序地蚀刻所述第二绝缘层和所述第一绝缘层以形成所述位线图案间的存储节点接触孔，所述存储节点接触孔暴露所述传导塞，所述存储节点接触孔具有有倾斜壁的上部和有竖直壁的下部；以及
填充所述存储节点接触孔以形成接触所述传导塞的存储节点接触塞。
10.权利要求9的方法，其中所述形成存储节点接触孔包括：
蚀刻所述第二绝缘层的一部分以形成具有扩展侧壁的沟槽；以及蚀刻所述第二绝缘层在所述沟槽下的另一部分和所述第一绝缘层以形成暴露所述传导塞的第二接触孔。
11.权利要求10的方法，其中所述形成具有扩展侧壁的第一接触孔包括：
用所述存储节点接触掩模作为蚀刻掩模来各向异性地蚀刻所述第二绝缘层以形成第一接触孔；以及
各向同性地蚀刻由所述各向异性地蚀刻图案化的第二绝缘层以扩展所述第一接触孔的侧壁。
12.权利要求11的方法，其中所述各向异性的蚀刻是干蚀刻，在以下条件执行：压力约15mTorr到约50mTorr；功率约1,000W到2,000W；气体混合物包括从由以下组成的组中选择的至少两种气体：CF4、C4F8、C5F8、C4F6、CHF3、CH2F2、Ar、O2、CO和N2；且所述第二层绝缘层的蚀刻目标厚度范围从约1,000到约2,000。
13.权利要求11的方法，其中所述各向同性的蚀刻是用HF溶液执行的湿蚀刻。
14.权利要求10的方法，其中所述形成第二接触孔包括执行干蚀刻工艺。
15.权利要求14的方法，其中所述干蚀刻工艺在以下条件执行：压力约15mTorr到50mTorr；功率约1,000W到2,000W；气体混合物包括从由以下组成的组中选择的至少两种气体：C4F8、C5F8、C4F6、CH2F2、Ar、O2、CO和N2。
16.权利要求15的方法，其中所述位线图案的硬掩模包括：按顺序次序形成的氮化物层、钨层和无定形碳层，其中所述无定形碳层在所述第二绝缘层被平坦化时去除。
17.权利要求16的方法，其中所述硬掩模的氮化物层形成为厚度约1,000到约2,500；所述硬掩模的钨层形成为厚度约300到约800；以及所述硬掩模的无定形碳层形成为厚度从约1,000到约2,000。
18.权利要求16的方法，其中所述形成存储节点接触塞包括：
在所述存储节点接触孔的侧壁上形成间隔物；
用传导层填充所述存储节点接触孔，所述传导层提供在所述第二绝缘层和所述间隔物之上；以及
平坦化所述传导层直到暴露所述硬掩模的氮化物层。
19.权利要求18的方法，其中所述形成间隔物包括：
在由所述干蚀刻和所述湿蚀刻图案化的第一和第二绝缘层上形成绝缘层；以及
蚀刻所述绝缘层使得当去除了所述硬掩模的钨层时所述绝缘层保留在所述第一和第二绝缘层的侧壁上。
20.权利要求18的方法，其中所述传导层包括多晶硅。
21.权利要求9的方法，其中所述存储节点接触掩模包括KrF光致抗蚀剂材料。
22.一种在半导体器件中形成存储节点接触塞的方法，该方法包括：
在具有传导塞的基板之上形成层间绝缘层；
蚀刻所述层间绝缘层的第一部分以限定具有基本上竖直的侧壁的第一沟槽；
蚀刻所述层间绝缘层的第二部分以将所述第一沟槽转换为具有倾斜侧壁的第二沟槽；
蚀刻所述层间绝缘层的第三部分以形成具有基本上竖直的侧壁的第三沟槽，连接所述第二沟槽和所述第三沟槽以限定存储节点接触孔；以及
填充所述存储节点接触孔以形成接触所述传导塞的存储节点接触塞。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050114363A KR100753049B1 (ko) | 2005-11-28 | 2005-11-28 | 반도체소자의 스토리지노드콘택플러그 형성 방법 |
| KR1020050114363 | 2005-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1976001A true CN1976001A (zh) | 2007-06-06 |
| CN100477159C CN100477159C (zh) | 2009-04-08 |
Family
ID=38088085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100901770A Expired - Fee Related CN100477159C (zh) | 2005-11-28 | 2006-07-03 | 在半导体器件中形成存储节点接触塞的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7427564B2 (zh) |
| JP (1) | JP4953740B2 (zh) |
| KR (1) | KR100753049B1 (zh) |
| CN (1) | CN100477159C (zh) |
| TW (1) | TWI310965B (zh) |
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| US11800700B2 (en) | 2020-08-26 | 2023-10-24 | Changxin Memory Technologies, Inc. | Memory and its manufacturing method |
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2005
- 2005-11-28 KR KR1020050114363A patent/KR100753049B1/ko active IP Right Grant
-
2006
- 2006-05-04 TW TW095115903A patent/TWI310965B/zh not_active IP Right Cessation
- 2006-05-05 US US11/418,720 patent/US7427564B2/en active Active
- 2006-07-03 CN CNB2006100901770A patent/CN100477159C/zh not_active Expired - Fee Related
- 2006-09-08 JP JP2006244175A patent/JP4953740B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2007150257A (ja) | 2007-06-14 |
| TW200735188A (en) | 2007-09-16 |
| CN100477159C (zh) | 2009-04-08 |
| KR100753049B1 (ko) | 2007-08-30 |
| KR20070055878A (ko) | 2007-05-31 |
| TWI310965B (en) | 2009-06-11 |
| US7427564B2 (en) | 2008-09-23 |
| JP4953740B2 (ja) | 2012-06-13 |
| US20070123040A1 (en) | 2007-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090408 Termination date: 20160703 |