KR100945227B1 - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 드레인 콘택 플러그 내에 키 홀 형태로 발생된 심의 노출을 방지하고, 이를 통해 소거 페일을 방지하여 소자의 수율을 개선시킬 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 산화막계열의 층간절연막이 형성된 기판을 제공하는 단계; 상기 층간절연막 상에 질화막 계열의 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 통해 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 상기 하드마스크 패턴 상에 플러그물질로서 폴리실리콘막을 증착하는 단계; 및 상기 폴리실리콘막 증착시 상기 콘택홀 내에 형성된 심이 노출되지 않도록 상기 폴리실리콘막, 하드마스크패턴 및 층간절연막의 일부를 한 스텝의 화학적기계적연마공정으로 연마하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
낸드 플래시 소자, 드레인 콘택 플러그, 키 홀, 슬러리, 연마 선택비

Description

반도체 소자의 콘택 플러그 형성방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 일반적인 드레인 콘택 플러그 제조방법을 설명하기 위해 도시한 공정단면도.
도 2는 종래의 드레인 콘택 플러그 형성방법에 따른 경우 드레인 콘택 플러그 내에 심이 발생된 것을 보여주기 위하여 도시한 TEM(Transmission Electron Microscope) 사진.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 드레인 콘택 플러그 형성방법을 설명하기 위하여 도시한 공정단면도.
도 4는 본 발명의 실시예에 따른 슬러리 조건 및 공정 조건으로 화학적기계적연마 공정을 실시한 경우의 HDP 산화막, 실리콘 질화막, 폴리실리콘막의 연마 속도를 각각 도시한 도면.
도 5는 본 발명의 실시예에 따라 형성된 드레인 콘택 플러그를 도시한 TEM 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 30 : 기판
13, 33 : 층간절연막
15, 35 : 하드마스크 패턴
17, 37 : 드레인 콘택홀
19, 39 : 폴리실리콘막
19A, 39A : 드레인 콘택 플러그
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 70nm급 이하의 드레인 콘택 플러그를 포함하는 낸드(NAND) 플래시 메모리 소자의 드레인 콘택 플러그 형성방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold Voltage, Vt)을 제어함으로써 이루어진다.
낸드 플래시 메모리 소자에서는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 예컨대 접합영역인 소스 영역 및 드레인 영역으로 전달하는 역할을 수행하는데, 금속배선과 이러한 소스 및 드레인 영역을 전기적으로 접속시키기 위해서 콘택 플러그(contact plug)가 필요하게 된다.
낸드 플래시 메모리 소자에서 콘택 플러그로는 크게 소스 콘택 플러그(SouRce ConTact Plug, SRCT)와 드레인 콘택 플러그(DRain ConTact Plug, DRCT)가 있다. 소스 콘택 플러그는 액티브 영역에 형성된 소스 영역과 상부 금속배선(소스 라인)을 연결시키고, 드레인 콘택 플러그는 드레인 영역과 상부 금속배선(비트라인)을 연결시킨다.
현재, 낸드 플래시 메모리 소자에서는 고집적화와 미세패턴을 구현하기 위하 여 70nm급에서는 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 통해 게이트 전극을 형성하고 있다.
그러나, SA-STI 공정을 적용하여 형성된 게이트 구조에서는 게이트 사이의 층간 절연막 내에 형성된 콘택홀 내부가 매립되도록 드레인 콘택 플러그용 폴리실리콘막을 증착할 시 폴리실리콘 내부에 키 홀(key hole) 형태로 심(seam)이 발생하고 있다. 이하에서는, 도면을 참조하여 이러한 심 발생의 원인에 대해 설명하기로 한다. 도 1a 내지 도 1c는 일반적인 드레인 콘택 플러그 제조방법을 설명하기 위해 도시한 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소스 콘택 플러그 형성이 완료된 기판(10) 상부에 층간절연막(13)을 두껍게 증착한 후, 층간절연막(13) 상에 질화막 계열의 물질로 이루어진 별도의 하드마스크 패턴(15)을 형성한다. 이후, 기판(10)이 노출되도록 하드마스크 패턴(15)을 마스크로 하여 층간절연막(13)을 식각한다. 이로써, 드레인 콘택홀(17)이 형성된다.
그러나, 이러한 드레인 콘택홀(17) 형성을 위한 식각공정시에는 식각되어야 할 층간절연막(13)의 깊이가 매우 깊어 층간절연막(13)의 일부가 휘는 보윙현상(bowing, 'A' 부위 참조)이 발생하게 된다. 이로 인해, 보윙이 발생된 부위에서의 드레인 콘택홀(17) 임계치수(CD, Critical Dimension)는 'CD1'이 된다.
이어서, 도 1b에 도시된 바와 같이, 식각공정을 통해 하드마스크 패턴(15)을 제거한다. 이러한 하드마스크 패턴(15)의 제거시에는 보윙이 더욱 증가하여 드레인 콘택홀(17)의 임계치수가 'CD2'가 된다. 이때, 하드마스크 패턴(15)을 별도로 미리 제거하는 이유는 현재에는 하드마스크 패턴(15)과 층간절연막(14)과 드레인 콘택 플러그용 폴리실리콘막(19)을 동시에 연마할 슬러리(slurry)가 없는 실정이기 때문이다.
이어서, 도 1c에 도시된 바와 같이, 드레인 콘택홀(17)이 매립되도록 층간절연막(13) 상에 드레인 콘택 플러그용 폴리실리콘막(19)을 증착한다. 그러나, 이러한 폴리실리콘막(19)의 증착시에는 드레인 콘택홀(17)이 완전히 매립되지 못하고 키 홀 형태의 심('B' 부위 참조)이 발생하게 된다. 이는, 폴리실리콘막(19)의 스텝 커버리지(step coverage)가 우수하여 드레인 콘택홀(17)의 프로파일(profile)을 그대로 따라가면서 증착되기 때문이다.
이어서, 도 1d에 도시된 바와 같이, 화학적기계적연마(CMP, Chemical Mechanical Polishing) 공정을 실시하여 폴리실리콘막(19)을 연마함으로써, 드레인 콘택 플러그(19A)를 형성한다. 이러한 폴리실리콘막(19)의 연마시에는 층간절연막(13)의 일부가 함께 제거되면서 심의 상부가 외부로 노출('C' 부위 참조)되는 문제가 발생한다. 이는, 현재 연마 공정시 사용되는 슬러리의 연마 선택비가 폴리실리콘막(19):하드마스크 패턴(15):층간절연막(13)=1~2:0.3~0.4:1이 되어 폴리실리콘막(19)과 층간절연막(13) 간의 연마 속도비가 큰 차이가 없기 때문이다.
도 2는 종래의 드레인 콘택 플러그 형성방법에 따른 경우 드레인 콘택 플러그(19A) 내에 심(B)이 발생된 것을 보여주기 위하여 도시한 TEM(Transmission Electron Microscope) 사진이다. 도 2를 참조하면, 드레인 콘택 플러그(19A) 내에 키 홀 형태로 발생된 심('B' 부위 참조)이 노출되어 드레인 콘택 플러그(19A) 상부의 금속배선(M)이 비정상적으로 증착된 것을 볼 수 있다.
그러나, 이와 같이 심(B)이 노출되게 되면 드레인 콘택 플러그(19A)에 신호를 전달하기 위해 후속으로 진행되는 금속배선(M) 형성공정시 여러가지 문제를 일으켜 소자 특성을 열화시킨다. 예컨대, 금속배선(M) 증착 전 실시하는 세정공정시 세정액(cleaning chemical)의 불완전한 건조, 드레인 콘택 플러그(19A)의 손상 및 장벽금속막의 이상 증착 및 불필요한 산화물(TiO) 생성을 유발하여 소자의 소거 페일(erase fail)을 증가시킨다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 드레인 콘택 플러그 내에 키 홀 형태로 발생된 심의 노출을 방지하고, 이를 통해 소거 페일을 방지하여 소자의 수율을 개선시킬 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 산화막계열의 층간절연막이 형성된 기판을 제공하는 단계; 상기 층간절연막 상에 질화막 계열의 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 통해 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 상기 하드마스크 패턴 상에 플러그물질로서 폴리실리콘막을 증착하는 단계; 및 상기 폴리실리콘막 증착시 상기 콘택홀 내에 형성된 심이 노출되지 않도록 상기 폴리실리콘막, 하드마스크패턴 및 층간절연막의 일부를 한 스텝의 화학적기계적연마공정으로 연마하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소스 콘택 플러그를 개재한 제1 층간절연막이 형성된 기판을 제공하는 단계; 상기 제1 층간절연막 상에 산화막계열의 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막 상에 질화막계열의 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 통해 상기 제1 및 제2 층간절연막을 식각하여 상기 기판을 노출시키는 드레인 콘택홀을 형성하는 단계; 상기 드레인 콘택홀이 매립되도록 상기 하드마스크 패턴 상에 플러그 물질로서 폴리실리콘막을 증착하는 단계; 및 상기 폴리실리콘막 증착시 상기 드레인 콘택홀 내에 형성된 심이 노출되지 않도록 상기 폴리실리콘막, 하드마스크 패턴 및 제2층간절연막의 일부를 한 스텝의 화학적기계적연마공정으로 연마하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3c는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 드레인 콘택 플러그 형성방법을 설명하기 위하여 도시한 공정단면도이다. 여기서는, 설명의 편의를 위해 소스 콘택 플러그 형성까지의 도면은 생략하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 소스 콘택 플러그(미도시) 형성공정이 완료된 기판(30)을 제공한다. 여기서, 미도시된 소스 콘택 플러그 형성까지의 공정은 다음과 같다.
먼저, 워드라인(word line)으로 기능하는 게이트 전극과 소스 및 드레인 영역이 형성된 기판(10) 상부면에 질화막 및 층간절연막(이하, ILD1이라 함)을 증착한다. 여기서, 게이트 전극은 SA-STI 공정 또는 ASA-STI 공정을 통해 형성할 수 있으며, 도면에 도시하진 않았지만 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 도전층을 포함하고 그 양측벽에는 스페이서를 구비한다. 또한, 도전층 상부에는 질화막 계열의 하드 마스크를 더 형성할 수도 있다.
이어서, 포토공정을 실시하여 ILD1 상부에 소스 콘택 마스크를 형성한 후, 이를 이용한 식각공정을 실시하여 ILD1을 식각한다. 그런 다음, 상기 소스 콘택 마스크를 스트립(strip) 공정을 통해 제거한다.
이어서, 세정공정을 실시하여 패터닝된 ILD1을 통해 노출되는 질화막을 제거하여 기판(10) 내에 형성된 소스 영역이 노출되도록 소스 콘택홀을 형성한다. 그런 다음, 소스 콘택홀이 매립되도록 금속물질로 텅스텐(W)을 증착한다. 여기서, 금속물질은 텅스텐으로 제한되지 않으며, 알루미늄(Al), 구리(Cu) 등과 같이 도전성을 갖는 물질은 모두 사용가능하다.
이어서, 화학적기계적연마 공정을 실시하여 텅스텐(W)을 평탄화한다. 이로써, 소스 콘택홀이 매립되는 소스 콘택 플러그가 형성된다.
이어서, 소스 콘택 플러그(미도시)를 포함한 ILD1(미도시) 상에 층간절연막(33, 이하 ILD2라 함)을 증착한다. 이때, ILD2(33)는 ILD1과 마찬가지로 HDP 산화막으로 증착한다. 그러나, ILD2(33)는 HDP 산화막으로 제한되지 않으며 산화막 계열의 막은 모두 사용가능하다. 바람직하게, ILD2(33)는 2000~5000Å의 두께로 증착한다.
이후, ILD2(33) 상에 하드마스크 패턴(35)을 형성한다. 이때, 하드마스크 패턴(35)은 질화막 계열의 물질로 형성한다. 예컨대, 실리콘 질화막을 PECVD(Plasma Enhance Chemical Vapor Deposition) 방식으로 증착한 후, 이를 식각하여 형성한다. 바람직하게는, 실리콘 질화막의 증착 조건은 다음과 같다. 즉, SiH4, NH3 및 N2 가스를 혼합하여 사용하되, 약 550℃의 온도조건 및 5~10Torr의 압력조건에서 상기 혼합가스를 430W의 RF 파워로 주입한다. 이때, SiH4의 유량은 20~100sccm으로 하고, NH3의 유량은 10~50sccm으로 하며, N2의 유량은 4000~5000sccm으로 한다.
또한, 실리콘 질화막의 식각 조건은 다음과 같다. 즉, 실리콘 질화막의 식각 속도를 고려하여 30~50mTorr의 압력, 500~2000W의 RF 파워, 100~1000W의 바이어스 파워 및 40~60℃의 온도 조건에서 식각한다. 또한, 식각 가스로는 CHF3, O2 및 Ar 가스를 혼합하여 사용하되, 이들의 유량은 각각 30~50sccm, 10~30sccm, 500~800sccm으로 하는 것이 바람직하다.
이어서, 하드마스크 패턴(35)을 통해 노출된 ILD2(33) 및 ILD1(미도시)을 식각하여 드레인 영역을 노출시킨다. 이로써, 깊은 드레인 콘택홀(37)이 형성된다. 그러나, 이와 같은 드레인 콘택홀(37) 형성시에는 식각되어야 할 식각대상막, 즉 ILD2(33) 및 ILD1의 깊이가 매우 깊어 ILD2(33)의 일부가 휘는 보윙현상('A' 부위 참조)이 발생하게 된다. 이로 인해, 보윙이 발생된 부위에서의 드레인 콘택홀(37) 임계치수(CD)는 'CD1'이 된다.
여기서, ILD2(33) 및 ILD1의 식각 조건은 다음과 같다. 즉, HDP 산화막의 식각 속도를 고려하여 30~50mTorr의 압력, 1000~2000W의 RF 파워, 1500~2000W의 바이어스 파워 및 40~60℃의 온도 조건에서 식각한다. 또한, 식각 가스로는 C4F6, O2, CF4 및 Ar 가스를 혼합하여 사용하되, 이들의 유량은 각각 30~50sccm, 10~50sccm, 10~30sccm, 500~800sccm으로 하는 것이 바람직하다.
이때, 이러한 드레인 콘택홀(37) 형성을 위한 식각공정 전에는 챔버 내 분위기를 안정화시키기 위하여, 챔버를 건조(seasoning)시키는 공정을 추가로 실시할 수 있다. 이러한 경우에는, 20장의 웨이퍼를 동시에 건조하는 것이 바람직하다.
이어서, 도 3b에 도시된 바와 같이, 드레인 콘택홀(37)이 매립되도록 하드마스크 패턴(35) 상에 드레인 콘택 플러그용 폴리실리콘막(39)을 증착한다. 그러나, 이러한 폴리실리콘막(39)의 증착시에는 드레인 콘택홀(37)이 완전히 매립되지 못하고 키 홀 형태의 심('B' 부위 참조)이 발생하게 된다. 이는, 폴리실리콘막(39)의 스텝 커버리지가 우수하여 드레인 콘택홀(37)의 프로파일을 그대로 따라가면서 증착되기 때문이다. 이때, 심은 ILD2(33) 상부로부터 일정 깊이(D2)에서부터 발생된다. 바람직하게는, 'D2'는 적어도 1000Å 이상이 되어야 한다.
즉, 본 발명의 실시예에 따른 경우에는 종래기술에 따른 경우(도 1c의 'D1')에서보다 심이 더 깊게(D2>D1) 형성되고 그 크기 또한 작다. 이는, 드레인 콘택홀(37)의 임계치수가 도 3a에서와 동일하게 'CD1'을 유지하고 있기 때문이다.
이어서, 도 3c에 도시된 바와 같이, 화학적기계적연마 공정을 실시하여 폴리실리콘막(39) 및 하드마스크 패턴(35)을 연마한다. 이로써, 드레인 콘택 플러그(39A)가 형성된다. 이때에는, 심의 최상부가 노출되지 않도록 한다('E' 부위 참조). 따라서, 심의 최상부가 노출되면서 후속 금속배선 형성공정시 야기되는 문제를 해결할 수 있다. 예컨대, 소거 페일을 방지하여 소자 특성을 개선시킬 수 있다.
특히, 상기 화학적기계적연마 공정시에는 심의 최상부가 노출되지 않도록 하기 위해서 저선택비(low selectivity) 슬러리를 사용한다. 이때, 저선택비 슬러리는 층간절연막(33):하드마스크 패턴(35):폴리실리콘막(39)의 연마 선택비가 1:0.5~1:1~5이 되어야 한다. 이를 위해, 슬러리의 조성은 다음과 같아야 한다. 예컨대, 슬러리의 조성 중 연마제(abrasive)는 콜로이달 실리카(colloidal silica)를 사용하고 그 농도는 1~10wt%로 한다. 또한, 슬러리의 조성 중 산화제(oxidizing agent)는 과산화수소(hydrogen peroxide)를 사용하고 그 농도는 1~5wt%로 하며, 착화제(complexing agent)는 암모니아(ammonia)와 에틸레이트 아민(athylated amine)의 혼합물을 사용하고 그 농도는 0.1~1wt%로 한다. 그리고, 슬러리의 조성 중 부식 억제제(corrosion inhibitor)의 농도는 0.1~3wt%로 한다.
이때, 부식 억제제로는 지방산 알카놀라마이드(fatty acid alkanolamide), 인산 에스테르(phosphate ester), 아미노트리메틸렌 포스포닉 산(aminotrimethylene phosphonic acid), 디틀렌 트리아민 펜타메틸렌 포스포닉 산(diethylene triamine pentamethylene phosphonic acid), 에톡시레이트 아민(ethoxylated amine), 언드캐네디약 산(undecanediaic acid, 41%)+도드캐네디오익 산(dodecanedioic acid, 36%)+세바식 산(sebacic acid, 10%)+아민(amine, 10%) 혼합물, 올릴 하이드록시에틸 이미다졸린(oleyl hydroxyethyl imidazoline), 스티아릴 이미다졸린(stearyl imidazoline), 옥틸페놀 에톡시레이트(octylphenol ethoxylate), 아민 에톡시레이트(amine ethoxylate), 알코올 에톡시레이트(achohol ethoxylate), 에틸렌 옥사이드(ethylene oxide), 프로필렌 옥사이드(propylene oxide), N-트리메톡시실릴프로필 폴리에틸레니민(N-trimethoxysilylpropyl-polyethyleneimine), 베헤닐 하이드록시에틸 이미다졸린(behenyl hydroxyethtyl imidazoline), 코코일(cocoyl) 하이드록시에틸 이미다졸린, 아이소스티아릴(isostearyl) 하이드록시에틸 이미다졸린, 로릴(lauryl) 하이드록시에틸 이미다졸린, 올레(loeic) 이미다졸린, 스테아르(stearic) 이미다졸린 및 지방 산(fatty acid) 이미다졸린으로 이루어진 일군에서 선택된 어느 하나의 물질을 이용한다.
특히, 상기한 화학적기계적연마 공정시에는 연마 속도와 연마 불균일도를 고려하여 다음과 같은 공정 조건으로 실시한다. 예컨대, 챔버 압력(pressurized chamber pressure), 리테이너 링 압력(retainer ring pressure), 메인 에어 백 압력(main air bag condition pressure) 및 센터 에어 백 압력(center air bag pressure)을 모두 100~300hPa로 한정하고, 탑 링 속도(top ring velocity)를 30~100rpm으로 하고, 턴 테이블 속도(turn table velocity)를 30~200rpm으로 하며, 슬러리 유속(slurry flow rate)을 100~300ml/min으로 유지한다. 또한, 드레서 압축력(dresser down force)은 50~100 newton, 드레서 타임(dresser time)은 5~60초, 드레서 속도(dresser velocity)는 10~100rpm으로 한다.
도 4는 상기와 같은 슬러리 조건 및 공정 조건으로 화학적기계적연마 공정을 실시한 경우의 HDP 산화막(HDP Oxide), 실리콘 질화막(Silicon Nitride), 폴리실리콘막(Polysilicon)의 연마 속도를 각각 도시한 도면이다. 이를 참조하면, 본 발명의 실시예에 따라 제조된 슬러리를 사용하는 경우 HDP 산화막의 연마 속도는 약 800Å/min이 되고, 실리콘 질화막의 연마 속도는 약 700Å/min이 되며, 폴리실리콘막의 연마 속도는 약 1200Å/min이 된다. 결국, 본 발명의 실시예에 따라 제조된 슬러리를 사용하는 경우에는 HDP 산화막:실리콘 질화막:폴리실리콘막의 연마 속도비가 약 1:0.9:1.5이 됨을 알 수 있다. 이는, 본 발명에서 얻고자 하는 저선택비 슬러리의 연마 선택비를 충족시킨다. 즉, 연마 선택비가 층간절연막(33):하드마스크 패턴(35):폴리실리콘막(39)=1:0.5~1:1~5의 범위 내에 포함된다.
따라서, 층간절연막(33)과 하드마스크 패턴(35), 그리고 폴리실리콘막(39)을 동시에 연마할 수 있어 기존과 같이 하드마스크 패턴(35)을 별도로 먼저 제거해주기 위한 식각공정을 생략할 수 있다. 이로 인해, 기존에 하드마스크 패턴 제거로 인해 보잉이 증가하면서 드레인 콘택홀의 임계치수 또한 증가하여 후속 증착되는 폴리실리콘막 내에 심이 커지는 것을 방지할 수 있고 공정 수를 감소시켜 생산 원가를 절감시킬 수 있다.
또한, 드레인 콘택홀(37) 형성 후 하드마스크 패턴(35)을 제거하지 않고 폴리실리콘막(39)을 증착한 다음 하드마스크 패턴(35), 층간절연막(33) 그리고 폴리실리콘막(39)을 동시에 연마하여 드레인 콘택 플러그(39A)를 형성함으로써, 심(B)의 최상부가 외부로 노출되는 것을 방지할 수 있다. 따라서, 낸드 플래시 소자의 소거 페일을 방지하여 소자의 수율을 개선시킬 수 있다.
도 5는 본 발명의 실시예에 따라 형성된 드레인 콘택 플러그를 도시한 TEM 사진이다. 도 5를 참조하면, 드레인 콘택 플러그(39A) 내에 발생된 키 홀 형태의 심(B)이 노출되지 않고 드레인 콘택 플러그(39A)의 중앙에 위치하여 후속으로 형성되는 금속배선(M)이 정상적으로 형성되어 있음을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 드레인 콘택 플러그 형성을 위한 폴리실리콘막 증착 후 실시하는 연마 공정시 연마 선택비가 층간절연막:하드마스크 패턴:폴리실리콘막=1:0.5~1:1~5이 되는 저선택비 슬러리를 사용함으로써, 연마 공정시 층간절연막과, 하드마스크 패턴 그리고 폴리실리콘막을 동시에 연마할 수 있다. 따라서, 드레인 콘택홀 형성 후 하드마스크 패턴을 별도로 먼저 제거해주기 위한 식각공정을 생략할 수 있다. 이로 인해, 하드마스크 패턴 제거로 인해 보잉이 증가하면서 콘택홀의 임계치수 또한 증가하여 후속 증착되는 폴리실리콘막 내에 심이 커지는 것을 방지할 수 있고 공정 수를 감소시켜 생산 원가를 절감시킬 수 있다.
또한, 드레인 콘택홀 형성 후 하드마스크 패턴을 제거하지 않고 폴리실리콘막을 증착한 다음 하드마스크 패턴, 폴리실리콘막 및 층간절연막의 일부를 동시에 연마하여 드레인 콘택 플러그를 형성함으로써, 심의 최상부가 외부로 노출되는 것을 방지할 수 있다. 따라서, 낸드 플래시 소자의 소거 페일을 방지하여 소자의 수율을 개선시킬 수 있다.

Claims (20)

  1. 산화막계열의 층간절연막이 형성된 기판을 제공하는 단계;
    상기 층간절연막 상에 질화막 계열의 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 통해 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀이 매립되도록 상기 하드마스크 패턴 상에 플러그물질로서 폴리실리콘막을 증착하는 단계; 및
    상기 폴리실리콘막 증착시 상기 콘택홀 내에 형성된 심이 노출되지 않도록 상기 폴리실리콘막, 하드마스크패턴 및 층간절연막의 일부를 한 스텝의 화학적기계적연마공정으로 연마하는 단계
    를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘막, 하드마스크패턴 및 층간절연막의 일부를 한 스텝의 화학적기계적연마공정으로 연마하는 단계는,
    상기 층간절연막, 하드마스크 패턴 및 폴리실리콘막의 연마 선택비가 1:0.5~1:1~5인 슬러리를 이용하여 이루어지는 반도체 소자의 콘택 플러그 형성방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 2 항에 있어서,
    상기 슬러리는 연마제로 콜로이달 실리카를 사용하고, 산화제로 과산화수소를 사용하고, 착화제로는 암모니아와 에틸레이트 아민의 혼합물을 사용하여 제조하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제 6 항에 있어서,
    상기 슬러리는 부식 억제제로 지방산 알카놀라마이, 인산 에스테르, 아미노트리메틸렌 포스포닉 산, 디틀렌 트리아민 펜타메틸렌 포스포닉 산, 에톡시레이트 아민, 언드캐네디약 산(41%)+도드캐네디오익 산(36%)+세바식 산(10%)+아민(10%) 혼합물, 올릴 하이드록시에틸 이미다졸린, 스티아릴 이미다졸린, 옥틸페놀 에톡시레이트, 아민 에톡시레이트, 알코올 에톡시레이트, 에틸렌 옥사이드, 프로필렌 옥사이드, N-트리메톡시실릴프로필 폴리에틸레니민, 베헤닐 하이드록시에틸 이미다졸린, 코코일 하이드록시에틸 이미다졸린, 아이소스티아릴 하이드록시에틸 이미다졸린, 로릴 하이드록시에틸 이미다졸린, 올레 이미다졸린, 스테아르 이미다졸린 및 지방산 이미다졸린으로 이루어진 일군에서 선택된 어느 하나의 물질을 사용하여 제조하는 반도체 소자의 콘택 플러그 형성방법.
  8. 제 7 항에 있어서,
    상기 슬러리는 상기 콜로이달 실리카의 농도는 1~10wt%로 하고, 상기 과산화수소의 농도는 1~5wt%로 하고, 암모니아와 에틸레이트 아민의 혼합물 농도는 0.1~1wt%로 하며, 상기 인산 에스테르의 농도는 0.1~3wt%로 하여 제조하는 반도체 소자의 콘택 플러그 형성방법.
  9. 제 1 항에 있어서,
    상기 폴리실리콘막 증착시에는 상기 심 발생지점이 상기 층간절연막 최상부로부터 적어도 1000Å 이상의 깊이에서부터 시작되도록 증착 조건을 조절하는 반도체 소자의 콘택 플러그 형성방법.
  10. 제 1 항에 있어서,
    상기 콘택홀 형성 전,
    챔버를 건조시키는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성방법.
  11. 소스 콘택 플러그를 개재한 제1 층간절연막이 형성된 기판을 제공하는 단계;
    상기 제1 층간절연막 상에 산화막계열의 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상에 질화막계열의 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 통해 상기 제1 및 제2 층간절연막을 식각하여 상기 기판을 노출시키는 드레인 콘택홀을 형성하는 단계;
    상기 드레인 콘택홀이 매립되도록 상기 하드마스크 패턴 상에 플러그 물질로서 폴리실리콘막을 증착하는 단계; 및
    상기 폴리실리콘막 증착시 상기 드레인 콘택홀 내에 형성된 심이 노출되지 않도록 상기 폴리실리콘막, 하드마스크패턴 및 제2층간절연막의 일부를 한 스텝의 화학적기계적연마공정으로 연마하는 단계
    를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  12. 제 11 항에 있어서,
    상기 폴리실리콘막, 하드마스크패턴 및 제2층간절연막의 일부를 한 스텝의 화학적기계적연마공정으로 연마하는 단계,
    상기 제2 층간절연막, 하드마스크 패턴, 폴리실리콘막의 연마 선택비가 1:0.5~1:1~5인 슬러리를 이용하여 이루어지는 반도체 소자의 콘택 플러그 형성방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 12 항에 있어서,
    상기 슬러리는 연마제로 콜로이달 실리카를 사용하고, 산화제로 과산화수소를 사용하고, 착화제로는 암모니아와 에틸레이트 아민의 혼합물을 사용하여 제조하는 반도체 소자의 콘택 플러그 형성방법.
  17. 제 16 항에 있어서,
    상기 슬러리는 부식 억제제로 지방산 알카놀라마이, 인산 에스테르, 아미노트리메틸렌 포스포닉 산, 디틀렌 트리아민 펜타메틸렌 포스포닉 산, 에톡시레이트 아민, 언드캐네디약 산(41%)+도드캐네디오익 산(36%)+세바식 산(10%)+아민(10%) 혼합물, 올릴 하이드록시에틸 이미다졸린, 스티아릴 이미다졸린, 옥틸페놀 에톡시레 이트, 아민 에톡시레이트, 알코올 에톡시레이트, 에틸렌 옥사이드, 프로필렌 옥사이드, N-트리메톡시실릴프로필 폴리에틸레니민, 베헤닐 하이드록시에틸 이미다졸린, 코코일 하이드록시에틸 이미다졸린, 아이소스티아릴 하이드록시에틸 이미다졸린, 로릴 하이드록시에틸 이미다졸린, 올레 이미다졸린, 스테아르 이미다졸린 및 지방산 이미다졸린으로 이루어진 일군에서 선택된 어느 하나의 물질을 사용하여 제조하는 반도체 소자의 콘택 플러그 형성방법.
  18. 제 17 항에 있어서,
    상기 슬러리는 상기 콜로이달 실리카의 농도는 1~10wt%로 하고, 상기 과산화수소의 농도는 1~5wt%로 하고, 암모니아와 에틸레이트 아민의 혼합물 농도는 0.1~1wt%로 하며, 상기 인산 에스테르의 농도는 0.1~3wt%로 하여 제조하는 반도체 소자의 콘택 플러그 형성방법.
  19. 제 11 항에 있어서,
    상기 플러그 물질의 증착시에는 상기 심 발생지점이 상기 제2 층간절연막 최상부로부터 적어도 1000Å 이상의 깊이에서부터 시작되도록 증착 조건을 조절하는 반도체 소자의 콘택 플러그 형성방법.
  20. 제 11 항에 있어서,
    상기 드레인 콘택홀 형성 전,
    챔버를 건조시키는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성방법.
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