CN105719997A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供包括第一区域和第二区域的衬底；在衬底上形成分立的浮栅层以及位于浮栅层表面的硬掩膜；以硬掩膜为掩膜刻蚀浮栅层露出的衬底，在衬底内形成位于第一区域的第一沟槽以及位于第二区域的第二初始沟槽；在第一沟槽内形成图形层；以图形层为掩膜，刻蚀第二初始沟槽形成第二沟槽；在第一沟槽内形成第一隔离结构。本发明先形成具有第一沟槽和第二初始沟槽，再遮挡住第一沟槽，刻蚀第二初始沟槽形成第二沟槽。在不影响第二沟槽深度的同时，获得深度较小的第一沟槽以降低第一沟槽的深宽比，从而提高第一隔离结构的形成质量，进而提高半导体器件的电学性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片中以适应芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间的有效绝缘隔离变得更加重要。
浅沟槽隔离(ShallowTrenchIsolation，STI)技术具有良好的隔离效果(例如：工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，器件之间的隔离现主要采用浅沟槽隔离结构。
但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步骤：提供衬底，所述衬底包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成分立的浮栅层以及位于所述浮栅层表面的硬掩膜；以所述硬掩膜为掩膜，采用第一刻蚀工艺，刻蚀所述浮栅层露出的衬底，在所述衬底内形成沟槽，所述沟槽包括位于第一区域衬底内的第一沟槽以及位于所述第二区域衬底内的第二初始沟槽，所述第一沟槽和第二初始沟槽具有第一深度；在所述第一沟槽内形成图形层；以所述图形层为掩膜，采用第二刻蚀工艺，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度，所述第二深度大于所述第一深度；在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
可选的，所述硬掩膜包括氮化硅层以及位于所述氮化硅层表面的氧化硅层。
可选的，形成所述分立的浮栅层，位于所述浮栅层表面的硬掩膜的步骤包括：在所述衬底表面形成浮栅膜；在所述浮栅膜表面形成初始硬掩膜；在所述初始硬掩膜表面形成光刻胶层；以所述光刻胶层为掩膜，依次图形化所述初始硬掩膜和浮栅膜，在所述衬底表面形成浮栅层，在所述浮栅层表面形成硬掩膜；去除所述光刻胶层。
可选的，所述第一深度为至
可选的，所述第一沟槽的宽度为至
可选的，所述第一刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr、Cl2和CF4，刻蚀时间为64s至68s。
可选的，所述第二沟槽的第二深度为至
可选的，所述第二刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr、Cl2和CF4，刻蚀时间为64s至68s。
可选的，所述第一隔离结构和第二隔离结构的材料为氧化硅。
可选的，所述第一隔离结构和第二隔离结构的材料为氧化硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明先在第一区域衬底内的第一沟槽，在第二区域衬底内的第二初始沟槽，所述第一沟槽具有第一深度，再遮挡住所述第一沟槽，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度且所述第二深度大于所述第一深度。在不影响所述第二沟槽深度的同时，获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。
可选方案中，深度较小的第一沟槽对半导体器件电学性能的影响较小，具有工艺兼容性。
附图说明
图1和图2是现有技术半导体结构的形成方法一实施例对应的结构示意图；
图3至图7是本发明半导体结构的形成方法一实施例对应的结构示意图。
具体实施方式
由背景技术可知，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。分析其原因在于：
如图1所示，现有快闪存储器的衬底100包括核心区Ⅰ和外围区Ⅱ，核心区Ⅰ用于形成特征尺寸较小的器件，外围区Ⅱ用于形成特征尺寸较大的器件。其中，核心区Ⅰ相邻器件的浮栅层110之间的距离较小，而外围区Ⅱ相邻器件的浮栅层110之间的距离较大，也就是说，核心区Ⅰ相邻两浮栅层110之间的浅沟槽121的线宽L1，小于外围区Ⅱ相邻两浮栅层110之间的浅沟槽122的线宽L2。但现有技术核心区Ⅰ的浅沟槽121与外围区Ⅱ的浅沟槽122具有相同深度H，因此，所述核心区Ⅰ浅沟槽121的深宽比(即浅沟槽121的深度H与线宽L1的比值)较大。
如图2所示，由于所述核心区Ⅰ浅沟槽121(如图1所示)的深宽比较大，当向所述核心区Ⅰ浅沟槽121和外围区Ⅱ浅沟槽122(如图1所示)内填充隔离材料时，所述核心区Ⅰ浅沟槽121内还未填满所述隔离材料，所述核心区Ⅰ浅沟槽121顶部的隔离材料已经闭合，导致所述核心区Ⅰ浅沟槽121内的隔离材料具有空隙140，后续对隔离材料进行研磨形成核心区隔离结构时后，所述空隙140依旧存在于所述核心区Ⅰ隔离结构中，或者，经过研磨工艺后所述空隙140被暴露而在所述核心区Ⅰ隔离结构表面形成凹陷，从而影响所述核心区Ⅰ隔离结构的隔离效果，进而容易引起半导体器件的电学性能的降低的问题。
为了解决所述技术问题，本发明提供一种闪存结构的制造方法，包括：提供衬底，所述衬底包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成分立的浮栅层以及位于所述浮栅层表面的硬掩膜；以所述硬掩膜为掩膜，采用第一刻蚀工艺，刻蚀所述浮栅层露出的衬底，在所述衬底内形成沟槽，所述沟槽包括位于第一区域衬底内的第一沟槽以及位于所述第二区域衬底内的第二初始沟槽，所述第一沟槽和第二初始沟槽具有第一深度；在所述第一沟槽内形成图形层；以所述图形层为掩膜，采用第二刻蚀工艺，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度，所述第二深度大于所述第一深度；在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
本发明先在第一区域衬底内的第一沟槽，在第二区域衬底内的第二初始沟槽，所述第一沟槽具有第一深度，再遮挡住所述第一沟槽，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度且所述第二深度大于所述第一深度。在不影响所述第二沟槽深度的同时，获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图7是本发明半导体结构的形成方法一实施例对应的结构示意图。
参考图3，提供衬底200，所述衬底200包括用于形成核心存储电路的第一区域Ⅰ和用于形成外围电路的第二区域Ⅱ。
本实施例中，所述衬底200用于形成快闪存储器，所述第一区域Ⅰ为核心区，用于形成核心存储电路，所述第二区域Ⅱ为外围区，用于形成外围电路。
所述衬底200的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底200为硅衬底。
继续参考图3，在所述衬底200上形成分立的浮栅层210以及位于所述浮栅层210表面的硬掩膜。
本实施例中，所述硬掩膜包括氮化硅层220以及位于所述氮化硅层220表面的氧化硅层230。
所述氮化硅层220用于在后续进行平坦化工艺时起到停止层的作用，所述氮化硅层220还能够起到保护所述浮栅层210顶部的作用；所述氧化硅层230作为后续形成沟槽的刻蚀掩膜层。
本实施例中，所述浮栅层210的材料为多晶硅。
具体地，形成所述分立的浮栅层210以及位于所述浮栅层210表面的硬掩膜的步骤包括：在所述衬底200表面形成浮栅膜；在所述浮栅膜表面形成初始硬掩膜；在所述初始硬掩膜表面形成光刻胶层(图未示)；以所述光刻胶层为掩膜，依次图形化所述初始硬掩膜和浮栅膜，在所述衬底200表面形成浮栅层210，在所述浮栅层210表面形成硬掩膜，并在所述第一区域Ⅰ形成贯穿所述氧化硅层230、氮化硅层220和浮栅层210且暴露出所述衬底200表面的第一开口241，在所述第二区域Ⅱ形成贯穿所述氧化硅层230、氮化硅层220和浮栅层210且暴露出所述衬底200表面的第二开口242，所述第一开口241具有第一线宽M1，所述第二开口242具有第二线宽M2；去除所述光刻胶层。
需要说明的是，所述第一区域Ⅰ为核心区，用于形成特征尺寸较小的器件，所述第二区域Ⅱ为外围区，用于形成特征尺寸较大的器件，因此，所述第一区域Ⅰ相邻浮栅层210之间的距离较小，而外围区Ⅱ相邻浮栅层210之间的距离较大，也就是说，所述第一线宽M1小于所述第二线宽M2。
在另一实施例中，所述硬掩膜为氮化硅层，形成所述分立的浮栅层，以及位于所述浮栅层表面的硬掩膜的步骤还可以包括：在所述衬底表面形成浮栅膜，在所述浮栅膜表面形成初始硬掩膜；在所述初始硬掩膜表面形成光刻胶层；以所述光刻胶层为掩膜，依次图形化所述初始硬掩膜和浮栅膜，在所述衬底表面形成浮栅层，在所述浮栅层上形成硬掩膜；去除所述光刻胶层。
参考图4，以所述硬掩膜为掩膜，采用第一刻蚀工艺，刻蚀所述浮栅层210露出的衬底200，在所述衬底200内形成沟槽，所述沟槽包括位于第一区域Ⅰ衬底200内的第一沟槽251以及位于所述第二区域Ⅱ衬底200内的第二初始沟槽252，所述第一沟槽251和第二初始沟槽252具有第一深度J1。
所述第一沟槽251为后续形成第一沟槽提供空间位置，所述第二初始沟槽252为后续形成第二沟槽提供工艺基础。所述第一深度J1为所述第一沟槽251的目标深度值，本实施例中，所述第一深度J1为至
本实施例中，所述第一刻蚀工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr、Cl2和CF4，刻蚀时间为64s至68s。
具体地，形成所述第一沟槽251和第二初始沟槽252的步骤包括：以所述硬掩膜为掩膜，沿所述第一开口241(如图3所示)刻蚀第一区域Ⅰ的衬底200，在所述第一区域Ⅰ衬底200内形成第一沟槽251，沿所述第二开口242(如图3所示)刻蚀第二区域Ⅱ的衬底200，在所述第二区域Ⅱ衬底200内形成第二沟槽252。
需要说明的是，所述第一深度J1为所述第一沟槽251的目标深度值，所述第二沟槽的目标深度值大于所述第一深度J1，因此，后续还需对所述第二初始沟槽252进行刻蚀，直至深度达到目标深度值，形成第二沟槽。
需要说明的是，所述第一开口241的第一线宽M1(如图3所示)小于所述第二开口242的第二线宽M2，相应的，所述第一沟槽251的第一线宽N1小于所述第二初始沟槽252的第二线宽N2。
本实施例中，所述第一沟槽251的第一线宽N1为至相应的，所述第一沟槽251的深宽比(即所述第一沟槽251的第一深度J1与第一线宽N1之比)为2:1至2:2.4。
参考图5，在所述第一沟槽251(如图4所示)内形成图形层300。
本实施例中，所述图形层300还覆盖所述第一区域Ⅰ的氧化硅层230表面。
本实施例中，所述图形层300的材料为光刻胶层。在其他实施例中，所述图形层的材料还可以为深紫外光吸收氧化层(DeepUVLightAbsorbingOxide，DUO)。
继续参考图5，以所述图形层300为掩膜，采用第二刻蚀工艺，刻蚀所述第二初始沟槽252(如图5所示)，形成第二沟槽253，所述第二沟槽253具有第二深度J2，所述第二深度J2大于所述第一深度J1。
所述第二沟槽253为后续形成第二隔离结构提供空间位置。本实施例中，所述第二沟槽253的第二深度J2为至
本实施例中，所述第二刻蚀工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr、Cl2和CF4，刻蚀时间为64s至68s。
需要说明的是，所述第二刻蚀工艺的步骤中，不仅以所述图形层300为掩膜，还以所述第二区域Ⅱ的硬掩膜为掩膜，刻蚀所述衬底200。
还需要说明的是，所述第一沟槽251(如图4所示)的第一线宽N1(如图4所示)小于所述第二初始沟槽252(如图4所示)的第二线宽N2(如图4所示)，当所述第一沟槽251的第一深度J1等于所述第二沟槽J2的第二深度J2时，所述第一沟槽251的深宽比(即所述第一沟槽251的第一深度J1与第一线宽N1的比值)为2:6至2:3，所述第一沟槽251的深宽比较大，后续在所述第一沟槽251内填充隔离材料时，容易使所述第一沟槽251内的隔离材料具有空隙，从而影响第一隔离结构的形成质量。本实施例中，使所述第一深度J1小于所述第二深度J2，所述第一沟槽251的深宽比为2:1至2:2.4，使隔离材料更容易填充所述第一沟槽251且避免空隙的形成；此外，减小所述第一沟槽251的第一深度J1对半导体器件的电性能影响较小，具有工艺兼容性。
结合参考图6和图7，在所述第一沟槽251(如图4所示)内形成第一隔离结构271(如图7所示)，在所述第二沟槽253(如图5所示)内形成第二隔离结构272(如图7所示)。
具体地，形成所述第一隔离结构271和第二隔离结构272的步骤包括：在所述第一沟槽251和第二沟槽253内填充满隔离材料260(如图6所示)，所述隔离材料260的顶部高于所述氧化硅层230的顶部；平坦化所述隔离材料260直至露出所述氮化硅层220表面。
需要说明的是，平坦化所述隔离材料260直至露出所述氮化硅层220表面的步骤中，还去除所述氧化硅层230。
填充所述隔离材料260的工艺可以为高密度等离子体化学气相沉积(HDPCVD)工艺、亚常压化学气相沉积(SACVD)工艺、高纵宽比(HARP)沉积工艺。本实施例中，采用高密度等离子体化学气相沉积工艺向所述第一沟槽251和第二沟槽253内填充所述隔离材料260。
相应的，所述第一隔离结构271和第二隔离结构272的材料为氧化硅，形成所述第一隔离结构和第二隔离结构的工艺为高密度等离子体化学气相沉积工艺。
本发明先在第一区域衬底内的第一沟槽，在第二区域衬底内的第二初始沟槽，所述第一沟槽具有第一深度，再遮挡住所述第一沟槽，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度且所述第二深度大于所述第一深度。在不影响所述第二沟槽深度的同时，获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；
在所述衬底上形成分立的浮栅层以及位于所述浮栅层表面的硬掩膜；
以所述硬掩膜为掩膜，采用第一刻蚀工艺，刻蚀所述浮栅层露出的衬底，在所述衬底内形成沟槽，所述沟槽包括位于第一区域衬底内的第一沟槽以及位于所述第二区域衬底内的第二初始沟槽，所述第一沟槽和第二初始沟槽具有第一深度；
在所述第一沟槽内形成图形层；
以所述图形层为掩膜，采用第二刻蚀工艺，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度，所述第二深度大于所述第一深度；
在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硬掩膜包括氮化硅层以及位于所述氮化硅层表面的氧化硅层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述分立的浮栅层，位于所述浮栅层表面的硬掩膜的步骤包括：
在所述衬底表面形成浮栅膜；
在所述浮栅膜表面形成初始硬掩膜；
在所述初始硬掩膜表面形成光刻胶层；
以所述光刻胶层为掩膜，依次图形化所述初始硬掩膜和浮栅膜，在所述衬底表面形成浮栅层，在所述浮栅层表面形成硬掩膜；
去除所述光刻胶层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一深度为至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟槽的宽度为至
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺为等离子体干法刻蚀工艺；
所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr、Cl2和CF4，刻蚀时间为64s至68s。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二沟槽的第二深度为至
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为等离子体干法刻蚀工艺；
所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr、Cl2和CF4，刻蚀时间为64s至68s。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离结构和第二隔离结构的材料为氧化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一隔离结构和第二隔离结构的工艺为高密度等离子体化学气相沉积。
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