CN105023879A - 半导体元件的制造方法 - Google Patents

Abstract

本发明公开了一种半导体元件的制造方法，包括以下步骤。在基底中形成多个隔离结构，其中每一隔离结构的顶表面高过于基底的顶表面，而相邻的隔离结构和位于其间的基底定义出第一沟渠。在基底上形成覆盖所述多个隔离结构且部分填满每一第一沟渠的第一导电层。在每一第一沟渠中的第一导电层上形成保护层。使第一导电层表面的一部分氧化，以形成牺牲层。移除牺牲层以及所述多个保护层。形成覆盖第一导电层且填满所述多个第一沟渠的第二导电层。本发明避免元件效能恶化。

Description

半导体元件的制造方法

技术领域

本发明涉及一种半导体元件的制造方法，且特别涉及一种存储器元件的制造方法。

背景技术

为了提高集成电路的操作速度，并且符合消费者对于小型化电子装置的需求，电子装置中的半导体元件有持续缩小的趋势。不过，随着半导体元件的微型化，在制造工艺控制和元件性能方面也遭遇许多意想不到的挑战，亟待研究人员克服。

以快闪存储器（flash）为例，其结构近似一个标准的金属氧化物半导体场效晶体管，只是其栅极并非单层结构，是由控制栅极、浮置栅极和介于其间的栅间介电层所构成。一种公知的浮置栅极的制作方法，是在相邻的隔离结构之间填入多晶硅材料来形成浮置栅极。然而，随着元件尺寸缩小，隔离结构和隔离结构之间的距离愈来愈近，在其间填入材料变得愈加困难，而容易在浮置栅极中形成细缝。为此，发展出将浮置栅极的材料分作两道制造工艺步骤来沉积的技术，透过第一道沉积步骤，使沟渠的深度变浅，再透过第二道沉积步骤来填满沟渠。然而，在沟渠的宽度等于或小于数十纳米时，即使采用这种技术，可能仍旧难以顺利填满沟渠。

发明内容

本发明提供一种半导体元件的制造方法，可以改善元件尺寸缩小时在沟渠中填入材料所遭遇的问题。

本发明的半导体元件的制造方法包括以下步骤。在基底中形成多个隔离结构，其中每一隔离结构的顶表面高过于基底的顶表面，而相邻的隔离结构和位于其间的基底定义出第一沟渠。在基底上形成覆盖所述多个隔离结构且部分填满每一第一沟渠的第一导电层。在每一第一沟渠中的第一导电层上形成保护层。使第一导电层表面的一部分氧化，以形成牺牲层。移除牺牲层以及所述多个保护层。形成覆盖第一导电层且填满所述多个第一沟渠的第二导电层。

在本发明的一种实施方式中，使第一导电层表面的一部分氧化时，第一导电层被所述多个保护层覆盖的部分不被氧化。

在本发明的一种实施方式中，使第一导电层表面的一部分氧化的方法包括对第一导电层进行快速热氧化（RTO）制造工艺。

在本发明的一种实施方式中，牺牲层覆盖每一隔离结构，但不覆盖所述多个第一沟渠的底部。

在本发明的一种实施方式中，形成所述多个保护层的方法包括以下步骤。在第一导电层上形成填满每一第一沟渠的氧化保护层。然后，移除位于所述多个隔离结构上方的氧化保护层以及位于所述多个第一沟渠中的氧化保护层的一部分。

在本发明的一种实施方式中，所述多个保护层的厚度小于所述多个第一沟渠的深度的二分之一。

在本发明的一种实施方式中，保护层暴露出位于第一沟渠的侧壁上的第一导电层的一部分。

在本发明的一种实施方式中，形成所述多个保护层的方法包括在基底上形成一层旋涂式玻璃（SOG）。

在本发明的一种实施方式中，前述半导体元件的制造方法更包括在形成第一导电层之前，在每一第一沟渠的底部形成介电层。

在本发明的一种实施方式中，形成所述多个隔离结构的方法包括以下步骤。在基底上形成掩膜图案。以掩膜图案为蚀刻掩膜对基底进行蚀刻，以形成多个第二沟渠。形成填满所述多个第二沟渠的隔离材料层。移除掩膜图案。

基于上述，本发明提出一种半导体元件的制作方法，其中，透过对附着在沟渠侧壁上的导电层进行氧化以及氧化后蚀刻，加大了沟渠的宽度，也消除沟渠顶部两侧的悬突现象，以便利后续将材料填入沟渠的制造工艺；此外，在沟渠底部的导电层上形成保护层，可避免该处形成过多的氧化层，从而导致后续制造工艺中氧化层不易去除，造成第一导电层和第二导电层接触不良的现象，藉此，避免元件效能恶化。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例作详细说明如下。

附图说明

图1到图10是按照本发明的第一实施方式所绘示的半导体元件的制造方法的流程图。

其中，附图标记说明如下：

100：基底

100a、110a：顶表面

102：掩膜图案

102a：氧化物层

102b：氮化物层

104、112：沟渠

110：隔离结构

111：介电层

113：第一导电层

114：氧化保护层

116：保护层

118：牺牲层

120：第二导电层

D：深度

T：厚度

W1、W2：宽度

具体实施方式

以下将参照随附图式更全面地描述本发明的示范性实施方式；然而，本发明可按不同的形式体现，且不局限于本文阐述的实施方式。为了进行清楚的说明，图式所示的结构，尺寸可能有所夸大；亦即，图式不一定是按比例绘制的。也应理解的是，当某一特征被称为在另一特征或基板「上」时，可能是直接位于另一特征或基板上，也可能存在中介层；对其他空间相对用语（如「下方」、「左侧」、「旁」等）和描述特征间关系的用语（如「连接」、「覆盖」等）也应作如此理解。

本发明的第一实施方式提出一种半导体元件的制造方法，包括图1至图10所示出的流程。

请参照图1，首先，提供基底100，基底100的材料例如是硅晶圆。接着，在基底100上形成掩膜图案102。在本实施方式中，掩膜图案102可以是包括氧化物层102a和氮化物层102b的双层结构，其材料例如分别是氧化硅和氮化硅，其形成方法例如是先在基底100上依序形成氧化物材料层、氮化物材料层和光阻材料层（均未绘示），接着对光阻材料层进行曝光、显影，定义出所要图案，再以图案化光阻材料层为蚀刻掩膜，对氧化物材料层和氮化物材料层进行蚀刻所得。光阻材料层可以随后透过灰化制造工艺或剥除制造工艺移除，或者，也可以在之后形成沟渠104的蚀刻制造工艺（参照图2及相关说明）期间消耗殆尽，而无须加以额外的移除制造工艺。

请参照图2，接着，以掩膜图案102为蚀刻掩膜，对基底100进行蚀刻，以形成多个沟渠104。此处的蚀刻例如是干式蚀刻。如果将本实施方式所述的方法应用在存储器元件的制作，则基底100介于相邻的沟槽104之间的部分即为存储器元件的主动区。

请参照图3，接着，形成填满沟渠104且覆盖掩膜图案102的隔离材料层（未绘示）。隔离材料层的成分可以是透过高密度电浆化学气相沉积法形成的氧化硅，其具有较为致密的结构，适于作为半导体元件中的浅沟渠隔离结构。然后，以掩膜图案102为中止层，对隔离材料层进行平面化制造工艺，以形成被掩膜图案102间隔开的多个隔离结构110，前述平面化制造工艺例如是化学机械研磨制造工艺。

请参照图4，接着，移除掩膜图案102。移除掩膜图案102的方法例如是湿式蚀刻，但本发明并不以此为限。在图4中，每一隔离结构110的顶表面110a高过于基底100的顶表面100a，而相邻的隔离结构110和位于其间的基底100共同定义出一个沟渠112。沟渠112是透过移除掩膜图案102来形成的，其尺寸、形状和掩膜图案102大致相同，其平均宽度例如可为约 其深度例如可为约如果将本实施方式所述的方法应用在存储器元件的制作，则后续的制造工艺将在沟渠112中（即，基底100的主动区AA上）形成浮置栅极。

请参照图5，接着，在基底100上形成覆盖沟渠112的底部的介电层111。介电层111的材料例如是氧化硅，其形成方法可以是热氧化法或化学气相沉积法。

然后，在基底100上形成覆盖所述多个隔离结构110且部分填满每一沟渠112的第一导电层113。第一导电层113共形地（conformally）形成在基底100上，亦即，它覆盖隔离结构110的顶部、隔离结构110的侧壁（即沟渠112的侧壁）以及沟渠112的底部，使得沟渠112的宽度变窄，而深度变浅。如果将本实施方式的方法应用在存储器的制作，第一导电层113可能会构成浮置栅极的一部分，就此而言，其材料可为多晶硅，其形成方法例如是低压化学气相沉积法。第一导电层113也可以经过掺杂，例如透过离子植入法或原位（in-situ）掺杂制造工艺来完成。具体而言，第一导电层113的厚度可为约

在此，值得注意的是，隔离结构110是透过将隔离材料填入掩膜图案102之间的空间所形成的（可参照图3和图4），其形状和掩膜图案102相互对应。而掩膜图案102如前所述是透过干式蚀刻形成的，其剖面形状通常会是上窄下宽的梯形；相应地，隔离结构110的剖面形状就会是上宽下窄的梯形。其结果是，第一导电层113形成时，在顶表面110a的两侧会产生悬突现象（如以虚线圆圈所标示处），这使得沟渠112顶部的宽度W1比底部（或内部）的宽度W2还窄。也应注意的是，这种悬突现象其实来自沉积制造工艺的本质，因为沉积制造工艺期间，气体分子本来就有较高的机会附着到基底上位置较高、较接近材料源的区域，所以，即使隔离结构110的剖面呈现完美的矩形形状，往往也难以避免悬突产生。一旦悬突的形貌形成，之后往沟渠112内进一步填入材料以完成浮置栅极之形成的制造工艺将变得更加困难，沟渠112可能无法顺利地被填满，反而在其中形成孔隙或孔洞。

请参照图6，接着，在第一导电层113上形成填满每一沟渠112且覆盖第一导电层113的氧化保护层114。氧化保护层114的材料可以是氧化硅，其厚度可为约（自第一导电层113的顶表面起算），其形成方法可以是高密度电浆化学气相沉积法，或者，也可以透过在基底100上形成一层旋涂式玻璃（spin on glass，SOG），尔后对该旋涂式玻璃进行烘烤而得，其中，SOG方法对尺寸较小的沟渠可能比较有利。

请参照图7，接着，移除位于所述多个隔离结构110上方的氧化保护层114以及位于沟渠112中的氧化保护层114的一部分，以在每一沟渠112的底部上方形成保护层116。移除氧化保护层114的方法可以是湿式蚀刻，但本发明不限于此。

保护层116的形成是为了要确保在之后使第一导电层113的表面氧化时（参照图8及相关描述），氧气不会进入保护层116和介电层111之间的区域；如果氧气进入该区域，和第一导电层113的材料产生反应，可能会形成过多氧化层，导致后续制造工艺中该处的氧化层不易去除，造成第一导电层113和第二导电层120（见0033段）接触不良，从而使得存储器元件的写入效率不佳及元件效能恶化。从这点来考虑，只要保护层116的厚度能达到前述目的就足够了，例如，其厚度T可以小于沟渠112的深度D的二分之一，具体而言，其厚度T例如约

请参照图8，接着，使第一导电层113表面的一部分氧化，以形成牺牲层118。这个步骤可以透过快速热氧化（RTO）法来完成。具体地说，牺牲层118可以透过使第一导电层113表面约厚的薄层氧化来获得，例如在1000度C且通以氧气的环境下，以小于60秒的时间对第一导电层113进行氧化。此外，在氧化第一导电层113的表面部分时，只有在隔离结构110上方及沟渠112侧壁的第一导电层113的表面被氧化，而沟渠112底部的第一导电层113被保护层116覆盖的部分（即位于沟渠112底部的部分）不被氧化。换个角度说，氧化产生的牺牲层118将覆盖每一隔离结构110，但不会覆盖沟渠112的底部。

请参照图9，接着，移除牺牲层118以及保护层116。移除牺牲层118和保护层116的方法为湿蚀刻法。

请一并参照图8和图9，需注意的是，在图8所示的氧化步骤期间，第一导电层113位于隔离结构110的顶表面的两侧的部分（即原本形成悬突之处），由于有两面受到氧化，其氧化速度较快，氧化之后发生尖角钝化（rounding）的现象。这个结果也一并反映到牺牲层118底下的第一导电层113。结果，在牺牲层118被移除以后，不仅沟渠112的宽度变宽了（相对于图7的状态），第一导电层113的悬突状况也改善了，使得沟渠112的侧壁变得更接近垂直，这有助于后续的材料填入（参见图10及其相关描述）。

请参照图10，接着，形成覆盖第一导电层113且填满所述多个沟渠112的第二导电层120。第二导电层120的材料和形成方法可以和第一导电层113相同。

如果将本实施方式所述的方法应用在存储器的制作，则随后会以隔离结构110为中止层，进行平面化制造工艺，以形成位在沟渠112中，由隔离结构110分隔开来，且分别由第一导电层113和第二导电层120之堆迭所形成的浮置栅极（未绘示）。然后，可以再进行闸间介电层和控制栅极的制作，从而完成存储器元件。

综上所述，本发明提出一种半导体元件的制作方法，其中，透过对附着在沟渠侧壁上的导电层进行氧化以及氧化后蚀刻，加大了沟渠的宽度，也消除沟渠顶部两侧的悬突现象，以便利后续将材料填入沟渠的制造工艺；此外，在沟渠底部的导电层上形成保护层，避免氧气在前述氧化制造工艺期间进入该处，防止元件效能的恶化。

虽然已以实施例对本发明作说明如上，然而，其并非用以限定本发明。任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围的前提内，当可作些许的更动与润饰。故本申请案的保护范围当以后附的申请专利范围所界定者为准。

Claims (10)

1.一种半导体元件的制造方法，包括：

在基底中形成多个隔离结构，其中每一隔离结构的顶表面高过于该基底的顶表面，而相邻的隔离结构和位于其间的该基底定义出第一沟渠；

在该基底上形成覆盖所述多个隔离结构且部分填满每一第一沟渠的第一导电层；

在每一第一沟渠中的该第一导电层上形成保护层；

使该第一导电层表面的一部分氧化，以形成牺牲层；

移除该牺牲层以及所述多个保护层；以及

形成覆盖该第一导电层且填满每一第一沟渠的第二导电层。

2.如权利要求1所述的半导体元件的制造方法，其中，使该第一导电层表面的一部分氧化时，该第一导电层被所述多个保护层覆盖的部分不被氧化。

3.如权利要求1所述的半导体元件的制造方法，其中，使该第一导电层表面的一部分氧化的方法，包括对该第一导电层进行快速热氧化制造工艺。

4.如权利要求1所述的半导体元件的制造方法，其中，该牺牲层覆盖每一隔离结构，但不覆盖每一第一沟渠的底部。

5.如权利要求1所述的半导体元件的制造方法，其中，形成所述多个保护层的方法包括：

在该第一导电层上形成填满每一第一沟渠的氧化保护层；以及

移除位于所述多个隔离结构上方的该氧化保护层以及位于每一第一沟渠中的该氧化保护层的一部分。

6.如权利要求1所述的半导体元件的制造方法，其中，所述多个保护层的厚度小于每一第一沟渠的深度的二分之一。

7.如权利要求1所述的半导体元件的制造方法，其中，该保护层暴露出位于该第一沟渠的侧壁上的该第一导电层的一部分。

8.如权利要求1所述的半导体元件的制造方法，其中，形成所述多个保护层的方法包括在该基底上形成一层旋涂式玻璃。

9.如权利要求1所述的半导体元件的制造方法，更包括在形成该第一导电层之前，在每一第一沟渠的底部形成介电层。

10.如权利要求1所述的半导体元件的制造方法，其中，形成所述多个隔离结构的方法包括：

在该基底上形成掩膜图案；

以该掩膜图案为蚀刻掩膜，对该基底进行蚀刻，以形成多个第二沟渠；

形成填满所述多个第二沟渠的隔离材料层；以及

移除该掩膜图案。